JPH09116388A - 有限長インパルス応答フイルタ、デイジタル信号処理装置及びデイジタル信号処理方法 - Google Patents
有限長インパルス応答フイルタ、デイジタル信号処理装置及びデイジタル信号処理方法Info
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- JPH09116388A JPH09116388A JP29350895A JP29350895A JPH09116388A JP H09116388 A JPH09116388 A JP H09116388A JP 29350895 A JP29350895 A JP 29350895A JP 29350895 A JP29350895 A JP 29350895A JP H09116388 A JPH09116388 A JP H09116388A
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Abstract
(57)【要約】
【課題】本発明は、小型でかつ簡易な構成でデイジタル
フイルタ演算処理を高速に実行するようにする。 【解決手段】本発明は、オーバーサンプリング方式によ
りサンプリングしたデータを演算処理する有限長インパ
ルス応答フイルタにおいて、一定周期の時間遅れで処理
される入力データ群ごとにグループ分けされた各グルー
プのデータを所定の遅延時間づつ遅延させ、遅延させた
データの内、同一のタツプ係数を乗算するべきデータ同
士をそれぞれ加算した後に、所定のタツプ係数が乗算さ
れてなるデータを全て加算して出力することにより、演
算処理部の規模を半分にすることができ、かくしてデイ
ジタルフイルタ演算処理を高速に実行し得る小型でかつ
簡易な構成の有限長インパルス応答フイルタ、デイジタ
ル信号処理装置及びデイジタル信号処理方法を実現でき
る。
フイルタ演算処理を高速に実行するようにする。 【解決手段】本発明は、オーバーサンプリング方式によ
りサンプリングしたデータを演算処理する有限長インパ
ルス応答フイルタにおいて、一定周期の時間遅れで処理
される入力データ群ごとにグループ分けされた各グルー
プのデータを所定の遅延時間づつ遅延させ、遅延させた
データの内、同一のタツプ係数を乗算するべきデータ同
士をそれぞれ加算した後に、所定のタツプ係数が乗算さ
れてなるデータを全て加算して出力することにより、演
算処理部の規模を半分にすることができ、かくしてデイ
ジタルフイルタ演算処理を高速に実行し得る小型でかつ
簡易な構成の有限長インパルス応答フイルタ、デイジタ
ル信号処理装置及びデイジタル信号処理方法を実現でき
る。
Description
【０００１】
【目次】以下の順序で本発明を説明する。 発明の属する技術分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 発明の実施の形態 （１）ＦＩＲ型デイジタルフイルタの並列処理の原理
（図１） （２）演算処理部の構成（図２及び図３） （３）タツプ係数の係数配列 （３−１）４分割（偶数分割）時の係数配列（図４及び
図５） （３−２）６分割（偶数分割）時の係数配列（図６及び
図７） （３−３）５分割（奇数分割）時の係数配列（図８及び
図９） （４）実施例の構成（図１０〜図１５） （５）実施例の動作 （６）実施例の効果 （７）他の実施例（図１６） 発明の効果
（図１） （２）演算処理部の構成（図２及び図３） （３）タツプ係数の係数配列 （３−１）４分割（偶数分割）時の係数配列（図４及び
図５） （３−２）６分割（偶数分割）時の係数配列（図６及び
図７） （３−３）５分割（奇数分割）時の係数配列（図８及び
図９） （４）実施例の構成（図１０〜図１５） （５）実施例の動作 （６）実施例の効果 （７）他の実施例（図１６） 発明の効果
【０００２】
【発明の属する技術分野】本発明は有限長インパルス応
答フイルタ、デイジタル信号処理装置及びデイジタル信
号処理方法に関し、特に半導体集積回路化されたものに
適用して好適なものである。
答フイルタ、デイジタル信号処理装置及びデイジタル信
号処理方法に関し、特に半導体集積回路化されたものに
適用して好適なものである。
【０００３】
【従来の技術】従来、例えばデイジタル画像信号やデイ
ジタル音声信号等についてのデイジタル信号処理回路
（Digital Signal Processor 以下、これをＤＳＰとす
る）において、有限長インパルス応答（finite impulse
response （ＦＩＲ））フイルタが用いられている。
ジタル音声信号等についてのデイジタル信号処理回路
（Digital Signal Processor 以下、これをＤＳＰとす
る）において、有限長インパルス応答（finite impulse
response （ＦＩＲ））フイルタが用いられている。
【０００４】このデイジタルフイルタの応用分野の一つ
である計測（Instrumentation ）分野において、デイジ
タルフイルタ演算処理を実行する代表的なものとして
は、汎用ＣＰＵ（Central Processing Unit ）とソフト
ウエアによる組合せ、トランジスタトランジスタ論理回
路等のデイスクリート部品によるハードウエア構成、汎
用デイジタル信号処理回路とソフトウエアによる組合
せ、専用のデイジタル信号処理回路等がある。
である計測（Instrumentation ）分野において、デイジ
タルフイルタ演算処理を実行する代表的なものとして
は、汎用ＣＰＵ（Central Processing Unit ）とソフト
ウエアによる組合せ、トランジスタトランジスタ論理回
路等のデイスクリート部品によるハードウエア構成、汎
用デイジタル信号処理回路とソフトウエアによる組合
せ、専用のデイジタル信号処理回路等がある。
【０００５】
【発明が解決しようとする課題】ところでかかる構成の
デイジタルフイルタにおいて、汎用ＣＰＵとソフトウエ
アによる組合せからなるデイジタルフイルタは、構成は
簡単であるが演算処理の処理速度が遅いという問題があ
つた。
デイジタルフイルタにおいて、汎用ＣＰＵとソフトウエ
アによる組合せからなるデイジタルフイルタは、構成は
簡単であるが演算処理の処理速度が遅いという問題があ
つた。
【０００６】またトランジスタトランジスタ論理回路等
のデイスクリート部品によるハードウエア構成からなる
デイジタルフイルタは、データを高速で演算処理できる
がデイジタルフイルタ自体の規模が大きくなるという問
題があつた。
のデイスクリート部品によるハードウエア構成からなる
デイジタルフイルタは、データを高速で演算処理できる
がデイジタルフイルタ自体の規模が大きくなるという問
題があつた。
【０００７】また汎用デイジタル信号処理回路とソフト
ウエアによる組合せからなるデイジタルフイルタは、デ
イジタルフイルタ自体の規模は小さく、幅広く使用でき
ると共にデータを高速で演算処理できる。ところがこの
種のデイジタルフイルタは、マイクロコードのプログラ
ミングが複雑になるという問題があつた。
ウエアによる組合せからなるデイジタルフイルタは、デ
イジタルフイルタ自体の規模は小さく、幅広く使用でき
ると共にデータを高速で演算処理できる。ところがこの
種のデイジタルフイルタは、マイクロコードのプログラ
ミングが複雑になるという問題があつた。
【０００８】さらに専用のデイジタル信号処理回路から
なるデイジタルフイルタは、汎用性はないがデータを高
速で演算処理でき、ユーザにとつて扱い易いという利点
をもつている。従つて、デイジタルフイルタ演算処理だ
けを実行する場合には、専用のデイジタル信号処理回路
で実行することが最適である。ところが、この専用のデ
イジタル信号処理回路ではＩＣ単体の処理速度以上の速
度で演算処理することは難しいという問題があつた。
なるデイジタルフイルタは、汎用性はないがデータを高
速で演算処理でき、ユーザにとつて扱い易いという利点
をもつている。従つて、デイジタルフイルタ演算処理だ
けを実行する場合には、専用のデイジタル信号処理回路
で実行することが最適である。ところが、この専用のデ
イジタル信号処理回路ではＩＣ単体の処理速度以上の速
度で演算処理することは難しいという問題があつた。
【０００９】本発明は以上の点を考慮してなされたもの
で、デイジタルフイルタ演算処理を高速で実行し得る小
型でかつ簡易な構成の有限長インパルス応答フイルタ、
デイジタル信号処理装置及びデイジタル信号処理方法を
提案しようとするものである。
で、デイジタルフイルタ演算処理を高速で実行し得る小
型でかつ簡易な構成の有限長インパルス応答フイルタ、
デイジタル信号処理装置及びデイジタル信号処理方法を
提案しようとするものである。
【００１０】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、オーバーサンプリング方式により
サンプリングしたデータを演算処理する有限長インパル
ス応答フイルタにおいて、一定周期の時間遅れで処理さ
れる入力データ群ごとにグループ分けされた各グループ
のデータを演算処理する複数の演算処理ブロツクを具
え、各演算処理ブロツクは、所定の遅延時間づつ遅延さ
せる複数の遅延素子と、複数の遅延素子により遅延され
たデータの内、同一のタツプ係数を乗算するべきデータ
同士を加算する複数の第１の加算器と、複数の第１の加
算器により加算されたデータに所定のタツプ係数をそれ
ぞれ乗算する複数の乗算器と、複数の乗算器により所定
のタツプ係数がそれぞれ乗算されてなるデータを全て加
算して出力する第２の加算器とを設ける。
め本発明においては、オーバーサンプリング方式により
サンプリングしたデータを演算処理する有限長インパル
ス応答フイルタにおいて、一定周期の時間遅れで処理さ
れる入力データ群ごとにグループ分けされた各グループ
のデータを演算処理する複数の演算処理ブロツクを具
え、各演算処理ブロツクは、所定の遅延時間づつ遅延さ
せる複数の遅延素子と、複数の遅延素子により遅延され
たデータの内、同一のタツプ係数を乗算するべきデータ
同士を加算する複数の第１の加算器と、複数の第１の加
算器により加算されたデータに所定のタツプ係数をそれ
ぞれ乗算する複数の乗算器と、複数の乗算器により所定
のタツプ係数がそれぞれ乗算されてなるデータを全て加
算して出力する第２の加算器とを設ける。
【００１１】オーバーサンプリング方式によりサンプリ
ングしたデータを演算処理する有限長インパルス応答フ
イルタにおいて、一定周期の時間遅れで処理される入力
データ群ごとにグループ分けされた各グループのデータ
を所定の遅延時間づつ遅延させ、遅延させたデータの
内、同一のタツプ係数を乗算するべきデータ同士を加算
した後に、所定のタツプ係数がそれぞれ乗算されてなる
データを全て加算して出力することにより、演算処理部
の規模を半分にすることができる。
ングしたデータを演算処理する有限長インパルス応答フ
イルタにおいて、一定周期の時間遅れで処理される入力
データ群ごとにグループ分けされた各グループのデータ
を所定の遅延時間づつ遅延させ、遅延させたデータの
内、同一のタツプ係数を乗算するべきデータ同士を加算
した後に、所定のタツプ係数がそれぞれ乗算されてなる
データを全て加算して出力することにより、演算処理部
の規模を半分にすることができる。
【００１２】
【発明の実施の形態】以下図面について、本発明の一実
施例を詳述する。
施例を詳述する。
【００１３】（１）ＦＩＲ型デイジタルフイルタの並列
処理の原理 図１に示すように、ＦＩＲ型デイジタルフイルタ１は、
入力データの時間系列Ｘ(t) のＺ変換をＸ(z) 、伝達関
数をＨ(z) で表し、出力データの時間系列Ｙ(t) のＺ変
換をＹ(z) で表すとＹ(z) は、次式
処理の原理 図１に示すように、ＦＩＲ型デイジタルフイルタ１は、
入力データの時間系列Ｘ(t) のＺ変換をＸ(z) 、伝達関
数をＨ(z) で表し、出力データの時間系列Ｙ(t) のＺ変
換をＹ(z) で表すとＹ(z) は、次式
【数１５】 で表すことができる。以下、（15）式を基本システムと
呼ぶ。
呼ぶ。
【００１４】ここで、Ｘ(t) のＺ変換Ｘ(z) は、次式
【数１６】 で定義される。また、ここでｚ-1は時間軸における１単
位の遅れを表すので、Ｘ(z) をｍ分割して時間的なグル
ープごとにグループ分けすることにより、時分割並列処
理させ得るようになされている。ここでは、Ｘ(z) を４
分割（ｍ＝４）して個々の時間的なグループを4n、4n+
1、4n+2、4n+3として考えると、（16）式は次式
位の遅れを表すので、Ｘ(z) をｍ分割して時間的なグル
ープごとにグループ分けすることにより、時分割並列処
理させ得るようになされている。ここでは、Ｘ(z) を４
分割（ｍ＝４）して個々の時間的なグループを4n、4n+
1、4n+2、4n+3として考えると、（16）式は次式
【数１７】 に変形することができる。
【００１５】今、各グループごとに処理される入力デー
タの時間系列のＺ変換Ｘ(4n)、Ｘ(4n+1)、Ｘ(4n+2)、Ｘ
(4n+3)をＸ0 、Ｘ1 、Ｘ2 、Ｘ3 として表すと、（17）
式は次式
タの時間系列のＺ変換Ｘ(4n)、Ｘ(4n+1)、Ｘ(4n+2)、Ｘ
(4n+3)をＸ0 、Ｘ1 、Ｘ2 、Ｘ3 として表すと、（17）
式は次式
【数１８】 として表すことができる。これにより（15）式は、次式
【数１９】 として変形することができ、この（19）式を並列的に演
算処理することによつて全体として基本システムの４倍
の速度で演算処理することができる。
算処理することによつて全体として基本システムの４倍
の速度で演算処理することができる。
【００１６】ところで、オーバーサンプリングされたデ
ータを半分のデータレートにする場合、（19）式を全て
演算してからデータを半分に間引く方法が考えられる。
ところがこの場合、（19）式を全て演算するために回路
構成が大きくなるうえ、間引処理を施さなければならな
い。そこで、ＤＳＰ用ＩＣ内部の回路構成とタツプ係数
の対称性を考慮して、間引処理を施すことなく従来に比
べて約半分の規模の回路構成で高速に演算処理を実行し
得るＦＩＲ型デイジタルフイルタを考える。
ータを半分のデータレートにする場合、（19）式を全て
演算してからデータを半分に間引く方法が考えられる。
ところがこの場合、（19）式を全て演算するために回路
構成が大きくなるうえ、間引処理を施さなければならな
い。そこで、ＤＳＰ用ＩＣ内部の回路構成とタツプ係数
の対称性を考慮して、間引処理を施すことなく従来に比
べて約半分の規模の回路構成で高速に演算処理を実行し
得るＦＩＲ型デイジタルフイルタを考える。
【００１７】（２）演算処理部の構成 図２には、（15）式による演算処理を実行するためのＦ
ＩＲ型デイジタルフイルタ２の基本構成を示す。このＦ
ＩＲ型デイジタルフイルタ２は、トランスバーサルフイ
ルタ構造をなしており、それぞれ所定の遅延時間ｚ-1を
有する２１個の遅延素子３〜２３、所定のタツプ係数
（ｈ0 〜 h20）を有した２１個の乗算器２４〜４４、１
個の総加算器４５から構成されている。
ＩＲ型デイジタルフイルタ２の基本構成を示す。このＦ
ＩＲ型デイジタルフイルタ２は、トランスバーサルフイ
ルタ構造をなしており、それぞれ所定の遅延時間ｚ-1を
有する２１個の遅延素子３〜２３、所定のタツプ係数
（ｈ0 〜 h20）を有した２１個の乗算器２４〜４４、１
個の総加算器４５から構成されている。
【００１８】このＦＩＲ型デイジタルフイルタ２では、
サンプリングされた入力データを各遅延素子３〜２３に
より所定の遅延時間づつ遅延させた後、乗算器２４〜４
４によつて係数h0〜h20 をそれぞれ乗算し、乗算された
それぞれのデータを最後に総加算器４５で加算して出力
するようになされている。
サンプリングされた入力データを各遅延素子３〜２３に
より所定の遅延時間づつ遅延させた後、乗算器２４〜４
４によつて係数h0〜h20 をそれぞれ乗算し、乗算された
それぞれのデータを最後に総加算器４５で加算して出力
するようになされている。
【００１９】続いて図３には、ＦＩＲ型デイジタルフイ
ルタの特徴である直線位相特性（タツプ係数の対称性）
を有した構成のＦＩＲ型デイジタルフイルタ５０を示
す。このＦＩＲ型デイジタルフイルタ５０は、タツプ係
数が中央タツプを中心として左右対称になつているの
で、タツプ係数h10 を中央タツプとして相互に等しいタ
ツプ係数（h0＝h20 、h1＝h19 、……、h9＝h11 ）を有
した１１個の乗算器４６〜５６で構成されている。
ルタの特徴である直線位相特性（タツプ係数の対称性）
を有した構成のＦＩＲ型デイジタルフイルタ５０を示
す。このＦＩＲ型デイジタルフイルタ５０は、タツプ係
数が中央タツプを中心として左右対称になつているの
で、タツプ係数h10 を中央タツプとして相互に等しいタ
ツプ係数（h0＝h20 、h1＝h19 、……、h9＝h11 ）を有
した１１個の乗算器４６〜５６で構成されている。
【００２０】このＦＩＲ型デイジタルフイルタ５０で
は、２１個の遅延素子３〜２３が中央の遅延素子１３で
前部と後部に分けられ、前部には１１個の遅延素子３〜
１３、後部には１０個の遅延素子１４〜２３がそれぞれ
設けられている。この前部と後部に対向して設けられた
遅延素子３と遅延素子２３、遅延素子４と遅延素子２
２、……、遅延素子１２と遅延素子１４は、入力データ
を遅延させて加算器５７〜６６にそれぞれ送出する。加
算器５７〜６６は、各遅延素子によつて遅延された２つ
のデータを加算して乗算器４６〜５６にそれぞれ送出す
る。乗算器４６〜５６は、係数値が互いに等しいタツプ
係数（h0＝h20 、h1＝h19 、……、h9＝h11 ）を有して
おり、加算されたデータに所定のタツプ係数を乗算した
後、乗算した全てのデータを総加算器６７に送出して、
総加算器６７で最後に加算して出力するようになされて
いる。ここで乗算器５６は、遅延されたデータが１つな
のでタツプ係数h10 の半分の係数値を乗算するようにな
されている。
は、２１個の遅延素子３〜２３が中央の遅延素子１３で
前部と後部に分けられ、前部には１１個の遅延素子３〜
１３、後部には１０個の遅延素子１４〜２３がそれぞれ
設けられている。この前部と後部に対向して設けられた
遅延素子３と遅延素子２３、遅延素子４と遅延素子２
２、……、遅延素子１２と遅延素子１４は、入力データ
を遅延させて加算器５７〜６６にそれぞれ送出する。加
算器５７〜６６は、各遅延素子によつて遅延された２つ
のデータを加算して乗算器４６〜５６にそれぞれ送出す
る。乗算器４６〜５６は、係数値が互いに等しいタツプ
係数（h0＝h20 、h1＝h19 、……、h9＝h11 ）を有して
おり、加算されたデータに所定のタツプ係数を乗算した
後、乗算した全てのデータを総加算器６７に送出して、
総加算器６７で最後に加算して出力するようになされて
いる。ここで乗算器５６は、遅延されたデータが１つな
のでタツプ係数h10 の半分の係数値を乗算するようにな
されている。
【００２１】このようにＦＩＲ型デイジタルフイルタ５
０では、直線位相特性を持つ互いに等しいタツプ係数
（h0＝h20 、h1＝h19 、……、h9＝h11 、ｈ10）からな
る１１個の乗算器４６〜５６を用いて構成することによ
り、ＦＩＲ型デイジタルフイルタ２に比べて乗算器の個
数を２１個から１１個に減少させることができる。この
結果、ＦＩＲ型デイジタルフイルタ５０では、演算処理
部全体の規模を小さくすることができる。
０では、直線位相特性を持つ互いに等しいタツプ係数
（h0＝h20 、h1＝h19 、……、h9＝h11 、ｈ10）からな
る１１個の乗算器４６〜５６を用いて構成することによ
り、ＦＩＲ型デイジタルフイルタ２に比べて乗算器の個
数を２１個から１１個に減少させることができる。この
結果、ＦＩＲ型デイジタルフイルタ５０では、演算処理
部全体の規模を小さくすることができる。
【００２２】ところでＦＩＲ型デイジタルフイルタ５０
では、オーバーサンプリングされたデータをデイジタル
フイルタ演算処理して半分のデータレートにする場合、
伝達係数Ｈ(z) をＸ(z) のように４分割して時間的なグ
ループごとにグループ分けすると、伝達係数Ｈ(z) は次
式
では、オーバーサンプリングされたデータをデイジタル
フイルタ演算処理して半分のデータレートにする場合、
伝達係数Ｈ(z) をＸ(z) のように４分割して時間的なグ
ループごとにグループ分けすると、伝達係数Ｈ(z) は次
式
【数２０】 で表すことができる。従つて（19）式は次式
【数２１】 で表され、さらに（21）式を展開すると次式
【数２２】 で表すことができる。（22）式に示すようにＹ(z) は、
時間的なグループごとに４つのカツコでくくり、その各
グループを順に最初からＹ0 、Ｙ1 、Ｙ2 、Ｙ3とする
と、次式
時間的なグループごとに４つのカツコでくくり、その各
グループを順に最初からＹ0 、Ｙ1 、Ｙ2 、Ｙ3とする
と、次式
【数２３】 となる。
【００２３】従つてＦＩＲ型デイジタルフイルタ５０で
は、オーバーサンプリングされたデータを半分のデータ
レートにする場合、Ｙ(z) は（23）式のＹ0 ＋Ｙ2 、あ
るいはＹ1 ＋Ｙ3 のみ演算すれば、（19）式を全て演算
させてから半分に間引くのと同じ結果になる。これによ
り、ＦＩＲ型デイジタルフイルタ５０は、（19）式を全
て演算する必要はなくなる。この結果、ＦＩＲ型デイジ
タルフイルタ５０では演算処理部の演算処理時間を半分
に短縮することができる。
は、オーバーサンプリングされたデータを半分のデータ
レートにする場合、Ｙ(z) は（23）式のＹ0 ＋Ｙ2 、あ
るいはＹ1 ＋Ｙ3 のみ演算すれば、（19）式を全て演算
させてから半分に間引くのと同じ結果になる。これによ
り、ＦＩＲ型デイジタルフイルタ５０は、（19）式を全
て演算する必要はなくなる。この結果、ＦＩＲ型デイジ
タルフイルタ５０では演算処理部の演算処理時間を半分
に短縮することができる。
【００２４】（３）タツプ係数の係数配列 （３−１）４分割（偶数分割）時の係数配列 続いて、タツプ係数の係数配列について説明する。図４
に示すように、例えば１７タツプでなるＦＩＲ型デイジ
タルフイルタのタツプ係数を４分割する場合を考える。
この場合、タツプ係数は中央タツプh8で左右対称になつ
ている。
に示すように、例えば１７タツプでなるＦＩＲ型デイジ
タルフイルタのタツプ係数を４分割する場合を考える。
この場合、タツプ係数は中央タツプh8で左右対称になつ
ている。
【００２５】ここでグループＡのタツプ係数は、h0、h
4、h8、h12 、h16 となつており、h8を中心にして中央
タツプを含んだ自己対称形の係数配列となる。またグル
ープＣのタツプ係数は、h2、h6、h10 、h14 となつてお
り、h8の中央タツプを中心にした自己対称形の係数配列
となる。さらにグループＢのタツプ係数は、h1、h5、h
9、h13 となつており、またグループＤのタツプ係数はh
3、h7、h11 、h15 となつており、このグループＢとグ
ループＤとは互いに順序が逆でタツプ係数の値が等しい
相互対称形の係数配列となる。すなわちh1とh15 、h5と
h11 、h9とh7、h13 とh3のタツプ係数は互いに等しくな
る。
4、h8、h12 、h16 となつており、h8を中心にして中央
タツプを含んだ自己対称形の係数配列となる。またグル
ープＣのタツプ係数は、h2、h6、h10 、h14 となつてお
り、h8の中央タツプを中心にした自己対称形の係数配列
となる。さらにグループＢのタツプ係数は、h1、h5、h
9、h13 となつており、またグループＤのタツプ係数はh
3、h7、h11 、h15 となつており、このグループＢとグ
ループＤとは互いに順序が逆でタツプ係数の値が等しい
相互対称形の係数配列となる。すなわちh1とh15 、h5と
h11 、h9とh7、h13 とh3のタツプ係数は互いに等しくな
る。
【００２６】ここで、グループＡ〜Ｄは４分割した伝達
係数Ｈ0 〜Ｈ3 にそれぞれ相当している。従つて、上述
の直線位相特性を考慮した構成と、（22）式に対応した
時分割並列処理し得る構成とを組み合わせたＦＩＲ型デ
イジタルフイルタを図５に示す。図５に示すようにＦＩ
Ｒ型デイジタルフイルタ７０では、（23）式のＹ0 に相
当する部分である次式
係数Ｈ0 〜Ｈ3 にそれぞれ相当している。従つて、上述
の直線位相特性を考慮した構成と、（22）式に対応した
時分割並列処理し得る構成とを組み合わせたＦＩＲ型デ
イジタルフイルタを図５に示す。図５に示すようにＦＩ
Ｒ型デイジタルフイルタ７０では、（23）式のＹ0 に相
当する部分である次式
【数２４】 に基づいて演算処理し得るように構成されている。
【００２７】すなわちＦＩＲ型デイジタルフイルタ７０
では、グループＣ（Ｈ2 ）のタツプ係数を持つ２個の乗
算器７１、７２、２個の加算器７３、７４、４個の遅延
素子７５〜７８でなる演算処理ブロツク７９で入力デー
タＸ2 を演算処理し、またグループＡ（Ｈ0 ）のタツプ
係数を持つ３個の乗算器８０〜８２、３個の加算器８３
〜８５、６個の遅延素子８６〜９１でなる演算処理ブロ
ツク９２で入力データＸ0 を演算処理し、さらにグルー
プＢ（Ｈ1 ）及びグループＤ（Ｈ3 ）のタツプ係数を持
つ４個の乗算器９３〜９６、４個の加算器９７〜１０
０、８個の遅延素子１０１〜１０８でなる演算処理ブロ
ツク１０９で入力データＸ3 及びＸ1 を演算処理する。
そしてＦＩＲ型デイジタルフイルタ７０は、各演算処理
ブロツク７９、９２、１０９で演算処理したデータを総
加算器１１０で最後に加算することにより、Ｙ0 （Ｙ[4
n]）を出力するようになされている。
では、グループＣ（Ｈ2 ）のタツプ係数を持つ２個の乗
算器７１、７２、２個の加算器７３、７４、４個の遅延
素子７５〜７８でなる演算処理ブロツク７９で入力デー
タＸ2 を演算処理し、またグループＡ（Ｈ0 ）のタツプ
係数を持つ３個の乗算器８０〜８２、３個の加算器８３
〜８５、６個の遅延素子８６〜９１でなる演算処理ブロ
ツク９２で入力データＸ0 を演算処理し、さらにグルー
プＢ（Ｈ1 ）及びグループＤ（Ｈ3 ）のタツプ係数を持
つ４個の乗算器９３〜９６、４個の加算器９７〜１０
０、８個の遅延素子１０１〜１０８でなる演算処理ブロ
ツク１０９で入力データＸ3 及びＸ1 を演算処理する。
そしてＦＩＲ型デイジタルフイルタ７０は、各演算処理
ブロツク７９、９２、１０９で演算処理したデータを総
加算器１１０で最後に加算することにより、Ｙ0 （Ｙ[4
n]）を出力するようになされている。
【００２８】（３−２）６分割（偶数分割）時の係数配
列 続いて図６に示すように、例えば２５タツプでなるＦＩ
Ｒ型デイジタルフイルタのタツプ係数を６分割する場合
を考える。この場合、タツプ係数は中央タツプh12で左
右対称になつている。
列 続いて図６に示すように、例えば２５タツプでなるＦＩ
Ｒ型デイジタルフイルタのタツプ係数を６分割する場合
を考える。この場合、タツプ係数は中央タツプh12で左
右対称になつている。
【００２９】ここでグループＡのタツプ係数は、h0、h
6、h12 、h18 、h24 となつており、h12を中心にして中
央タツプを含んだ自己対称形の係数配列となる。またグ
ループＤのタツプ係数は、h3、h9、h15 、h21 となつて
おり、h8の中央タツプを中心にした自己対称形の係数配
列となる。
6、h12 、h18 、h24 となつており、h12を中心にして中
央タツプを含んだ自己対称形の係数配列となる。またグ
ループＤのタツプ係数は、h3、h9、h15 、h21 となつて
おり、h8の中央タツプを中心にした自己対称形の係数配
列となる。
【００３０】さらにグループＢのタツプ係数は、h1、h
7、h13 、h19 となつており、またグループＦのタツプ
係数はh5、h11 、h17 、h23 となつており、このグルー
プＢとグループＦとは互いに順序が逆で係数値が等しい
相互対称形の係数配列となる。すなわち、h1とh23 、h7
とh17 、h13 とh11 、h19 とh5のタツプ係数は互いに等
しくなる。続いて、グループＣのタツプ係数は、h2、h
8、h14 、h20 となつており、またグループＥのタツプ
係数はh4、h10 、h16 、h22 となつており、この場合も
グループＣとグループＥとは互いに順序が逆で係数値が
等しい相互対称形の係数配列となる。すなわち、h2とh2
2 、h8とh16 、h14 とh10 、h20 とh4のタツプ係数は互
いに等しくなる。
7、h13 、h19 となつており、またグループＦのタツプ
係数はh5、h11 、h17 、h23 となつており、このグルー
プＢとグループＦとは互いに順序が逆で係数値が等しい
相互対称形の係数配列となる。すなわち、h1とh23 、h7
とh17 、h13 とh11 、h19 とh5のタツプ係数は互いに等
しくなる。続いて、グループＣのタツプ係数は、h2、h
8、h14 、h20 となつており、またグループＥのタツプ
係数はh4、h10 、h16 、h22 となつており、この場合も
グループＣとグループＥとは互いに順序が逆で係数値が
等しい相互対称形の係数配列となる。すなわち、h2とh2
2 、h8とh16 、h14 とh10 、h20 とh4のタツプ係数は互
いに等しくなる。
【００３１】このようにタツプ係数を６分割する場合、
Ｈ(z) 及びＸ(z) を６分割して時間的なグループごとに
グループ分けすると、伝達係数Ｈ(z) は次式
Ｈ(z) 及びＸ(z) を６分割して時間的なグループごとに
グループ分けすると、伝達係数Ｈ(z) は次式
【数２５】 で表すことができる。従つて基本システムは、次式
【数２６】 で表され、この（26）式を展開し、時間的なグループご
とに６つのカツコでくくり、その各グループを順に最初
からＹ0 、Ｙ1 、Ｙ2 、Ｙ3 、Ｙ4 、Ｙ5 とすると、次
式
とに６つのカツコでくくり、その各グループを順に最初
からＹ0 、Ｙ1 、Ｙ2 、Ｙ3 、Ｙ4 、Ｙ5 とすると、次
式
【数２７】 となる。
【００３２】ここで、グループＡ〜Ｆは６分割した伝達
係数Ｈ0 〜Ｈ5 にそれぞれ相当している。従つて、直線
位相特性を考慮した構成と、時分割並列処理し得る構成
とを組み合わせたＦＩＲ型デイジタルフイルタを図７に
示す。図７に示すようにＦＩＲ型デイジタルフイルタ１
２０では、（27）式のＹ0 に相当する部分である次式
係数Ｈ0 〜Ｈ5 にそれぞれ相当している。従つて、直線
位相特性を考慮した構成と、時分割並列処理し得る構成
とを組み合わせたＦＩＲ型デイジタルフイルタを図７に
示す。図７に示すようにＦＩＲ型デイジタルフイルタ１
２０では、（27）式のＹ0 に相当する部分である次式
【数２８】 に基づいて演算処理し得るようになされている。
【００３３】すなわちＦＩＲ型デイジタルフイルタ１２
０では、グループＤ（Ｈ3 ）のタツプ係数を持つ２個の
乗算器１２１、１２２、２個の加算器１２３、１２４、
４個の遅延素子１２５〜１２８でなる演算処理ブロツク
１２９が入力データＸ3 を演算処理する。またグループ
Ａ（Ｈ0 ）のタツプ係数を持つ３個の乗算器１３０〜１
３２、３個の加算器１３３〜１３５、６個の遅延素子１
３６〜１４１でなる演算処理ブロツク１４２が入力デー
タＸ0 を演算処理し、さらにグループＢ（Ｈ1 ）及びグ
ループＦ（Ｈ5 ）のタツプ係数を持つ４個の乗算器１４
３〜１４６、４個の加算器１４７〜１５０、８個の遅延
素子１５１〜１５８でなる演算処理ブロツク１５９が入
力データＸ5 及びＸ1 を演算処理する。同様にグループ
Ｃ（Ｈ2 ）及びグループＥ（Ｈ4 ）のタツプ係数を持つ
４個の乗算器１６０〜１６３、４個の加算器１６４〜１
６７、８個の遅延素子１６８〜１７５でなる演算処理ブ
ロツク１７６が入力データＸ2 及びＸ4 を演算処理す
る。そしてＦＩＲ型デイジタルフイルタ１２０は、各演
算処理ブロツク１２９、１４２、１５９、１７６で演算
処理したデータを総加算器１７７で最後に加算すること
により、Ｙ0 （Ｙ[6n]）を出力するようになされてい
る。
０では、グループＤ（Ｈ3 ）のタツプ係数を持つ２個の
乗算器１２１、１２２、２個の加算器１２３、１２４、
４個の遅延素子１２５〜１２８でなる演算処理ブロツク
１２９が入力データＸ3 を演算処理する。またグループ
Ａ（Ｈ0 ）のタツプ係数を持つ３個の乗算器１３０〜１
３２、３個の加算器１３３〜１３５、６個の遅延素子１
３６〜１４１でなる演算処理ブロツク１４２が入力デー
タＸ0 を演算処理し、さらにグループＢ（Ｈ1 ）及びグ
ループＦ（Ｈ5 ）のタツプ係数を持つ４個の乗算器１４
３〜１４６、４個の加算器１４７〜１５０、８個の遅延
素子１５１〜１５８でなる演算処理ブロツク１５９が入
力データＸ5 及びＸ1 を演算処理する。同様にグループ
Ｃ（Ｈ2 ）及びグループＥ（Ｈ4 ）のタツプ係数を持つ
４個の乗算器１６０〜１６３、４個の加算器１６４〜１
６７、８個の遅延素子１６８〜１７５でなる演算処理ブ
ロツク１７６が入力データＸ2 及びＸ4 を演算処理す
る。そしてＦＩＲ型デイジタルフイルタ１２０は、各演
算処理ブロツク１２９、１４２、１５９、１７６で演算
処理したデータを総加算器１７７で最後に加算すること
により、Ｙ0 （Ｙ[6n]）を出力するようになされてい
る。
【００３４】このようにＦＩＲ型デイジタルフイルタ７
０及び１２０においては、Ｑ個のタツプ係数（係数値ｈ
i (i= 0,1,……,<Ｑ) ）を偶数（ｍ）分割して並列的に
演算処理する場合、中央タツプを含んだ自己対称形の係
数配列でなる自己対称形グループのタツプ係数は次式
０及び１２０においては、Ｑ個のタツプ係数（係数値ｈ
i (i= 0,1,……,<Ｑ) ）を偶数（ｍ）分割して並列的に
演算処理する場合、中央タツプを含んだ自己対称形の係
数配列でなる自己対称形グループのタツプ係数は次式
【数２９】 で表すことができる。また自己対称形の係数配列でなる
自己対称形グループのタツプ係数は次式
自己対称形グループのタツプ係数は次式
【数３０】 で表すことができる。さらに相互対称形の係数配列でな
る相互対称形グループのタツプ係数は次式
る相互対称形グループのタツプ係数は次式
【数３１】 と、次式
【数３２】 で表すことができ、この（31）式と（32）式の２式で一
組の相互対称形グループのタツプ係数となる。
組の相互対称形グループのタツプ係数となる。
【００３５】上述のようにＦＩＲ型デイジタルフイルタ
７０、１２０では、偶数（ｍ）分割の場合、中央タツプ
を含んだ自己対称形グループのタツプ係数が１個、自己
対称形グループのタツプ係数が１個、さらに相互対称形
グループのタツプ係数が（ｍ−２）個で構成される。実
際上、ＦＩＲ型デイジタルフイルタ７０では、中央タツ
プを含んだ自己対称形グループが１個、自己対称形グル
ープが１個、さらに相互対称形グループが２個（１組）
のタツプ係数で構成される。またＦＩＲ型デイジタルフ
イルタ１２０では、中央タツプを含んだ自己対称形グル
ープが１個、自己対称形グループが１個、さらに相互対
称形グループが４個（２組）のタツプ係数で構成され
る。
７０、１２０では、偶数（ｍ）分割の場合、中央タツプ
を含んだ自己対称形グループのタツプ係数が１個、自己
対称形グループのタツプ係数が１個、さらに相互対称形
グループのタツプ係数が（ｍ−２）個で構成される。実
際上、ＦＩＲ型デイジタルフイルタ７０では、中央タツ
プを含んだ自己対称形グループが１個、自己対称形グル
ープが１個、さらに相互対称形グループが２個（１組）
のタツプ係数で構成される。またＦＩＲ型デイジタルフ
イルタ１２０では、中央タツプを含んだ自己対称形グル
ープが１個、自己対称形グループが１個、さらに相互対
称形グループが４個（２組）のタツプ係数で構成され
る。
【００３６】（３−３）５分割（奇数分割）時の係数配
列 ところで図８に示すように、例えば２５タツプでなるＦ
ＩＲデイジタルフイルタのタツプ係数を５分割する場合
を考える。この場合、タツプ係数は中央タツプh12で対
称になつている。
列 ところで図８に示すように、例えば２５タツプでなるＦ
ＩＲデイジタルフイルタのタツプ係数を５分割する場合
を考える。この場合、タツプ係数は中央タツプh12で対
称になつている。
【００３７】ここでグループＡのタツプ係数は、h2、h
7、h12 、h17 、h22 となつており、h12を中心にして中
央タツプを含んだ自己対称形の係数配列となる。またグ
ループＢのタツプ係数は、h1、h6、h11 、h16 、h21 と
なつており、またグループＤのタツプ係数はh3、h8、h1
3 、h18 、h23 となつており、このグループＢとグルー
プＤとは互いに順序が逆で係数値が等しい相互対称形の
係数配列となる。すなわち、h1とh23 、h6とh18 、h11
とh13 、h16 とh8、h21 とh3のタツプ係数は互いに等し
くなる。
7、h12 、h17 、h22 となつており、h12を中心にして中
央タツプを含んだ自己対称形の係数配列となる。またグ
ループＢのタツプ係数は、h1、h6、h11 、h16 、h21 と
なつており、またグループＤのタツプ係数はh3、h8、h1
3 、h18 、h23 となつており、このグループＢとグルー
プＤとは互いに順序が逆で係数値が等しい相互対称形の
係数配列となる。すなわち、h1とh23 、h6とh18 、h11
とh13 、h16 とh8、h21 とh3のタツプ係数は互いに等し
くなる。
【００３８】さらにグループＣのタツプ係数は、h0、h
5、h10 、h15 、h20 となつており、またグループＥの
タツプ係数はh4、h9、h14 、h19 、h24 となつており、
このグループＣとグループＥとは互いに順序が逆で係数
値が等しい相互対称形の係数配列となる。すなわち、h0
とh24 、h5とh19 、h10 とh14 、h15 とh9、h20 とh4の
タツプ係数は互いに等しくなる。
5、h10 、h15 、h20 となつており、またグループＥの
タツプ係数はh4、h9、h14 、h19 、h24 となつており、
このグループＣとグループＥとは互いに順序が逆で係数
値が等しい相互対称形の係数配列となる。すなわち、h0
とh24 、h5とh19 、h10 とh14 、h15 とh9、h20 とh4の
タツプ係数は互いに等しくなる。
【００３９】このようにタツプ係数を５分割する場合、
Ｈ(z) 及びＸ(z) を５分割して時間的なグループごとに
グループ分けすると、伝達係数Ｈ(z) は次式
Ｈ(z) 及びＸ(z) を５分割して時間的なグループごとに
グループ分けすると、伝達係数Ｈ(z) は次式
【数３３】 で表すことができる。従つて基本システムは、次式
【数３４】 で表され、この（34）式を展開し、時間的なグループご
とに５つのカツコでくくり、その各グループを順に最初
からＹ0 、Ｙ1 、Ｙ2 、Ｙ3 、Ｙ4 とすると、次式
とに５つのカツコでくくり、その各グループを順に最初
からＹ0 、Ｙ1 、Ｙ2 、Ｙ3 、Ｙ4 とすると、次式
【数３５】 となる。
【００４０】ここで、グループＡは伝達係数Ｈ0 に相当
し、グループＢは伝達係数Ｈ4 に相当し、グループＣは
伝達係数Ｈ3 に相当し、グループＤは伝達係数Ｈ1 に相
当し、グループＥは伝達係数Ｈ2 に相当している。これ
により、直線位相特性を考慮した構成と、時分割並列処
理し得る構成とを組み合わせたＦＩＲ型デイジタルフイ
ルタを図９に示す。図９に示すようにＦＩＲ型デイジタ
ルフイルタ２００では、（35）式のＹ0 に相当する部分
である次式
し、グループＢは伝達係数Ｈ4 に相当し、グループＣは
伝達係数Ｈ3 に相当し、グループＤは伝達係数Ｈ1 に相
当し、グループＥは伝達係数Ｈ2 に相当している。これ
により、直線位相特性を考慮した構成と、時分割並列処
理し得る構成とを組み合わせたＦＩＲ型デイジタルフイ
ルタを図９に示す。図９に示すようにＦＩＲ型デイジタ
ルフイルタ２００では、（35）式のＹ0 に相当する部分
である次式
【数３６】 に基づいて演算処理し得るようになされている。
【００４１】すなわちＦＩＲ型デイジタルフイルタ２０
０では、グループＡ（Ｈ0 ）のタツプ係数を持つ３個の
乗算器２０１〜２０３、３個の加算器２０４〜２０６、
６個の遅延素子２０７〜２１２でなる演算処理ブロツク
２１３で入力データＸ0 を演算処理し、またグループＢ
（Ｈ4 ）及びグループＤ（Ｈ1 ）のタツプ係数を持つ５
個の乗算器２１４〜２１８、５個の加算器２１９〜２２
３、１０個の遅延素子２２４〜２３３でなる演算処理ブ
ロツク２３４で入力データＸ1 、Ｘ4 を演算処理し、さ
らにグループＣ（Ｈ3 ）及びグループＥ（Ｈ2 ）のタツ
プ係数を持つ５個の乗算器２３５〜２３９、５個の加算
器２４０〜２４４、１０個の遅延素子２４５〜２５４で
なる演算処理ブロツク２５５で入力データＸ2 、Ｘ3 を
演算処理する。そしてＦＩＲ型デイジタルフイルタ２０
０は、各演算処理ブロツク２１３、２３４、２５５で演
算処理したデータを総加算器２５６で加算することによ
り、Ｙ0 （Ｙ[5n]）を出力するようになされている。
０では、グループＡ（Ｈ0 ）のタツプ係数を持つ３個の
乗算器２０１〜２０３、３個の加算器２０４〜２０６、
６個の遅延素子２０７〜２１２でなる演算処理ブロツク
２１３で入力データＸ0 を演算処理し、またグループＢ
（Ｈ4 ）及びグループＤ（Ｈ1 ）のタツプ係数を持つ５
個の乗算器２１４〜２１８、５個の加算器２１９〜２２
３、１０個の遅延素子２２４〜２３３でなる演算処理ブ
ロツク２３４で入力データＸ1 、Ｘ4 を演算処理し、さ
らにグループＣ（Ｈ3 ）及びグループＥ（Ｈ2 ）のタツ
プ係数を持つ５個の乗算器２３５〜２３９、５個の加算
器２４０〜２４４、１０個の遅延素子２４５〜２５４で
なる演算処理ブロツク２５５で入力データＸ2 、Ｘ3 を
演算処理する。そしてＦＩＲ型デイジタルフイルタ２０
０は、各演算処理ブロツク２１３、２３４、２５５で演
算処理したデータを総加算器２５６で加算することによ
り、Ｙ0 （Ｙ[5n]）を出力するようになされている。
【００４２】このようにＦＩＲ型デイジタルフイルタ２
００においては、Ｑ個のタツプ係数を奇数（ｍ）分割し
て並列的に演算処理する場合、中央タツプを含んだ自己
対称形の係数配列でなる自己対称形グループのタツプ係
数は次式
００においては、Ｑ個のタツプ係数を奇数（ｍ）分割し
て並列的に演算処理する場合、中央タツプを含んだ自己
対称形の係数配列でなる自己対称形グループのタツプ係
数は次式
【数３７】 で表すことができる。また相互対称形の係数配列でなる
相互対称形グループのタツプ係数は次式
相互対称形グループのタツプ係数は次式
【数３８】 と、次式
【数３９】 で表すことができ、（38）式と（39）式の２式で一組の
相互対称形グループのタツプ係数となる。
相互対称形グループのタツプ係数となる。
【００４３】上述のように、ＦＩＲ型デイジタルフイル
タ２００は、奇数（ｍ）分割の場合、中央タツプを含ん
だ自己対称形グループのタツプ係数が１個、相互対称形
グループのタツプ係数が（ｍ−１）個で構成されてい
る。ここでＦＩＲ型デイジタルフイルタ２００では、奇
数（ｍ）分割の場合、自己対称形グループが存在するこ
とはない。実際上、ＦＩＲ型デイジタルフイルタ２００
は、中央タツプを含んだ自己対称形グループが１個、相
互対称形グループが４個（２組）のタツプ係数で構成さ
れる。
タ２００は、奇数（ｍ）分割の場合、中央タツプを含ん
だ自己対称形グループのタツプ係数が１個、相互対称形
グループのタツプ係数が（ｍ−１）個で構成されてい
る。ここでＦＩＲ型デイジタルフイルタ２００では、奇
数（ｍ）分割の場合、自己対称形グループが存在するこ
とはない。実際上、ＦＩＲ型デイジタルフイルタ２００
は、中央タツプを含んだ自己対称形グループが１個、相
互対称形グループが４個（２組）のタツプ係数で構成さ
れる。
【００４４】上述のように、ＦＩＲ型デイジタルフイル
タ７０、１２０においては、偶数分割時におけるタツプ
係数の係数配列が、（29）〜（32）式により求められて
構成される。またＦＩＲ型デイジタルフイルタ２００で
は、奇数分割時における各グループのタツプ係数の係数
配列が、（37）〜（39）式により求められて構成され
る。
タ７０、１２０においては、偶数分割時におけるタツプ
係数の係数配列が、（29）〜（32）式により求められて
構成される。またＦＩＲ型デイジタルフイルタ２００で
は、奇数分割時における各グループのタツプ係数の係数
配列が、（37）〜（39）式により求められて構成され
る。
【００４５】かくしてＦＩＲ型デイジタルフイルタ７
０、１２０及び２００においては、オーバーサンプリン
グされたデータを半分のデータレートにする場合、（2
3）式のＹ0 ＋Ｙ2 、あるいはＹ1 ＋Ｙ3 のみ演算すれ
ば良いことにより、演算処理した後の間引き処理が不要
になると共に、演算処理部の規模を半分にすることがで
き、かくして２倍の速度で演算処理することができる。
０、１２０及び２００においては、オーバーサンプリン
グされたデータを半分のデータレートにする場合、（2
3）式のＹ0 ＋Ｙ2 、あるいはＹ1 ＋Ｙ3 のみ演算すれ
ば良いことにより、演算処理した後の間引き処理が不要
になると共に、演算処理部の規模を半分にすることがで
き、かくして２倍の速度で演算処理することができる。
【００４６】（４）実施例の構成 図１０に示すように、本発明の一実施例によるインター
フエース装置３００は、ＶＬＢＩ（超長基線電波干渉計
法）観測による信号（64MHZ でサンプリング）をデイジ
タルデータに変換し、デイジタルフイルタ(63TAP( 分解
能１MHZ ))により帯域制限した後にデイジタルデータレ
コーダに記録するようになされている。このインターフ
エース装置３００は、64[MHz] のサンプリングレートで
取り込んだ 8[bit] のシリアルデータを 64[MHz]のクロ
ツク信号ＣＬＫ１及び16[MHz]のクロツク信号ＣＬＫ２
に基づいて 16[MHz]のデータレートの8[bit]でなるパラ
レルデータＸ0 〜Ｘ3 に変換するシリアル／パラレル変
換部３０１、入力するパラレルデータＸ0 〜Ｘ3 を演算
処理するデイジタルフイルタ部から構成されている。
フエース装置３００は、ＶＬＢＩ（超長基線電波干渉計
法）観測による信号（64MHZ でサンプリング）をデイジ
タルデータに変換し、デイジタルフイルタ(63TAP( 分解
能１MHZ ))により帯域制限した後にデイジタルデータレ
コーダに記録するようになされている。このインターフ
エース装置３００は、64[MHz] のサンプリングレートで
取り込んだ 8[bit] のシリアルデータを 64[MHz]のクロ
ツク信号ＣＬＫ１及び16[MHz]のクロツク信号ＣＬＫ２
に基づいて 16[MHz]のデータレートの8[bit]でなるパラ
レルデータＸ0 〜Ｘ3 に変換するシリアル／パラレル変
換部３０１、入力するパラレルデータＸ0 〜Ｘ3 を演算
処理するデイジタルフイルタ部から構成されている。
【００４７】このデイジタルフイルタ部には、専用のＤ
ＳＰ（Max Clock 18[MHz] 、対称タツプ係数32TAP ）３
０２〜３０５が４個設けられている。このＤＳＰ３０２
には、パラレルデータＸ2 及びＸ0 がレジスタ３０６及
び３０７を介して入力するようになされていると共に、
ＤＳＰ３０３には、パラレルデータＸ3 が９個のレジス
タ３０８〜３１６を介して入力し、パラレルデータＸ1
が１１個のレジスタ３１７〜３２７を介して入力するよ
うになされている。これにより、ＤＳＰ３０２及び３０
３では、各レジスタでそれぞれ遅延されて入力されたパ
ラレルデータＸ0 〜Ｘ3 を演算処理し、Ｙ0 （Ｙ[4n]）
を出力するようになされている。
ＳＰ（Max Clock 18[MHz] 、対称タツプ係数32TAP ）３
０２〜３０５が４個設けられている。このＤＳＰ３０２
には、パラレルデータＸ2 及びＸ0 がレジスタ３０６及
び３０７を介して入力するようになされていると共に、
ＤＳＰ３０３には、パラレルデータＸ3 が９個のレジス
タ３０８〜３１６を介して入力し、パラレルデータＸ1
が１１個のレジスタ３１７〜３２７を介して入力するよ
うになされている。これにより、ＤＳＰ３０２及び３０
３では、各レジスタでそれぞれ遅延されて入力されたパ
ラレルデータＸ0 〜Ｘ3 を演算処理し、Ｙ0 （Ｙ[4n]）
を出力するようになされている。
【００４８】また同様にＤＳＰ３０４には、パラレルデ
ータＸ2 がレジスタ３０６を介して入力すると共に、パ
ラレルデータＸ0 がレジスタを介することなく入力する
ようになされている。さらにＤＳＰ３０５には、パラレ
ルデータＸ3 が９個のレジスタ３０８〜３１６及び２個
のレジスタ３２８、３２９を介して入力するようになさ
れ、パラレルデータＸ1 が８個のレジスタ３１７〜３２
４を介して入力するようになされている。これにより、
このＤＳＰ３０４及び３０５では、各レジスタによりそ
れぞれ遅延されて入力されたパラレルデータＸ0 〜Ｘ3
を演算処理し、Ｙ2 （Ｙ[4n+2]）を出力するようになさ
れている。
ータＸ2 がレジスタ３０６を介して入力すると共に、パ
ラレルデータＸ0 がレジスタを介することなく入力する
ようになされている。さらにＤＳＰ３０５には、パラレ
ルデータＸ3 が９個のレジスタ３０８〜３１６及び２個
のレジスタ３２８、３２９を介して入力するようになさ
れ、パラレルデータＸ1 が８個のレジスタ３１７〜３２
４を介して入力するようになされている。これにより、
このＤＳＰ３０４及び３０５では、各レジスタによりそ
れぞれ遅延されて入力されたパラレルデータＸ0 〜Ｘ3
を演算処理し、Ｙ2 （Ｙ[4n+2]）を出力するようになさ
れている。
【００４９】従つて、インターフエース装置３００で
は、オーバーサンプリングされたデータを半分のデータ
レートにする場合、入力されたパラレルデータＸ0 〜Ｘ
3 をＤＳＰ３０２、３０３及び３０４、３０５で演算処
理することにより、Ｙ0 及びＹ2 を求めることができ、
かくして間引き処理を不要にして演算処理部の規模を半
分にし得るようになされている。
は、オーバーサンプリングされたデータを半分のデータ
レートにする場合、入力されたパラレルデータＸ0 〜Ｘ
3 をＤＳＰ３０２、３０３及び３０４、３０５で演算処
理することにより、Ｙ0 及びＹ2 を求めることができ、
かくして間引き処理を不要にして演算処理部の規模を半
分にし得るようになされている。
【００５０】ここで図１１（Ａ）には、同一の内部構造
でなる各ＤＳＰ３０２〜３０５の構成を示す。これらの
各ＤＳＰ３０２〜３０５内では、入力されたパラレルデ
ータＸ0 、Ｘ2 又はＸ1 、Ｘ3 を複数のレジスタを介し
てそれぞれ遅延させ、４個の内積演算ブロツク４０１〜
４０４で演算処理し、４個の出力ブロツク４０５〜４０
８を介して出力し得るようになされている。ここで図１
１（Ｂ）に示すように、各出力ブロツク４０５〜４０８
は、シフタ４９１、リミツタ４９２及びスイツチ４９３
から構成され、出力するデータをシフトさせたりリミツ
トさせるようになされている。
でなる各ＤＳＰ３０２〜３０５の構成を示す。これらの
各ＤＳＰ３０２〜３０５内では、入力されたパラレルデ
ータＸ0 、Ｘ2 又はＸ1 、Ｘ3 を複数のレジスタを介し
てそれぞれ遅延させ、４個の内積演算ブロツク４０１〜
４０４で演算処理し、４個の出力ブロツク４０５〜４０
８を介して出力し得るようになされている。ここで図１
１（Ｂ）に示すように、各出力ブロツク４０５〜４０８
は、シフタ４９１、リミツタ４９２及びスイツチ４９３
から構成され、出力するデータをシフトさせたりリミツ
トさせるようになされている。
【００５１】さらに図１２（Ａ）には、同一の内部構造
でなる各内積演算ブロツク４０１〜４０４の構成を示
す。これらの各内積演算ブロツク４０１〜４０４内で
は、遅延回路４５１と４５８、遅延回路４５２と４５
７、遅延回路４５３と４５６、遅延回路４５４と４５５
とが入力データをそれぞれ遅延させて加算器４５９〜４
６２にそれぞれ送出する。これらの加算器４５９〜４６
２では、遅延された入力データをそれぞれ加算し、レジ
スタ４６３〜４６６をそれぞれ介して乗算器４６７〜４
７０に送出する。また乗算器４６７〜４７０では、加算
されたデータに所定のタツプ係数を乗算した後、レジス
タ４７１〜４７４をそれぞれ介して加算器４７５〜４７
８に送出する。そして加算器４７５〜４７８では、入力
したデータが丸め回路４７９によりそれぞれ丸め演算さ
れた後に全てのデータを加算して出力するようになされ
ている。
でなる各内積演算ブロツク４０１〜４０４の構成を示
す。これらの各内積演算ブロツク４０１〜４０４内で
は、遅延回路４５１と４５８、遅延回路４５２と４５
７、遅延回路４５３と４５６、遅延回路４５４と４５５
とが入力データをそれぞれ遅延させて加算器４５９〜４
６２にそれぞれ送出する。これらの加算器４５９〜４６
２では、遅延された入力データをそれぞれ加算し、レジ
スタ４６３〜４６６をそれぞれ介して乗算器４６７〜４
７０に送出する。また乗算器４６７〜４７０では、加算
されたデータに所定のタツプ係数を乗算した後、レジス
タ４７１〜４７４をそれぞれ介して加算器４７５〜４７
８に送出する。そして加算器４７５〜４７８では、入力
したデータが丸め回路４７９によりそれぞれ丸め演算さ
れた後に全てのデータを加算して出力するようになされ
ている。
【００５２】ここで図１２（Ｂ）に示すように、各遅延
回路４５１〜４５４は２個のレジスタ４８１、４８２と
スイツチ４８３から構成され、各遅延回路４５５〜４５
８は２個のレジスタ４８４、４８５とスイツチ４８６か
ら構成されている。ここで遅延回路４５１〜４５４と遅
延回路４５５〜４５８とは、データの送られる方向が互
いに逆向きになるように構成されている。
回路４５１〜４５４は２個のレジスタ４８１、４８２と
スイツチ４８３から構成され、各遅延回路４５５〜４５
８は２個のレジスタ４８４、４８５とスイツチ４８６か
ら構成されている。ここで遅延回路４５１〜４５４と遅
延回路４５５〜４５８とは、データの送られる方向が互
いに逆向きになるように構成されている。
【００５３】さらに図１３には、ＤＳＰ３０２〜３０５
を作動させる場合の設定内容を示す。例えばこの場合、
Ｍ13で０が設定されると加算器４７５〜４７８に入力さ
れたデータは丸め演算されない。またＭ13で１が設定さ
れると加算器４７５〜４７８に入力されたデータは切り
捨てられずに四捨五入して丸め演算される。このように
ＤＳＰ３０２〜３０５では、Ｍ1 〜Ｍ27の設定条件によ
りデータの演算処理内容を所望の条件に設定し得るよう
になされている。
を作動させる場合の設定内容を示す。例えばこの場合、
Ｍ13で０が設定されると加算器４７５〜４７８に入力さ
れたデータは丸め演算されない。またＭ13で１が設定さ
れると加算器４７５〜４７８に入力されたデータは切り
捨てられずに四捨五入して丸め演算される。このように
ＤＳＰ３０２〜３０５では、Ｍ1 〜Ｍ27の設定条件によ
りデータの演算処理内容を所望の条件に設定し得るよう
になされている。
【００５４】続いて図１４、１５には、パラレルデータ
Ｘ0 〜Ｘ3 を演算処理してＹ0(Ｙ[4n]) を出力するＤＳ
Ｐ３０２、３０３の演算処理部であるＦＩＲ型デイジタ
ルフイルタ５００の回路構成（等価回路）を示す。ちな
みにパラレルデータＸ0 〜Ｘ3 を演算処理してＹ2(Ｙ[4
n+2]) を出力するＤＳＰ３０４、３０５の演算処理部で
あるＦＩＲ型デイジタルフイルタ（図示せず）は、入力
データが異なるだけでＦＩＲ型デイジタルフイルタ５０
０と同一の構成になる。
Ｘ0 〜Ｘ3 を演算処理してＹ0(Ｙ[4n]) を出力するＤＳ
Ｐ３０２、３０３の演算処理部であるＦＩＲ型デイジタ
ルフイルタ５００の回路構成（等価回路）を示す。ちな
みにパラレルデータＸ0 〜Ｘ3 を演算処理してＹ2(Ｙ[4
n+2]) を出力するＤＳＰ３０４、３０５の演算処理部で
あるＦＩＲ型デイジタルフイルタ（図示せず）は、入力
データが異なるだけでＦＩＲ型デイジタルフイルタ５０
０と同一の構成になる。
【００５５】このＦＩＲ型デイジタルフイルタ５００
は、パラレルデータＸ2 を演算処理する演算処理ブロツ
ク５０１及び５０２、パラレルデータＸ0 を演算処理す
る演算処理ブロツク５０３及び５０４、パラレルデータ
Ｘ3 及びＸ1 を演算処理する演算処理ブロツク５０５、
５０６及び演算処理ブロツク５０７、５０８から構成さ
れている。
は、パラレルデータＸ2 を演算処理する演算処理ブロツ
ク５０１及び５０２、パラレルデータＸ0 を演算処理す
る演算処理ブロツク５０３及び５０４、パラレルデータ
Ｘ3 及びＸ1 を演算処理する演算処理ブロツク５０５、
５０６及び演算処理ブロツク５０７、５０８から構成さ
れている。
【００５６】ここで演算処理ブロツク５０１及び５０２
では、自己対称形グループのタツプ係数でなる伝達係数
Ｈ1 が用いられており、演算処理ブロツク５０３及び５
０４では、中央タツプを含んだ自己対称形グループのタ
ツプ係数でなる伝達係数Ｈ3が用いられている。また演
算処理ブロツク５０５、５０６及び演算処理ブロツク５
０７、５０８では、相互対称形グループのタツプ係数で
なる伝達係数Ｈ0 、Ｈ2 が用いられている。
では、自己対称形グループのタツプ係数でなる伝達係数
Ｈ1 が用いられており、演算処理ブロツク５０３及び５
０４では、中央タツプを含んだ自己対称形グループのタ
ツプ係数でなる伝達係数Ｈ3が用いられている。また演
算処理ブロツク５０５、５０６及び演算処理ブロツク５
０７、５０８では、相互対称形グループのタツプ係数で
なる伝達係数Ｈ0 、Ｈ2 が用いられている。
【００５７】この演算処理ブロツク５０１及び５０２で
は、パラレルデータＸ2 をレジスタ５０３で３単位分遅
延させ、レジスタ５０４〜５１９により所定の遅延時間
づつ遅延させるようになされている。上段と下段に分か
れて構成されたレジスタ５０４と５１９、レジスタ５０
５と５１８、……、レジスタ５１１と５１２は、遅延さ
せたデータを加算器５２０〜５２７にそれぞれ送出す
る。
は、パラレルデータＸ2 をレジスタ５０３で３単位分遅
延させ、レジスタ５０４〜５１９により所定の遅延時間
づつ遅延させるようになされている。上段と下段に分か
れて構成されたレジスタ５０４と５１９、レジスタ５０
５と５１８、……、レジスタ５１１と５１２は、遅延さ
せたデータを加算器５２０〜５２７にそれぞれ送出す
る。
【００５８】これらの加算器５２０〜５２７では、遅延
されたデータをそれぞれ加算して乗算器５２８〜５３５
にそれぞれ送出する。乗算器５２８〜５３１では、加算
されたデータに所定のタツプ係数をそれぞれ乗算して総
加算器５３６に送出する。また乗算器５３２〜５３５も
同様に、加算されたデータに所定のタツプ係数をそれぞ
れ乗算して総加算器５３７に送出する。この総加算器５
３６は、所定のタツプ係数が乗算されたデータを全て加
算すると共に、総加算器５３７においても所定のタツプ
係数が乗算されたデータを全て加算するようになされて
いる。
されたデータをそれぞれ加算して乗算器５２８〜５３５
にそれぞれ送出する。乗算器５２８〜５３１では、加算
されたデータに所定のタツプ係数をそれぞれ乗算して総
加算器５３６に送出する。また乗算器５３２〜５３５も
同様に、加算されたデータに所定のタツプ係数をそれぞ
れ乗算して総加算器５３７に送出する。この総加算器５
３６は、所定のタツプ係数が乗算されたデータを全て加
算すると共に、総加算器５３７においても所定のタツプ
係数が乗算されたデータを全て加算するようになされて
いる。
【００５９】また同様に演算処理ブロツク５０３及び５
０４では、パラレルデータＸ0 をレジスタ５３８で７単
位分遅延させ、レジスタ５３９〜５５４により所定の遅
延時間づつ遅延させるようになされている。上段と下段
に分かれて構成されたレジスタ５３９と５５４、レジス
タ５４０と５５３、……、レジスタ５４６と５４７は、
遅延させたデータを加算器５５５〜５６２にそれぞれ送
出する。
０４では、パラレルデータＸ0 をレジスタ５３８で７単
位分遅延させ、レジスタ５３９〜５５４により所定の遅
延時間づつ遅延させるようになされている。上段と下段
に分かれて構成されたレジスタ５３９と５５４、レジス
タ５４０と５５３、……、レジスタ５４６と５４７は、
遅延させたデータを加算器５５５〜５６２にそれぞれ送
出する。
【００６０】これらの加算器５５５〜５６２では、遅延
されたデータをそれぞれ加算して乗算器５６３〜５７０
にそれぞれ送出する。乗算器５６３〜５６６では、加算
されたデータに所定のタツプ係数をそれぞれ乗算して総
加算器５７１に送出する。また乗算器５６７〜５７０も
同様に、加算されたデータに所定のタツプ係数をそれぞ
れ乗算して総加算器５７２に送出する。総加算器５７１
は、所定のタツプ係数が乗算されたデータを全て加算す
ると共に、総加算器５７２においても乗算器５６７〜５
７０で所定のタツプ係数が乗算されたデータを全て加算
するようになされている。
されたデータをそれぞれ加算して乗算器５６３〜５７０
にそれぞれ送出する。乗算器５６３〜５６６では、加算
されたデータに所定のタツプ係数をそれぞれ乗算して総
加算器５７１に送出する。また乗算器５６７〜５７０も
同様に、加算されたデータに所定のタツプ係数をそれぞ
れ乗算して総加算器５７２に送出する。総加算器５７１
は、所定のタツプ係数が乗算されたデータを全て加算す
ると共に、総加算器５７２においても乗算器５６７〜５
７０で所定のタツプ係数が乗算されたデータを全て加算
するようになされている。
【００６１】さらに演算処理ブロツク５０５、５０６及
び演算処理ブロツク５０７、５０８では、パラレルデー
タＸ1 をレジスタ５８０で７単位分遅延させ、レジスタ
５８１〜５９６により所定の遅延時間づつ遅延させると
共に、パラレルデータＸ3 をレジスタ５９７で２単位
分、レジスタ５９８で７単位分遅延させ、レジスタ５９
９〜６１４により所定の遅延時間づつ遅延させるように
なされている。上段と下段に分かれて構成されたレジス
タ５８１と６１４、レジスタ５８２と６１３、……、レ
ジスタ５９６と５９９は、遅延させたデータを加算器６
１５〜６３０にそれぞれ送出する。
び演算処理ブロツク５０７、５０８では、パラレルデー
タＸ1 をレジスタ５８０で７単位分遅延させ、レジスタ
５８１〜５９６により所定の遅延時間づつ遅延させると
共に、パラレルデータＸ3 をレジスタ５９７で２単位
分、レジスタ５９８で７単位分遅延させ、レジスタ５９
９〜６１４により所定の遅延時間づつ遅延させるように
なされている。上段と下段に分かれて構成されたレジス
タ５８１と６１４、レジスタ５８２と６１３、……、レ
ジスタ５９６と５９９は、遅延させたデータを加算器６
１５〜６３０にそれぞれ送出する。
【００６２】この加算器６１５〜６３０では、遅延した
データをそれぞれ加算して乗算器６３１〜６４６にそれ
ぞれ送出する。乗算器６３１〜６３４では、加算された
データに所定のタツプ係数をそれぞれ乗算して総加算器
６４７に送出する。また乗算器６３５〜６３８も同様
に、加算されたデータに所定のタツプ係数をそれぞれ乗
算して総加算器６４８に送出する。さらに乗算器６３９
〜６４２も同様に、加算されたデータに所定のタツプ係
数をそれぞれ乗算して総加算器６４９に送出する。続い
て乗算器６４３〜６４６も同様に、加算されたデータに
所定のタツプ係数をそれぞれ乗算して総加算器６５０に
送出する。これらの総加算器６４７〜６５０は、所定の
タツプ係数が乗算されたデータを全て加算するようにな
されている。
データをそれぞれ加算して乗算器６３１〜６４６にそれ
ぞれ送出する。乗算器６３１〜６３４では、加算された
データに所定のタツプ係数をそれぞれ乗算して総加算器
６４７に送出する。また乗算器６３５〜６３８も同様
に、加算されたデータに所定のタツプ係数をそれぞれ乗
算して総加算器６４８に送出する。さらに乗算器６３９
〜６４２も同様に、加算されたデータに所定のタツプ係
数をそれぞれ乗算して総加算器６４９に送出する。続い
て乗算器６４３〜６４６も同様に、加算されたデータに
所定のタツプ係数をそれぞれ乗算して総加算器６５０に
送出する。これらの総加算器６４７〜６５０は、所定の
タツプ係数が乗算されたデータを全て加算するようにな
されている。
【００６３】最後にＦＩＲ型デイジタルフイルタ５００
では、総加算器５３６と５７２との間に設けられたレジ
スタ６５１、総加算器５７１と６５０の間に設けられた
レジスタ６５２〜６５５、総加算器６４７の後に設けら
れたレジスタ６５６、６５７を介して、総加算器５３
６、５３７、５７１、５７２、６４７〜６５０で加算さ
れた全てのデータを最後に加算してＹ0(Ｙ[4n]) を出力
するようになされている。
では、総加算器５３６と５７２との間に設けられたレジ
スタ６５１、総加算器５７１と６５０の間に設けられた
レジスタ６５２〜６５５、総加算器６４７の後に設けら
れたレジスタ６５６、６５７を介して、総加算器５３
６、５３７、５７１、５７２、６４７〜６５０で加算さ
れた全てのデータを最後に加算してＹ0(Ｙ[4n]) を出力
するようになされている。
【００６４】（５）実施例の動作 以上の構成において、インターフエース装置３００で
は、64[MHz] のサンプリングレートで取り込んだ 8[bi
t] のシリアルデータがシリアル／パラレル変換部３０
１により16[MHz] のデータレートの 8[bit] でなるパラ
レルデータＸ0 〜Ｘ3 に変換されてＤＳＰ３０２、３０
３及び３０４、３０５に送出される。ＤＳＰ３０２、３
０３に入力されたパラレルデータＸ0 〜Ｘ3 は、内部に
設けられた直線位相特性を有したＦＩＲ型デイジタルフ
イルタ５００により演算処理されてＹ0 として出力され
る。またＤＳＰ３０４、３０５に入力されたパラレルデ
ータＸ0 〜Ｘ3 も同様に、内部に設けられた直線位相特
性を有したＦＩＲ型デイジタルフイルタ（図示せず）に
より演算処理されてＹ2 として出力される。
は、64[MHz] のサンプリングレートで取り込んだ 8[bi
t] のシリアルデータがシリアル／パラレル変換部３０
１により16[MHz] のデータレートの 8[bit] でなるパラ
レルデータＸ0 〜Ｘ3 に変換されてＤＳＰ３０２、３０
３及び３０４、３０５に送出される。ＤＳＰ３０２、３
０３に入力されたパラレルデータＸ0 〜Ｘ3 は、内部に
設けられた直線位相特性を有したＦＩＲ型デイジタルフ
イルタ５００により演算処理されてＹ0 として出力され
る。またＤＳＰ３０４、３０５に入力されたパラレルデ
ータＸ0 〜Ｘ3 も同様に、内部に設けられた直線位相特
性を有したＦＩＲ型デイジタルフイルタ（図示せず）に
より演算処理されてＹ2 として出力される。
【００６５】このインターフエース装置３００は、オー
バーサンプリングされたシリアルデータを半分のデータ
レートにして出力する場合、Ｙ0 ＋Ｙ2 （又はＹ1 ＋Ｙ
3 ）のみを演算すれば良いのでＹ1 ＋Ｙ3 （又はＹ0 ＋
Ｙ2 ）を演算する必要はない。従つてインターフエース
装置３００では、Ｙ0 〜Ｙ3 を全て演算した後に間引き
処理を行う場合と比べて回路構成を半分にできる。かく
して、インターフエース装置３００は、間引き処理をし
ない分、演算処理を半分にでき、かくして２倍の速度で
演算処理を実行できる。
バーサンプリングされたシリアルデータを半分のデータ
レートにして出力する場合、Ｙ0 ＋Ｙ2 （又はＹ1 ＋Ｙ
3 ）のみを演算すれば良いのでＹ1 ＋Ｙ3 （又はＹ0 ＋
Ｙ2 ）を演算する必要はない。従つてインターフエース
装置３００では、Ｙ0 〜Ｙ3 を全て演算した後に間引き
処理を行う場合と比べて回路構成を半分にできる。かく
して、インターフエース装置３００は、間引き処理をし
ない分、演算処理を半分にでき、かくして２倍の速度で
演算処理を実行できる。
【００６６】（６）実施例の効果 以上の構成によれば、インターフエース装置３００で
は、入力したシリアルデータをシリアル／パラレル変換
部３０１でパラレルデータＸ0 〜Ｘ3 に変換し、ＤＳＰ
３０２〜３０５の内部に設けた直線位相特性を有したＦ
ＩＲ型デイジタルフイルタを介して並列的に演算処理す
ることにより、オーバーサンプリングされたシリアルデ
ータを半分のデータレートにして出力する場合、半分の
演算処理で出力することができる。この結果、インター
フエース装置３００は、従来と比べて回路規模を半分に
できると共に、デイジタルフイルタ演算処理を２倍の速
度で実行することができる。
は、入力したシリアルデータをシリアル／パラレル変換
部３０１でパラレルデータＸ0 〜Ｘ3 に変換し、ＤＳＰ
３０２〜３０５の内部に設けた直線位相特性を有したＦ
ＩＲ型デイジタルフイルタを介して並列的に演算処理す
ることにより、オーバーサンプリングされたシリアルデ
ータを半分のデータレートにして出力する場合、半分の
演算処理で出力することができる。この結果、インター
フエース装置３００は、従来と比べて回路規模を半分に
できると共に、デイジタルフイルタ演算処理を２倍の速
度で実行することができる。
【００６７】（７）他の実施例 なお上述の実施例においては、ＦＩＲ型デイジタルフイ
ルタ７０の演算処理ブロツク１０９（図５）のように左
右別方向からそれぞれデータを供給して加算器で加算す
るようにした場合について述べたが、本発明はこれに限
らず、図１６に示すように、最初に２つの入力データＸ
3 及びＸ1 の並びを考慮した上で予め加算したデータ
（Ｘ3 ＋Ｘ1 ）を入力するようにしても良い。この場合
にも上述の実施例と同様の効果を得ることができる。
ルタ７０の演算処理ブロツク１０９（図５）のように左
右別方向からそれぞれデータを供給して加算器で加算す
るようにした場合について述べたが、本発明はこれに限
らず、図１６に示すように、最初に２つの入力データＸ
3 及びＸ1 の並びを考慮した上で予め加算したデータ
（Ｘ3 ＋Ｘ1 ）を入力するようにしても良い。この場合
にも上述の実施例と同様の効果を得ることができる。
【００６８】また上述の実施例においては、オーバーサ
ンプリングされたシリアルデータを半分のデータレート
にするようにした場合について述べたが、本発明はこれ
に限らず、（23）式のＹ0(又はＹ1 、Ｙ2 、Ｙ3 ) のみ
を演算することにより1/4 に帯域圧縮するようにしても
良い。また帯域圧縮しない場合は、（23）式を全て演算
すれば良い。
ンプリングされたシリアルデータを半分のデータレート
にするようにした場合について述べたが、本発明はこれ
に限らず、（23）式のＹ0(又はＹ1 、Ｙ2 、Ｙ3 ) のみ
を演算することにより1/4 に帯域圧縮するようにしても
良い。また帯域圧縮しない場合は、（23）式を全て演算
すれば良い。
【００６９】さらに上述の実施例においては、タツプ係
数の係数配列を偶数分割及び奇数分割する場合の例とし
て、４分割、５分割及び６分割するようにした場合につ
いて述べたが、本発明はこれに限らず、所望の分解能に
応じて種々の分割数を用いても良い。
数の係数配列を偶数分割及び奇数分割する場合の例とし
て、４分割、５分割及び６分割するようにした場合につ
いて述べたが、本発明はこれに限らず、所望の分解能に
応じて種々の分割数を用いても良い。
【００７０】さらに上述の実施例においては、パラレル
データＸ0 〜Ｘ3 を供給する手段としてＦＩＲ型デイジ
タルフイルタ５００を用いるようにした場合について述
べたが、本発明はこれに限らず、他の種々の構成による
ＦＩＲ型デイジタルフイルタを用いるようにしても良
い。
データＸ0 〜Ｘ3 を供給する手段としてＦＩＲ型デイジ
タルフイルタ５００を用いるようにした場合について述
べたが、本発明はこれに限らず、他の種々の構成による
ＦＩＲ型デイジタルフイルタを用いるようにしても良
い。
【００７１】
【発明の効果】上述のように本発明によれば、オーバー
サンプリング方式によりサンプリングしたデータを演算
処理する有限長インパルス応答フイルタにおいて、一定
周期の時間遅れで処理される入力データ群ごとにグルー
プ分けされた各グループのデータを所定の遅延時間づつ
遅延させ、遅延させたデータの内、同一のタツプ係数を
乗算するべきデータ同士を加算した後に、所定のタツプ
係数がそれぞれ乗算されてなるデータを全て加算して出
力することにより、演算処理部の規模を半分にすること
ができ、かくしてデイジタルフイルタ演算処理を高速で
実行し得る小型でかつ簡易な構成の有限長インパルス応
答フイルタ、デイジタル信号処理装置及びデイジタル信
号処理方法を実現できる。
サンプリング方式によりサンプリングしたデータを演算
処理する有限長インパルス応答フイルタにおいて、一定
周期の時間遅れで処理される入力データ群ごとにグルー
プ分けされた各グループのデータを所定の遅延時間づつ
遅延させ、遅延させたデータの内、同一のタツプ係数を
乗算するべきデータ同士を加算した後に、所定のタツプ
係数がそれぞれ乗算されてなるデータを全て加算して出
力することにより、演算処理部の規模を半分にすること
ができ、かくしてデイジタルフイルタ演算処理を高速で
実行し得る小型でかつ簡易な構成の有限長インパルス応
答フイルタ、デイジタル信号処理装置及びデイジタル信
号処理方法を実現できる。
【図１】本発明の一実施例による基本システムの構成を
示すブロツク図である。
示すブロツク図である。
【図２】本発明の一実施例によるＦＩＲ型デイジタルフ
イルタ（１）の構成を示すブロツク図である。
イルタ（１）の構成を示すブロツク図である。
【図３】本発明の一実施例によるＦＩＲ型デイジタルフ
イルタ（２）の構成を示すブロツク図である。
イルタ（２）の構成を示すブロツク図である。
【図４】本発明の一実施例によるタツプ係数を４分割し
た場合の係数配列を示す略線図である。
た場合の係数配列を示す略線図である。
【図５】本発明の一実施例によるタツプ係数を４分割し
た場合のＦＩＲ型デイジタルフイルタの構成を示すブロ
ツク図である。
た場合のＦＩＲ型デイジタルフイルタの構成を示すブロ
ツク図である。
【図６】本発明の一実施例によるタツプ係数を６分割し
た場合の係数配列を示す略線図である。
た場合の係数配列を示す略線図である。
【図７】本発明の一実施例によるタツプ係数を６分割し
た場合のＦＩＲ型デイジタルフイルタの構成を示すブロ
ツク図である。
た場合のＦＩＲ型デイジタルフイルタの構成を示すブロ
ツク図である。
【図８】本発明の一実施例によるタツプ係数を５分割し
た場合の係数配列を示す略線図である。
た場合の係数配列を示す略線図である。
【図９】本発明の一実施例によるタツプ係数を５分割し
た場合のＦＩＲ型デイジタルフイルタの構成を示すブロ
ツク図である。
た場合のＦＩＲ型デイジタルフイルタの構成を示すブロ
ツク図である。
【図１０】本発明の一実施例によるインターフエース装
置の構成を示すブロツク図である。
置の構成を示すブロツク図である。
【図１１】本発明の一実施例によるインターフエース装
置内のデイジタル信号処理部の構成を示すブロツク図で
ある。
置内のデイジタル信号処理部の構成を示すブロツク図で
ある。
【図１２】本発明の一実施例によるデイジタル信号処理
部内の内積演算ブロツクの構成を示すブロツク図であ
る。
部内の内積演算ブロツクの構成を示すブロツク図であ
る。
【図１３】本発明の一実施例によるデイジタル信号処理
部の設定内容を示す図表である。
部の設定内容を示す図表である。
【図１４】本発明の一実施例によるＦＩＲ型デイジタル
フイルタ（１）の構成を示す略線図である。
フイルタ（１）の構成を示す略線図である。
【図１５】本発明の一実施例によるＦＩＲ型デイジタル
フイルタ（２）の構成を示す略線図である。
フイルタ（２）の構成を示す略線図である。
【図１６】他の実施例による加算器を外部で持たせたＦ
ＩＲ型デイジタルフイルタの構成を示す略線図である。
ＩＲ型デイジタルフイルタの構成を示す略線図である。
１……基本システム、２、５０、７０、１２０、２０
０、５００……ＦＩＲ型デイジタルフイルタ、３００…
…インターフエース装置、３〜２３、７５〜７８、８６
〜９１、１０１〜１０８、１２５〜１２８、１３６〜１
４１、１５１〜１５８、１６８〜１７５、２０７〜２１
２、２２４〜２３３、２４５〜２５４……遅延素子、２
４〜４４、４６〜５６、７１、７２、８０〜８２、９３
〜９６、１２１、１２２、１３０〜１３２、１４３〜１
４６、１６０〜１６３、２０１〜２０３、２１４〜２１
８、２３５〜２３９、４６７〜４７０、５２８〜５３
５、５６２〜５７０、６３１〜６４６……乗算器、５７
〜６６、７３、７４、８３〜８５、９７〜１００、１２
３、１２４、１３３〜１３５、１４７〜１５０、１６４
〜１６７、２０４〜２０６、２１９〜２２３、２４０〜
２４４、４５９〜４６２、４７５〜４７８、５２０〜５
２７、５５５〜５６２、６１５〜６３０……加算器、４
５、６７、１１０、１７７、２５６、５３６、５３７、
５７１、５７２、６４７〜６５０……総加算器。
０、５００……ＦＩＲ型デイジタルフイルタ、３００…
…インターフエース装置、３〜２３、７５〜７８、８６
〜９１、１０１〜１０８、１２５〜１２８、１３６〜１
４１、１５１〜１５８、１６８〜１７５、２０７〜２１
２、２２４〜２３３、２４５〜２５４……遅延素子、２
４〜４４、４６〜５６、７１、７２、８０〜８２、９３
〜９６、１２１、１２２、１３０〜１３２、１４３〜１
４６、１６０〜１６３、２０１〜２０３、２１４〜２１
８、２３５〜２３９、４６７〜４７０、５２８〜５３
５、５６２〜５７０、６３１〜６４６……乗算器、５７
〜６６、７３、７４、８３〜８５、９７〜１００、１２
３、１２４、１３３〜１３５、１４７〜１５０、１６４
〜１６７、２０４〜２０６、２１９〜２２３、２４０〜
２４４、４５９〜４６２、４７５〜４７８、５２０〜５
２７、５５５〜５６２、６１５〜６３０……加算器、４
５、６７、１１０、１７７、２５６、５３６、５３７、
５７１、５７２、６４７〜６５０……総加算器。
Claims (7)
- 【請求項１】オーバーサンプリング方式によりサンプリ
ングしたデータを演算処理する有限長インパルス応答フ
イルタにおいて、 一定周期の時間遅れで処理される入力データ群ごとにグ
ループ分けされた各グループのデータを演算処理する複
数の演算処理ブロツクを具え、 上記各演算処理ブロツクは、所定の遅延時間づつ遅延さ
せる複数の遅延素子と、 上記複数の遅延素子により遅延されたデータの内、同一
のタツプ係数ｈi を乗算するべきデータ同士を加算する
複数の第１の加算器と、 上記複数の第１の加算器により加算されたデータに、所
定のタツプ係数ｈi をそれぞれ乗算する複数の乗算器
と、 上記複数の乗算器により所定のタツプ係数ｈi がそれぞ
れ乗算されてなるデータを全て加算して出力する第２の
加算器とを具えることを特徴とする有限長インパルス応
答フイルタ。 - 【請求項２】上記タツプ係数ｈi ＝｛ｈ0 、ｈ1 、ｈ2
、……ｈQ-1 ｝から係数をｍ分割した場合の配列は、
偶数分割時において、 中央タツプを含んだ自己対称形の係数配列の場合、次式 【数１】 となり、自己対称形の係数配列の場合、次式 【数２】 となり、相互対称形の係数配列の場合、次式 【数３】 【数４】 となることを特徴とする請求項１に記載の有限長インパ
ルス応答フイルタ。 - 【請求項３】上記タツプ係数の係数配列は、奇数分割時
において、 中央タツプを含んだ自己対称形の係数配列の場合、次式 【数５】 となり、相互対称形の係数配列の場合、次式 【数６】 【数７】 となることを特徴とする請求項１に記載の有限長インパ
ルス応答フイルタ。 - 【請求項４】オーバーサンプリング方式によりサンプリ
ングしたデータを演算処理するデイジタル信号処理装置
において、 入力されるシリアルデータを一定周期の時間遅れで処理
されるデータ群に対応するビツトに振り分けてパラレル
データに変換するシリアル／パラレル変換部と、 上記各パラレルデータを演算処理する複数の演算処理ブ
ロツクとを具え、 上記各演算処理ブロツクは、所定の遅延時間づつ遅延さ
せる複数の遅延素子と、 上記複数の遅延素子により遅延されたデータの内、同一
のタツプ係数を乗算するべきデータ同士を加算する複数
の第１の加算器と、 上記複数の第１の加算器により加算されたデータに、所
定のタツプ係数をそれぞれ乗算する複数の乗算器と、 上記複数の乗算器により所定のタツプ係数がそれぞれ乗
算されてなるデータを全て加算して出力する第２の加算
器とを具えることを特徴とするデイジタル信号処理装
置。 - 【請求項５】上記タツプ係数の係数配列は、偶数分割時
において、 中央タツプを含んだ自己対称形の係数配列の場合、次式 【数８】 となり、自己対称形の係数配列の場合、次式 【数９】 となり、相互対称形の係数配列の場合、次式 【数１０】 【数１１】 となることを特徴とする請求項４に記載のデイジタル信
号処理装置。 - 【請求項６】上記タツプ係数の係数配列は、奇数分割時
において、 中央タツプを含んだ自己対称形の係数配列の場合、次式 【数１２】 となり、相互対称形の係数配列の場合、次式 【数１３】 【数１４】 となることを特徴とする請求項４に記載のデイジタル信
号処理装置。 - 【請求項７】オーバーサンプリング方式によりサンプリ
ングしたデータを演算処理する有限長インパルス応答フ
イルタにおいて、 一定周期の時間遅れで処理される入力データ群ごとにグ
ループ分けされた各グループのデータを複数の遅延素子
により所定の遅延時間づつ遅延させ、 上記複数の遅延素子により遅延されたデータの内、同一
のタツプ係数を乗算するべきデータ同士を加算し、 上記同一のタツプ係数を乗算するべきデータ同士が加算
されてなるデータに、所定のタツプ係数をそれぞれ乗算
し、 上記所定のタツプ係数がそれぞれ乗算されてなるデータ
を全て加算して出力することを特徴とする有限長インパ
ルス応答フイルタによるデイジタル信号処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29350895A JPH09116388A (ja) | 1995-10-16 | 1995-10-16 | 有限長インパルス応答フイルタ、デイジタル信号処理装置及びデイジタル信号処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29350895A JPH09116388A (ja) | 1995-10-16 | 1995-10-16 | 有限長インパルス応答フイルタ、デイジタル信号処理装置及びデイジタル信号処理方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09116388A true JPH09116388A (ja) | 1997-05-02 |
Family
ID=17795652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29350895A Pending JPH09116388A (ja) | 1995-10-16 | 1995-10-16 | 有限長インパルス応答フイルタ、デイジタル信号処理装置及びデイジタル信号処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09116388A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000074267A1 (fr) * | 1999-05-31 | 2000-12-07 | Matsushita Electric Industrial Co., Ltd. | Recepteur et procede d'egalisation |
| WO2000074266A1 (fr) * | 1999-05-31 | 2000-12-07 | Matsushita Electric Industrial Co., Ltd. | Dispositif de reception et procede de production de signal replique |
| CN109951173A (zh) * | 2019-03-06 | 2019-06-28 | 西安迪菲电子科技有限公司 | 一种多路并行输入并行处理的fir滤波方法及滤波器 |
-
1995
- 1995-10-16 JP JP29350895A patent/JPH09116388A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000074267A1 (fr) * | 1999-05-31 | 2000-12-07 | Matsushita Electric Industrial Co., Ltd. | Recepteur et procede d'egalisation |
| WO2000074266A1 (fr) * | 1999-05-31 | 2000-12-07 | Matsushita Electric Industrial Co., Ltd. | Dispositif de reception et procede de production de signal replique |
| KR100403662B1 (ko) * | 1999-05-31 | 2003-10-30 | 마츠시타 덴끼 산교 가부시키가이샤 | 무선 수신 장치 및 등화 처리 방법 |
| US6810096B1 (en) | 1999-05-31 | 2004-10-26 | Matsushita Electric Industrial Co., Ltd. | Reception apparatus and replica signal generating method |
| CN109951173A (zh) * | 2019-03-06 | 2019-06-28 | 西安迪菲电子科技有限公司 | 一种多路并行输入并行处理的fir滤波方法及滤波器 |
| CN109951173B (zh) * | 2019-03-06 | 2023-03-21 | 西安迪菲电子科技有限公司 | 一种多路并行输入并行处理的fir滤波方法及滤波器 |
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