JP3320542B2 - デジタル信号をろ波する方法及びデジタル・フィルタ・アーキテクチャ - Google Patents

デジタル信号をろ波する方法及びデジタル・フィルタ・アーキテクチャ

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、高いダイナミック・
レンジを持つデジタル信号をそのサンプリング周波数の
狭い帯域までろ波する方法、及びこの方法によって得ら
れるようなデジタル・フィルタ・アーキテクチャに関す
るものである。この発明の利用分野は、特に再使用でき
ないリニア・フェーズ型のデジタル・フィルタ［これは
ＦＩＲ（有限性インパルス応答）フィルタとしても知ら
れている］に関するが、これだけに限定されず、以下の
説明は例示するのに都合の良い応用分野について行う。
【０００２】
【従来の技術】周知のように、デジタル・フィルタは入
力サンプリング信号を他のサンプリング信号すなわち所
定の周波数応答特性を持つ出力信号に変換するデバイス
である。サンプリング信号とは、デジタル・フィルタの
精度すなわち分解能を決める所定数Ｎのビットを含むデ
ジタル・コードを意味すると理解されたい。デジタル・
フィルタは、主としてデジタル・オシロスコープ、スペ
クトル分析装置並びに音声及び映像信号処理装置（プロ
セッサ）に使用される。更に、そのようなデジタル・フ
ィルタの用途は、アナログ・フィルタに比べた多くの利
点を考慮に入れて絶えず開発されている。同じ機能のた
めに、事実、デジタル・フィルタは非常に狭い伝送帯を
得て且つ又、時間に対しても供給電力や動作温度の変動
についてもより安定している。
【０００３】現状では、デジタル・フィルタは、デジタ
ル乗算器及び加算器を使用する集積回路の形態で実施さ
れる。デジタル乗算器はいわゆる“ルックアップ・テー
ブル”型の不揮発性メモリ構造を含むように配設される
ことができ、入力サンプリング信号とフィルタ伝達関数
係数の乗算結果が記憶される。そのような構造は、例え
ばアイイーイーイー・ジャーナル・オブ・ソリッドステ
ート・サーキッツ（ＩＥＥＥ Ｊournal of Ｓolid−Ｓ
tate Ｃircuits）の第２５巻、第６号（１９９０年１２
月）に掲載された論文“３０−Ｍ サンプル／ｓ プロ
グラマブル・フィルタ・プロセッサ”及び本特許出願人
の出願したイタリア特許願第２２９５４−Ａ／８８に述
べられている。
【０００４】この従来技術には、多くの利点もあるが、
それでもまだ後述する欠点がある。もし“ｎ”が入力信
号をサンプリングするために使用されたビットの数なら
ば、“Ｎ”はフィルタ係数の全数でありそして“ｐ”は
サンプルと係数の乗算結果を記憶するのに要するビット
数であり、この場合のメモリ・サイズは２ｎＮｐであ
る。上記説明から明らかなように、デジタル・フィルタ
の分解能を上げるために入力信号のビット数をたとえ１
ビットでも増やすことは、メモリのサイズを２倍にする
ことを意味する。
【０００５】
【発明が解決しようとする課題】改善されたフィルタ精
度や分解能が追求される時に、従来技術はメモリを大き
く拡張する必要を避けるためのどんな有効解決策ももた
らさなかった。この発明の基礎となる技術的課題は、デ
ジタル・サンプリング信号の高分解能処理を可能にする
ような機能上及び構成上の特色を持ち、これにより従来
技術の諸制限を打破するろ波方法及びデジタル・フィル
タを提供することである。
【０００６】
【発明の要約】この発明の基礎になる概念は、少なくと
も２つのろ波モード（すなわち少なくとも２種類の伝達
機能）を使用して入力信号をろ波し、且つ加算回路を使
用して各ろ波構造によって発生された２つの異なるデジ
タル出力を再構成する概念である。
【０００７】この概念に基づいて、技術的課題は上述し
たようなろ波方法によって解決され且つ特許請求の範囲
第１項の特徴部分に規定されている。技術的課題は又、
特許請求の範囲第７項に規定されたようなデジタル・フ
ィルタ・アーキテクチャによって解決される。
【０００８】
【実施例】この発明のろ波方法の特色や利点は、添付図
面に例示したデジタル・フィルタ・アーキテクチャに関
する一実施例についての以下の詳細な説明からもっと容
易に明らかとなるだろう。
【０００９】図面、特に図１は従来技術のデジタル信号
ろ波方法を説明するブロック図である。図において１は
デジタル・フィルタ・アーキテクチャであって、高いダ
イナミック・レンジををもつデジタル信号を、狭い帯域
フィルタ２を使用してろ波するのに有効である。基本的
には、このアーキテクチャ１は、少なくとも７ビットで
コード化されるデジタル信号Ｓで動作するようになって
おり、且つ所定個数のプログラマブル・デジタル・フィ
ルタ（ＰＦＰ）２を備える。このようなフィルタ２の構
造自体は周知で、例えば本特許出願人によるイタリア特
許願第２２９５４−Ａ１８８に述べられている。
【００１０】各フィルタ２は、一定のサンプリング信号
ｘ（ｎ）を入力として、且つ所定の周波数応答特性を持
つ他のサンプリング信号ｙ（ｎ）を出力する。フィルタ
２はいわゆるリニア・フェーズＦＩＲ（有限性インパル
ス応答）型のものであって、これはそれぞれの個別時点
にて入力信号ｘ（ｎ）と出力信号ｙ（ｎ）が下記の関係
を持つことを意味する。
【００１１】
【数１】
【００１２】式（１）から推論できるように、出力信号
ｙ（ｎ）は現在と過去の入力サンプルだけに依存する。
係数ａ（ｉ）は有限数Ｎであり且つフィルタ２のパルス
に対する応答から得ることができる。更に、フィルタ２
は、いわゆる伝達関数Ｈ（ｚ）によって同定され得る。
この伝達関数Ｈ（ｚ）は複素変数ｚの関数として表現さ
れ、且つ一連の入力サンプリング信号ｘ（ｎＴ）の変換
Ｚに対する一連の出力サンプリング信号ｙ（ｎＴ）の変
換Ｚの比Ｈ（ｚ）、として定義される。この伝達関数の
回路レベルでの演繹的推論によれば、フィルタ２を単一
のＰＦＰ集積回路として実施することを実際に可能と
し、もって各入力信号ｘ（ｎ）に対して式（１）で定め
られた出力信号ｙ（ｎ）を発生させる。
【００１３】フィルタ２への信号入力はＡ0，・・・・
・Ａ7で表されるが、デジタル出力はＯ0・・・・・Ｏ15
で表される。都合の良いことには、アーキテクチャ１は
下記の式（２）
【００１４】ｍ＝２(d-n+1) （２）
【００１５】で表された多数のフィルタ２を含む。たゞ
し、ｄは入力信号中のビット数であり、そしてｎはフィ
ルタ２への入力ビット数である。
【００１６】この発明を例示するために、現在望ましい
と考えられるが、これだけに限定されないフィルタ２の
例を参照されたい。このフィルタ２への変更は本発明方
法の特色を良く際立たせることができる。
【００１７】この発明のアーキテクチャは各フィルタ２
の能力を利用して、フィルタ２の入力端子Ｃに印加され
る信号で選択されるべき異なる伝達関数に従って量子化
されるデジタル信号を扱う。
【００１８】図５に示した実施例では、７ビットの入力
信号を考察する。式（２）から明らかなように、単一の
フィルタ２が必要であるが、図１の従来技術では４個必
要である。信号Ｓ１はフィルタ２の入力端子Ａ0〜Ａ6に
印加される。フィルタ２は、スイッチ３の入力側をアド
レス指定する１６ビットの信号Ｓ２を出力する。
【００１９】この実施例ではフィルタ２から直接取り出
される信号Ｓ２の特徴は、フィルタ２のろ波区分Ａ（タ
イプ６、すなわち信号Ｃ＝５）によって行われた変換及
びろ波区分Ｂ（タイプ７、すなわち信号Ｃ＝６）によっ
て行われた変換を交互に表すことから成る。出力信号Ｓ
２は下記の式で表せる。
【００２０】
【数２】
【００２１】更に、変換の有効値はゼロ係数と交代し、
これによりフィルタ２の応答は図３と図４のように出現
する。
【００２２】スイッチ３には、加算回路５と遅延回路４
に交互に信号Ｓ３をアドレス指定するタスクが割り当て
られる。遅延回路４は、２つの伝達関数Ａ及びＢ（タイ
プ６及びタイプ７）のどちらかによりフィルタ２が信号
を処理するのに要する時間に等しい遅延時間を導入す
る。従って、加算回路５には、信号Ｓ１自体から発生さ
れたような信号Ｓ２とろ波機能Ａ，Ｂでそれぞれ変換さ
れたような信号Ｓ２とを加算することによって最終信号
を再構成するタスクが割り当てられる。
【００２３】クロック信号ＣＫは、ろ波モードを（ｃｉ
＝５からｃｉ＝６へ交互に）切り換え且つスイッチ３を
駆動するために使用される。スイッチ３からの出力信号
Ｓ３は下記の式（５）のようにフィルタ全伝達関数を表
す。
【００２４】
【数３】
【００２５】なお、多数の有効値は、２つの伝達関数の
各々の有効値の和に等しい。
【００２６】考察中の例では、フィルタ２の現実施例に
よって処理された対称信号のために、単一のフィルタ２
を使用して６３の有効値を得ることができる。通常、３
２を越えない係数（タイプ６，ｃｉ＝５→３１；タイプ
７，ｃｉ＝６→３２）を発生させることに注目された
い。図５の例におけるように、７ビットのコードを持つ
入力信号Ｓ１が選択され、これは式（１）により唯一の
フィルタ２しか要しないことを導き出す。
【００２７】更なる例示のために、入力信号が８ビット
である場合の例を図７に示し説明する。式（２）から分
かるように、図１に示した従来技術が４個のフィルタ２
を必要とするのに対し、こゝでは２個しか必要としな
い。もう少し詳しく説明すると、図７に示された構成は
図５を簡単化したものであって、こゝではフィルタ２の
特定機能が出力信号Ｓ２のタイミングに関係付けられる
ことに鑑みて、スイッチ３及び遅延回路４を省略でき
る。
【００２８】第１のフィルタ２がろ波Ａモード（タイプ
６，ｃｉ＝５）で定期的に作動し且つ第２のフィルタ２
がＢモード（タイプ７，ｃｉ＝６）でろ波するために定
期的に選択されるので、クロック信号ＣＫはもはやろ波
モード（ＡからＢ、すなわちタイプ６からタイプ７）の
切り換えのために使用されない。
【００２９】
【発明の効果】上述したアーキテクチャ及びろ波方法
は、入力信号Ｓが７ビットでコード化されている場合に
特に利点がある。その場合、単一のフィルタで、極めて
短時間に高いろ波精度を充分に提供する。もちろん、入
力信号のための増大されたダイナミック・レンジは回路
の複雑さを付加するが、フィルタ２を備えた集積回路を
かなり低い価格で入手できることを見過すべきではな
い。従って、この発明のろ波方法は、設計及び生産の両
面ではるかに高価になる別な解決策に比べて、信頼性の
はっきりしている複数個の集積化されたフィルタを使用
させる点に主な利点がある。
【図面の簡単な説明】
【図１】従来技術に係るデジタル信号をろ波する方法を
説明するブロック図である。
【図２】デジタル・フィルタの詳しいブロック図であ
る。
【図３】第１の伝達関数のための、図２のフィルタの応
答を示す図である。
【図４】第２の伝達関数のための、図２のフィルタの応
答を示す図である。
【図５】この発明を実施したデジタル・フィルタ・アー
キテクチャのブロック図である。
【図６】この発明に係るろ波構成の制御信号パターンを
示す図である。
【図７】この発明に係るデジタル・フィルタ・アーキテ
クチャの他の実施例を示すブロック図である。
【符号の説明】
２ フィルタ ３ スイッチ ４ 遅延回路 ５ 加算回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アレッサンドロ・クレモネーシ イタリア国、20079 エッセ・アンジェ ロ・ロディジャーノ、ヴィア・カブリー ニ 89 (56)参考文献 特開 平３−261213（ＪＰ，Ａ) 特開 平４−239245（ＪＰ，Ａ) 特開 昭59−162471（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03H 17/00 - 17/08

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 高いダイナミック・レンジを持つデジタ
    ル入力信号をろ波してデジタル出力信号を得るためのろ
    波方法であって、前記デジタル入力信号（Ｓ１）を第１のろ波動作を用い
    てろ波し、第１のろ波された信号を提供する第１のろ波
    ステップと、 前記デジタル入力信号を第２のろ波動作を用いてろ波
    し、第２のろ波された信号を提供する第２のろ波ステッ
    プと、 前記各ろ波動作による前記第１および第２のろ波された
    信号を加算して前記デジタル出力信号（Ｓ２）を提供す
    るステップと を備えたろ波方法において、 前記第１および第２のろ波ステップは、単一のプログラ
    マブル・フィルタ（２）を用いて実行され、 前記第１および第２のろ波された信号は、クロック信号
    （ＣＫ）に従う時分割で、前記プログラマブル・フィル
    タの出力端子に交互に表れる ことを特徴とするろ波方
    法。
  2. 【請求項２】 前記パルスに対する応答の有効サンプル
    間にゼロ値が挿入されたことを特徴とする請求項１のろ
    波方法。
  3. 【請求項３】 前記プログラマブル・フィルタ（２）
    は、全ての可能な入力値と、行われたろ波モードの各々
    のためパルスに対する応答に関連させられた係数との乗
    算結果を含むことを特徴とする請求項１のろ波方法。
  4. 【請求項４】 種々のろ波動作中にろ波された信号は、
    適切な調整後に加算されて、フィルタ全ろ波作用の全結
    果を供給することを特徴とする請求項１のろ波方法。
  5. 【請求項５】 デジタル入力信号をろ波してデジタル出
    力信号を得るための高分解能のデジタル・フィルタ・ア
    ーキテクチャであって、 プログラマブル・デジタル・フィルタ（２）と、 前記プログラマブル・デジタル・フィルタ内の少なくと
    も１個の記憶構造とを備え、 前記プログラマブル・デジタル・フィルタは、交互に選
    択可能な第１および第 ２のろ波モードと、前記デジタル
    入力信号を受信する入力端子と、前記デジタル出力信号
    を提供する出力端子とを有し、 前記記憶構造は、前記デジタル入力信号を前記デジタル
    出力信号（Ｓ２）に変換するために、サンプリングされ
    たデジタル入力信号（Ｓ１）を入力信号として受信し、 前記デジタル出力信号は、所定の周波数応答特性を有す
    る 型式のデジタル・フィルタ・アーキテクチャにおい
    て、クロック信号（ＣＫ）により選択された第１および第２
    のろ波モードに従って、前記プログラマブル・デジタル
    ・フィルタから、第１および第２のろ波された信号を、
    出力信号として提供させるための手段（Ｃ）と、 前記クロック信号（ＣＫ）によって制御され、第１の出
    力信号に対する第１および第２のろ波された信号と、第
    ２の出力信号に対する第２のろ波された信号とを検出す
    るためのスイッチ（３）と、 前記第１のろ波された信号を遅延するための遅延回路
    （４）と、 前記第１および第２のろ波された信号を受信する第１お
    よび第２の入力端子を有し、それらの信号を加算して前
    記デジタル出力信号を得るための加算回路（５）と を更に備えた ことを特徴とするデジタル・フィルタ・ア
    ーキテクチャ。
  6. 【請求項６】 前記記憶構造は、全ての可能な入力値
    と、各ろ波モードのための入力パルスに対する応答に関
    連させられた係数との積を含み且つ選択されたろ波シー
    ケンスに従って周期的にアドレス決定されるルックアッ
    プ・テーブルであることを特徴とする請求項５のデジタ
    ル・フィルタ・アーキテクチャ。
  7. 【請求項７】 制御信号のレート及び前記記憶構造への
    アドレス決定は、前記入力信号のレートのｎ倍であり、
    ｎは１個の同一プムログラム・フィルタによって行われ
    るべきろ波動作の数であることを特徴とする請求項５の
    デジタル・フィルタ・アーキテクチャ。
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