JPH08204506A

JPH08204506A - 補間回路および補間方式

Info

Publication number: JPH08204506A
Application number: JP1012795A
Authority: JP
Inventors: Makoto Onishi; 誠大西; Fumito Tomaru; 史人都丸
Original assignee: Hitachi Denshi KK
Current assignee: Hitachi Denshi KK
Priority date: 1995-01-25
Filing date: 1995-01-25
Publication date: 1996-08-09

Abstract

(57)【要約】【目的】時変係数フィルタを用いたディジタル補間回
路において、補間精度の向上と、動作標本化周波数の高
速化が容易な補間回路を提供する。【構成】ディジタル補間回路の計時回路部分を高速動
作可能なハードウェアにより、時変係数フィルタ部分を
複雑な制御の容易なディジタル信号処理プロセッサによ
るソフトウェア処理で構成し、計時回路のカウントクロ
ック周波数を高くし、補間精度を向上する。【効果】時変係数フィルタを用いたディジタル補間回
路の回路規模をほとんど増大させることなく、高精度
化、高速化が図れる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、補間方式および補間回
路に係わり、特に詳しくは、簡単な整数でない標本化周
波数比の変換を、ディジタル信号処理を用いて行う補間
方式および補間回路に関する。

【０００２】

【従来の技術】近年、ディジタル信号処理技術が、各方
面に盛んに応用されている。ディジタル処理では、しば
しば、ディジタル信号の標本化周波数を変換する事が必
要となる。従来は、ディジタルフィルタを用いて、補間
を行う方法がよく用いられているが、標本化周波数の変
換比が２のべき乗に制限される。また、変換比が簡単な
整数比の場合には、入出力標本化周波数の最小公倍数の
標本化周波数で動作するディジタルフィルタを用いる方
法もあるが、標本化周波数の変換比が簡単な整数比でな
い場合には、ディジタルフィルタの動作標本化周波数が
高くなるので、適用範囲はやはり限られる。

【０００３】標本化周波数の変換比が簡単な整数比でな
い補間を行う場合に適する、時変係数FIR（Finite Impu
lse Response）フィルタによるディジタル補間装置が提
案されている。この補間装置については、例えば特開平
4−332214号"高速補間装置"などに詳述されているが、
簡単に説明する。標本化定理によれば、図４の黒丸で示
したように、周期T1で標本化されたデ−タ列f(nT1)か
ら、元の時間関数f(t)は、Sinc(t)=sint/tを用いて、次
の(１)式のように表すことができる。

【０００４】 f(t)=Σf(nT)Sinc{π(t−nT1)/T1}=Σf(nT1)Sc(n,τ)‥‥‥‥‥(１) ここで、τ=t/T1は、出力時刻tをT1周期で計るときの端
数である。この(１)式は、離散デ−タf(nT1)の一次結合
で、時刻ｔのデ−タ値を予測するとき、結合係数Sc(n,
τ)は、ｔの関数(すなわち時変係数)となることを示し
ている。この時変係数Sc(n,τ)は、ｔ＝nT1で1、ｔ＝mT
1(m≠n、m、nは整数)で0となる性質を持つ関数であり、
上記(１)式のSinc(t) や、ロールオフコサイン関数、数
値解析で用いられるLagrangeの補間多項式等、いろいろ
な関数を用いることが出来る。また、(１)式は、有限個
のデータＮで近似すると、補間値f(t)は、時変係数Sc
(n,τ)を持つ非巡回型(FIR）フィルタの出力として得ら
れることを示している。このことから、補間回路（ある
いは標本化周波数変換回路）は、時変係数フィルタによ
り、ハードウェアとして実現できることが分かる。時変
係数Sc(n,τ)を定めるパラメータｎ、τは、出力データ
系列の標本化周期T2によって与えられるデータ出力時刻
ｔにより、次の(２)式で表される。

【０００５】t=nT1+τ=mT2‥‥‥‥‥‥‥‥‥‥(２) 従来の補間回路全体のハードウェア構成を図５に示す。
図において、111,112,〜,11Nは遅延素子、120,121,122,
〜,12Nは係数掛算器、131,132,〜,13Nは加減算器、14は
ＲＯＭ、15は計時装置、16はカウンタ、17はラッチであ
る。上記(２)式における補間時刻ｔを決めるτを求める
計時装置15は、T1よりも充分高速なクロックパルスをカ
ウンタ16に入力し、T1周期でリセットし、計数値をT2周
期でラッチ17に読み出すことで実現できる。時変係数Sc
(n,τ)を前もってＲＯＭ14に書き込んでおき、求めたτ
によりこれを読み出し、ＦＩＲフィルタの係数として与
えれば、時変係数フィルタによる補間回路が実現され
る。

【０００６】

【発明が解決しようとする課題】上記従来技術の問題点
として、補間の精度がある。補間精度を向上するために
は、上記補間回路ではカウントクロックの周波数fclkを
上げる必要がある。それに伴い、補間時変係数の容量も
大きくなり、補間時刻τにより時変係数を読み出すため
のメモリアドレス回路の構成が複雑となる。また、いか
に高速動作が可能であっても、時変係数フィルタの構成
要素である係数掛け算器の動作速度によって、動作可能
標本化周波数が限られる。さらに、ハードウェアで上記
補間回路を構成するには、補間関数を与えて時変係数を
具体的に設計する必要があるが、カウントクロック周波
数が高い場合には、フィルタ次数が大きくなり、係数設
計が煩雑になる問題点があった。

【０００７】本発明の第一の目的は、補間精度の向上が
容易で、なおかつ簡便な構成の補間回路を提供すること
にある。また、本発明の第二の目的は、係数掛け算器の
動作速度の制限を受けずに、高い標本化周波数の信号も
扱える補間回路を実現することにある。さらに、本発明
の第三の目的は、カウントクロック周波数が高い場合で
も、時変係数の設計が容易なディジタル補間方式を提供
することにある。

【０００８】

【課題を解決するための手段】上記第一の目的を達成す
るために、ディジタル補間回路の構成を、時変係数フィ
ルタ部分と、カウンタ回路部分に分け、高速で動作する
カウンタ回路はハードウェアにより構成し、フィルタ部
分はディジタル信号プロセッサ（ＤＳＰ）や、マイクロ
コンピュータ等による蓄積プログラム方式の信号プロセ
ッサを用いて、ソフトウェア的に信号処理を行う。この
ように、カウンタ回路を、信号処理プロセッサとは分離
してハードウェア化することで、当該信号処理プロセッ
サにおける最高動作速度の制限を受けることなくカウン
トクロックを高速にでき、これにより、補間時刻の計数
精度を著しく向上させることが出来る。また、これに伴
って補間係数の記憶容量が大きくなるが、これには信号
処理プロセッサのメモリを用いることが出来るので、全
く問題はない。さらに、このカウンタ回路部分のカウン
トクロックを高速にしても、時変係数フィルタ部分につ
いては、構成する信号処理プロセッサの特徴から、メモ
リ内の時変係数データの更新処理を、上記カウントクロ
ックに合わせて高速に動作させることが出来る上、フィ
ルタ部の演算処理を、データ系列の入出力の時にだけ、
即ち、比較的低速に動作させることが出来るので、フィ
ルタ次数が低い簡易な構成でフィルタ部を実現すること
が出来る。また、入出力標本化周波数が大幅に変わらな
い限り、このフィルタ部の構成を変える必要がない。

【０００９】ところで、簡易な構成で補間精度を高くす
るためには、以上の様に構成すればよいが、入出力標本
化周波数が極めて高い場合には、上述した構成手段では
間に合わない場合がある。このように、入出力標本化周
波数が高い場合に鑑み、上記第二の目的を実現するため
に、本発明では、補間回路の時変係数フィルタ部分もハ
ードウェアで構成するようにしたものである。ただし、
通常の乗算器によってフィルタ部分の時変係数掛け算器
を構成したのでは、動作速度、構成ハードウェア量の点
で問題が多いので、時変係数掛け算器をＲＯＭ（読み出
し専用メモリ）で構成する。また、従来、補間回路の時
変係数フィルタの係数設計としては、カウントクロック
の周波数(fclk)と同一の動作標本化周波数を持つフィル
タを設計し、これを出力標本化周期(T2)毎に係数を抜き
出して時変係数としている。したがって、カウントクロ
ック周波数(fclk)を高くする程、そのカウントクロック
周波数(fclk)と同じ、より高速の動作標本化周波数で動
作するフィルタを設計する必要があるが、フィルタの次
数も標本化周波数に比例して高くなるので、フィルタの
係数設計が著しく複雑化し、実用化が困難となる問題が
生じる。本発明は、これらの問題を解決し、上記第三の
目的を達成するために、カウントクロック周波数(fclk)
を、出力標本化周波数(fs2＝1／T2)の整数倍(Ｍ倍)に設
定し（fclk＝Ｍ・fs2）、この出力標本化周波数(fs2）で
動作する補間フィルタを備えると共に、そのインパルス
応答をＭ倍に時間補間するようにしたものである。これ
を時変係数フィルタとして用いる事によって、設計が非
常に簡略化され、カウントクロック周波数が著しく高い
場合でも、実用に供しうる補間方式を実現することが出
来る。

【００１０】

【作用】以上説明した様に、本発明のディジタル補間回
路では、時変係数フィルタ部分とカウンタ回路部分に分
け、高速で動作するカウンタ回路はハードウェアにより
構成し、フィルタ部分はディジタル信号プロセッサ（Ｄ
ＳＰ）や、マイクロコンピュータ等による蓄積プログラ
ム方式の信号プロセッサを用いて、ソフトウェア的に信
号処理を行うことによって、カウントクロック周波数を
上げても、構成を複雑化することなく、補間精度の向上
を図ることが出来る。

【００１１】また、入出力信号の標本化周波数が高い場
合には、時変係数フィルタの係数乗算をＲＯＭを用いて
ハードウェア的に処理を行うことによって、高速動作を
可能とすることが出来る。さらに、カウントクロック周
波数が高い場合には、フィルタ係数設計が困難になる
が、フィルタ係数を時間補間する方法を適用することに
よって、この問題点を回避できる。以上述べた本発明の
手段、方法を適用することにより、従来の時変係数フィ
ルタを用いるディジタル補間回路の様々な問題点を解決
し、大幅な機能向上を図ることが出来る。

【００１２】

【実施例】以下、図面を用いて本発明の実施例を説明す
る。図１は、補間精度の向上に適する本発明の第１の実
施例の構成図である。図において、111,112,〜,11N，18
は遅延素子、12は係数掛算器、13は加減算器、14はメモ
リ、15は計時装置、16はカウンタ、17はラッチ、19はデ
ィジタル信号処理プロセッサである。構成要素111,112,
〜,11N、12、13、14、18はディジタル信号処理プロセッ
サ（ＤＳＰ）19の中に内蔵されており、ソフトウェアに
よって動作させる。入力データは、標本化周波数fs1の
周期T1（＝1／fs1）でＤＳＰ19に入力され、ＤＳＰ内の
遅延素子111，112,〜,11Nに入力される。遅延素子111,1
12,〜,11Nは、実際にはＤＳＰのメモリで構成され、デ
ータが入力される毎にシフトされる。一方、計時装置15
は、カウンタ16とラッチ17によりハードウェア的に構成
されている。カウンタ16は、カウントクロックfclkをカ
ウントし、入力標本化周期T1毎にリセットされる。カウ
ンタ16のカウント値を出力標本化周期T2毎にラッチ17に
読み込むと、補間時刻τがラッチ17に保持される。補間
時刻τは、出力標本化周期T2毎にＤＳＰ19に入力する。
ＤＳＰ内のメモリ14には、時変係数αn(τ)（ｎ=0〜N）
の値が記憶されている。今、τ＝１とすると、時変係数
α0（1）〜αN（1）が、順次メモリ14から読み出され、
係数掛け算器12によって、遅延素子111,112,〜,11Nに格
納されている入力データ値ｘn,ｘn-1,ｘn-2,〜,ｘn-Nと
積が計算され、加減算器13と遅延素子18からなる累算器
によって積算されて、出力データ値ｙn＝ αi（1）・ｘ
n-i、(i＝0〜N）が計算され、出力される。

【００１３】図１の構成を全てハードウェア的に行う場
合には、カウントクロック周波数を上げることは容易で
あるが、時変係数のメモリ容量が増えるので、メモリア
クセス回路の構成が複雑になると共に、時変係数フィル
タの次数も増大し、フィルタ部の構成が著しく複雑化す
る問題が生じる。一方、図１の構成を全てソフトウェア
で処理することも、原理的には可能であるが、この場合
には、フィルタ部を構成する信号処理プロセッサの最高
動作周波数の制限から、カウントクロック周波数を高く
する事が難しくなり、補間精度の向上には限界がでてく
る。そこで、図１の実施例のように、高速動作するカウ
ンタ回路はハードウェアで構成し、複雑な演算を要する
フィルタ部分はソフトウェアで演算処理するように構成
すると、計時装置15のカウントクロック周波数を上げ、
メモリ14の記憶容量を増やすだけで、容易に補間精度を
高くすることが出来る。上記の実施例においては、補間
回路における時変係数フィルタを、ディジタル信号プロ
セッサ（ＤＳＰ）で構成した例について説明したが、本
発明は、これに限定されるものではなく、マイクロコン
ピュータ等、他の蓄積プログラム方式の信号処理プロセ
ッサによって構成してもよい。

【００１４】次に、図２に、入出力標本化周波数が高い
場合の補間に適用した本発明の第２の実施例の構成図を
示す。図において、111,112,〜,11Nは遅延素子、131,13
2,〜,13Nは加減算器、240,241,242,〜,24NはＲＯＭ、15
は計時装置、16はカウンタ、17はラッチである。入出力
データの標本化周波数が高いときには、時変係数フィル
タをソフトウェアによって構成する事が困難となる。そ
こで、時変係数フィルタをハードウェア的に構成する必
要が出てくる。さらに、高速動作を行わせるには、時変
係数掛け算器をＲＯＭ240,241,242,〜,24Nで構成する。
ＲＯＭによって時変係数の掛け算を行うには、入力デー
タｘn と補間時刻τの組合せをＲＯＭアドレスとし、ア
ドレスの全ての組合せについて、出力値ｙn＝ αi
（τ）・ｘn-i、（i＝0〜N）をＲＯＭに書き込んでおけ
ば良い。具体的にＲＯＭ240には、α0（0）、α0
（1）、α0（2）、…、α0（τm）とｘnが取り得る全て
の値（例えば、ｘnが８ビットであれば、-128〜127の全
ての整数値）との積を書き込む。ただし、ここでτmは
補間時刻τの最大値(＝fclk／fs2)である。こうして、
ＲＯＭ240,241,242,〜,24N から読み出した値を加減算
器131,132,〜,13N で総和し、出力データｙnを得る。こ
の図２に示す本発明の第２の実施例の構成によって、時
変係数フィルタの動作標本周期は、ほぼＲＯＭのアクセ
ス時間程度にまで高速化することが出来、非常に高い標
本化周波数のディジタル補間回路が実現できる。

【００１５】図３に、本発明の第３の実施例の構成図を
示す。図において、111,112,〜,11Nは遅延素子、120,12
1,122,〜,12Nは係数掛算器、131,132,〜,13Nは加減算
器、14はＲＯＭ、15は計時装置、16はカウンタ、17はラ
ッチ、30は分周器である。補間精度を向上するために、
カウントクロック周波数を上げると、補間時刻τの精度
が上がって、時変係数フィルタの次数が大きくなり、フ
ィルタ係数の設計が煩雑になる。これを簡便に行うため
に、カウントクロック周波数fclkを出力標本化周波数fs
2の整数倍とする（fclk＝Ｍ・fs2)。このため、分周段数
Ｍの分周器30を用いて、カウントクロックをＭ分周し、
これを出力標本化周波数fs2 の標本化パルス信号として
用いる。図３に示す第３の実施例において、この他の構
成要素は、前述した図５の従来例と同様であって、その
動作も同じである。ただし、ＲＯＭ14の中に書き込む時
変係数としては、出力標本化周波数fs2 の動作標本化周
波数で設計した時変係数フィルタのインパルス応答を、
Ｍ倍に時間補間した波形をインパルス応答に持つ、動作
標本化周波数fclk＝Ｍ・fs2のフィルタ係数を用いる。こ
うして、カウントクロック周波数を高くした、時変係数
フィルタによるディジタル補間回路を簡便に構成するこ
とが出来る。

【００１６】以上、時変係数フィルタを用いたディジタ
ル補間回路に、本発明を適用して補間精度を向上させ、
あるいは入出力標本化周波数を高くした実施例について
説明した。補間精度を向上させる実施例では、補間回路
の構成をハードウェアとソフトウェアで実現する部分に
分けることで、高速動作可能で、かつ簡単な構成で実現
できる。さらに、カウントクロック周波数を上げるため
に、時変係数フィルタの設計が複雑となるが、これを簡
便に行う方法も示した。この方法は、時変係数フィルタ
部分がハードウェアで構成されている場合にも適用可能
であることは言うまでもない。また、入出力標本化周波
数を高くした実施例では、係数掛け算器をＲＯＭによっ
て実現し、高速化を図った。データのビット精度、補間
精度が高く要求される場合には、ＲＯＭ容量が大きくな
るが、近年のメモリの大容量化の進歩は著しいので、ほ
とんど問題はない。また、メモリ以外の構成要素である
遅延素子や、加減算器等を多重化使用して、補間回路の
ハードウェア規模を小さくすることも可能である。

【００１７】

【発明の効果】本発明によれば、時変係数フィルタを用
いた補間回路の補間精度の向上や、動作標本化周波数の
高速化が容易に出来る。時変係数フィルタを用いた補間
回路では、簡単な整数比でない標本化周波数の変換が容
易である特徴があるが、フィルタ係数を時変にするため
の制御が複雑になる欠点があった。本発明では、上述し
たように、時変係数フィルタの構成をハードウェア、若
しくはソフトウェアの何れかにより構成し、何れの場合
も、補間精度が高く、高速動作可能で、なおかつ回路を
複雑にすることなく、補間回路を構成することが出来
る。これによって、時変係数フィルタによる補間回路の
特徴を、さらに著しく増強することが出来、ディジタル
信号処理の広い応用分野に適用することが可能となる。

【図面の簡単な説明】

【図１】本発明による補間回路の第１の実施例の構成図
である。

【図２】本発明による補間回路の第２の実施例の構成図
である。

【図３】本発明による第３の実施例の構成図である。

【図４】ディジタル補間方式の原理説明図である。

【図５】従来のディジタル補間回路の構成図である。

【符号の説明】

111,112,〜,11N,18…遅延素子、 12,120,121,122,
〜,12N…係数掛算器、13,131,132,〜,13N…加減算器、
14,240,241,242,〜,24N…ＲＯＭ、15…計時装置、1
6…カウンタ、17…ラッチ、19…ディジタル信号処理プ
ロセッサ、30…分周器。

Claims

【特許請求の範囲】

【請求項１】第一の標本化周波数（fs₁)を有する第一
のパルス信号で周期的に初期設定される計時装置によっ
て、第二の標本化周波数（fs₂)を有する第二のパルス信
号の標本化時刻を計測し、該計測した標本化時刻により
定まるフィルタ係数を持つ時変係数フィルタを用いて、
前記第一の標本化周波数で標本化された入力信号系列
を、前記第二の標本化周波数で標本化し直した出力信号
系列に変換する補間回路において、前記時変係数フィルタは、ディジタル信号プロセッサ、
若しくは、マイクロコンピュータ等の蓄積プログラム方
式の信号処理プロセッサによって構成されることを特徴
とする補間回路。
【請求項２】第一の標本化周波数（fs₁)を有する第一
のパルス信号で周期的に初期設定される計時装置によっ
て、第二の標本化周波数（fs₂)を有する第二のパルス信
号の標本化時刻を計測し、該計測した標本化時刻により
定まるフィルタ係数を持つ時変係数フィルタを用いて、
前記第一の標本化周波数で標本化された入力信号系列
を、前記第二の標本化周波数で標本化し直した出力信号
系列に変換する補間回路において、前記時変形数フィルタは、前記入力信号系列が与えられ
複数の縦続接続された遅延素子から成る遅延素子列と、
該遅延素子列の各段から出力されるデータのうち１のデ
ータと前記計時装置により計測した標本化時刻の値とが
与えられ、前記標本化時刻によって定まるフィルタ係数
と前記遅延素子列の各段から出力されるデータとの積の
値を各々の出力データ値とする複数のメモリ手段と、該
複数のメモリ手段の出力データ値を総和する累算加算手
段とから構成されることを特徴とする補間回路。
【請求項３】第一の標本化周波数（fs₁)を有する第一
のパルス信号で周期的に初期設定される計時装置によっ
て、第二の標本化周波数（fs2)を有する第二のパルス信
号の標本化時刻を計測し、該計測した標本化時刻により
定まるフィルタ係数を持つ時変係数フィルタを用いて、
前記第一の標本化周波数で標本化された入力信号系列
を、前記第二の標本化周波数で標本化し直した出力信号
系列に変換する補間方式において、前記計時装置の計時クロック周波数(fclk)を前記第二の
標本化周波数（fs₂)の整数倍であって前記第一の標本化
周波数（fs₁)よりも大きい周波数とし、前記第二の標本
化周波数（fs₂)で動作する前記時変係数フィルタのイン
パルス応答を、前記計時装置の計時クロック周波数(fcl
k)で時間補間して補間インパルス応答を作成し、該補間
インパルス応答を前記時変係数フィルタの係数として用
いることを特徴とする補間方式。