JP2913648B2 - 無限インパルス応答形デジタルフィルタ - Google Patents
無限インパルス応答形デジタルフィルタInfo
- Publication number
- JP2913648B2 JP2913648B2 JP26200588A JP26200588A JP2913648B2 JP 2913648 B2 JP2913648 B2 JP 2913648B2 JP 26200588 A JP26200588 A JP 26200588A JP 26200588 A JP26200588 A JP 26200588A JP 2913648 B2 JP2913648 B2 JP 2913648B2
- Authority
- JP
- Japan
- Prior art keywords
- multiplier
- output signal
- coefficient
- filter block
- filter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Complex Calculations (AREA)
Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は、リミットサイクルの低減を図ることがで
きる無限インパルス応答形デジタルフィルタ（以下、II
Rフィルタという:infinite impulse response filter）
に関する。
きる無限インパルス応答形デジタルフィルタ（以下、II
Rフィルタという:infinite impulse response filter）
に関する。
「従来の技術」 IIRフィルタは、低域側の信号を取り扱うと、演算語
長によっては、ある周波数以下の領域においては否が増
大するため、システムとしての最低周波数に限界が生じ
た。すなわち、いわゆるリミットサイクルが生じた。
長によっては、ある周波数以下の領域においては否が増
大するため、システムとしての最低周波数に限界が生じ
た。すなわち、いわゆるリミットサイクルが生じた。
このリミットサイクルの発生を避けるためには、演算
語長を大きくとることが必要であった。
語長を大きくとることが必要であった。
「発明が解決しようとする課題」 しかしながら、演算語長を長くとると、演算ビット数
が増えるため回路が複雑化し、価格が高くなるという問
題が生じた。
が増えるため回路が複雑化し、価格が高くなるという問
題が生じた。
この発明は、上述した事情に鑑みてなされたもので、
演算ビット数を大きくすることなく、最低周波数を十分
に低くとることができるIIRフィルタを提供することを
目的としている。
演算ビット数を大きくすることなく、最低周波数を十分
に低くとることができるIIRフィルタを提供することを
目的としている。
「課題を解決するための手段」 上記課題を解決するために、請求項１にかかる発明
は、再帰形フィルタブロックを含んで構成される無限イ
ンパルス応答形デジタルフィルタにおいて、固定係数を
乗算する第１の乗算器と、この第１の乗算器と入力を共
通にする第２の乗算器と、この第２の乗算器の出力信号
をｎ（ｎは整数）回のサンプリングに対し1/2n回有効に
して出力するスイッチング手段と、このスイッチング手
段および前記第１の乗算器の出力信号の和をとる加算器
とからなる係数乗算部を設け、前記再帰形フィルタブロ
ック内の遅延素子の出力信号を前記第1,第２の乗算器に
供給し、前記係数乗算部によってフィルタ係数を与える
ことを特徴としている。
は、再帰形フィルタブロックを含んで構成される無限イ
ンパルス応答形デジタルフィルタにおいて、固定係数を
乗算する第１の乗算器と、この第１の乗算器と入力を共
通にする第２の乗算器と、この第２の乗算器の出力信号
をｎ（ｎは整数）回のサンプリングに対し1/2n回有効に
して出力するスイッチング手段と、このスイッチング手
段および前記第１の乗算器の出力信号の和をとる加算器
とからなる係数乗算部を設け、前記再帰形フィルタブロ
ック内の遅延素子の出力信号を前記第1,第２の乗算器に
供給し、前記係数乗算部によってフィルタ係数を与える
ことを特徴としている。
また、請求項２にかかる発明は、所定のサンプリング
周波数で動作する非再帰形フィルタブロックと、前記非
再帰形フィルタブロックに接続され、前記所定のサンプ
リング周波数と同一のサンプリング周波数で動作する再
帰形フィルタブロックとを具備し、前記再帰形フィルタ
ブロックは、固定係数を乗算する第１の乗算器と、この
第１の乗算器と入力を共通にする第２の乗算部と、この
第２の乗算器の出力信号をｎ（ｎは整数）回のサンプリ
ングに対し1/2n回有効にして出力するスイッチング手段
と、このスイッチング手段および前記第１の乗算器の出
力信号の和をとる加算器とからなる係数乗算部を有し、
この再帰形フィルタブロック内の遅延素子の出力信号を
前記第1,第２の乗算器に供給し、前記係数乗算部によっ
てフィルタ係数を与えるものであることを特徴としてい
る。
周波数で動作する非再帰形フィルタブロックと、前記非
再帰形フィルタブロックに接続され、前記所定のサンプ
リング周波数と同一のサンプリング周波数で動作する再
帰形フィルタブロックとを具備し、前記再帰形フィルタ
ブロックは、固定係数を乗算する第１の乗算器と、この
第１の乗算器と入力を共通にする第２の乗算部と、この
第２の乗算器の出力信号をｎ（ｎは整数）回のサンプリ
ングに対し1/2n回有効にして出力するスイッチング手段
と、このスイッチング手段および前記第１の乗算器の出
力信号の和をとる加算器とからなる係数乗算部を有し、
この再帰形フィルタブロック内の遅延素子の出力信号を
前記第1,第２の乗算器に供給し、前記係数乗算部によっ
てフィルタ係数を与えるものであることを特徴としてい
る。
「作用」 この発明にあっては、第２の乗算器の乗算係数を最小
分解能とすることで、係数乗算部全体の乗算係数を実質
的に最小分解能以下の値にすることができ、演算ビット
数を増加させずに、演算語長の実質的伸張を図ることが
できる。
分解能とすることで、係数乗算部全体の乗算係数を実質
的に最小分解能以下の値にすることができ、演算ビット
数を増加させずに、演算語長の実質的伸張を図ることが
できる。
「実施例」 以下、図面を参照してこの発明の実施例について説明
する。
する。
第１図は、この発明の第１の実施例の構成を示すブロ
ック図である。
ック図である。
図において、Z-1は遅延素子、Ａは乗算器、Ｂは加算
器を各々示しており、こらの組合せにより、フィルタブ
ロック1,2,3が構成されている。ここで、フィルタブロ
ック１、３は非再帰形フィルタ、フィルタブロック２は
再帰形フィルタとなっている。この場合、フィルタブロ
ック1,3のサンプリング周波数はfsに設定され、フィル
タ２のサンプリング周波数はfs/2n（ｎは整数）に設定
されている。また、フィルタブロック１〜３によりIIR
形フィルタが構成されている。
器を各々示しており、こらの組合せにより、フィルタブ
ロック1,2,3が構成されている。ここで、フィルタブロ
ック１、３は非再帰形フィルタ、フィルタブロック２は
再帰形フィルタとなっている。この場合、フィルタブロ
ック1,3のサンプリング周波数はfsに設定され、フィル
タ２のサンプリング周波数はfs/2n（ｎは整数）に設定
されている。また、フィルタブロック１〜３によりIIR
形フィルタが構成されている。
本実施例において、フィルタブロック２のサンプリン
グ周波数を他のフィルタブロック１、３のサンプリング
周波数に対して1/2nとしたのは、以下の理由による。す
なわち、フィルタブロック２は再帰形であるためサンプ
リング周波数fsに較べて極めて低い周波数の信号に対し
ては、ほぼ同一の信号値に対するフィルタ回路２の演算
回路、すなわち、積和回数が増大し、演算ビット数を多
く要してしまう。そこで、サンプリング周波数をfs/2n
とすることにより、演算回路を1/2nに減らし、この結
果、演算語長をｎビット分短縮している。このように、
演算回数を減らしてｎビット分の短縮を行うと、フィル
タブロック２の演算ビット数を増やさなくても、リミッ
トサイクルを低下させることができる。
グ周波数を他のフィルタブロック１、３のサンプリング
周波数に対して1/2nとしたのは、以下の理由による。す
なわち、フィルタブロック２は再帰形であるためサンプ
リング周波数fsに較べて極めて低い周波数の信号に対し
ては、ほぼ同一の信号値に対するフィルタ回路２の演算
回路、すなわち、積和回数が増大し、演算ビット数を多
く要してしまう。そこで、サンプリング周波数をfs/2n
とすることにより、演算回路を1/2nに減らし、この結
果、演算語長をｎビット分短縮している。このように、
演算回数を減らしてｎビット分の短縮を行うと、フィル
タブロック２の演算ビット数を増やさなくても、リミッ
トサイクルを低下させることができる。
次に、第２図は、この発明の第２の実施例の要部の構
成を示すブロック図である。図において、Ｃは乗算器Ａ
と入力端を共通にする乗算器であり、その出力値信号は
スイッチ素子SWを介して加算器Ｄの一方の入力端に供給
されている。加算器Ｄの他方の入力端には乗算器Ａの出
力信号が供給され、ここで加算器A,Cの出力信号の和が
取られる。この場合、スイッチ素子SWは、ｎ回のサンプ
リングに対して1/2n回オン状態となるように構成されて
いる。そして、第１図に示すフィルタ回路の構成中、フ
ィルタブロック２の乗算器Ａを第２図に示す回路に置き
代えてフィルタ回路を構成する。この場合、フィルタブ
ロックのサンプリング周波数はfsに設定する。
成を示すブロック図である。図において、Ｃは乗算器Ａ
と入力端を共通にする乗算器であり、その出力値信号は
スイッチ素子SWを介して加算器Ｄの一方の入力端に供給
されている。加算器Ｄの他方の入力端には乗算器Ａの出
力信号が供給され、ここで加算器A,Cの出力信号の和が
取られる。この場合、スイッチ素子SWは、ｎ回のサンプ
リングに対して1/2n回オン状態となるように構成されて
いる。そして、第１図に示すフィルタ回路の構成中、フ
ィルタブロック２の乗算器Ａを第２図に示す回路に置き
代えてフィルタ回路を構成する。この場合、フィルタブ
ロックのサンプリング周波数はfsに設定する。
次に、上述のようにして構成されたフィルタ回路の動
作について説明する。今、乗算器Ａによる係数をa1と
し、乗算器Ｃによる係数を最小分解能であるΔとする。
次に、乗算器A,Cの入力信号ｘとして値「１」の信号が
供給され、スイッチ素子SWのオン回数を定める値ｎとし
て「２」が設定されたとする。この結果、スイッチ素子
SWの出力信号は、第３図に示すパルスP1のようになり、
また、加算器Ｄの出力信号は同図の線l2のようになる。
したがって、多数回の演算における加算器Ｄの実質的な
出力信号は、線l2の実効値となり、図に破線で示す直線
となる。そして、破線で示される実効値の大きさは（a1
＋Δ/4）となり、実質的に最小分解能以下の値で係数が
設定されていることになる。
作について説明する。今、乗算器Ａによる係数をa1と
し、乗算器Ｃによる係数を最小分解能であるΔとする。
次に、乗算器A,Cの入力信号ｘとして値「１」の信号が
供給され、スイッチ素子SWのオン回数を定める値ｎとし
て「２」が設定されたとする。この結果、スイッチ素子
SWの出力信号は、第３図に示すパルスP1のようになり、
また、加算器Ｄの出力信号は同図の線l2のようになる。
したがって、多数回の演算における加算器Ｄの実質的な
出力信号は、線l2の実効値となり、図に破線で示す直線
となる。そして、破線で示される実効値の大きさは（a1
＋Δ/4）となり、実質的に最小分解能以下の値で係数が
設定されていることになる。
したがって、上記の場合は、乗算器Ａの出力ビットを
実質的に２ビット増やしたことと等価となり、演算語長
が大きくなっていることが分かる。このため、フィルタ
回路におけるリミットサイクルの低減が図れる。
実質的に２ビット増やしたことと等価となり、演算語長
が大きくなっていることが分かる。このため、フィルタ
回路におけるリミットサイクルの低減が図れる。
「発明の効果」 以上説明したように、この発明によれば、2n回のサン
プリングに一度有効になる乗算器を設けるようにしたの
で、演算ビット数を増やすことなく、リミットサイクル
の低減を図ることができる。
プリングに一度有効になる乗算器を設けるようにしたの
で、演算ビット数を増やすことなく、リミットサイクル
の低減を図ることができる。
第１図はこの発明の第１の実施例の構成を示すブロック
図、第２図はこの発明の第２の実施例の構成を示すブロ
ック図、第３図は第２の実施例の動作を説明するための
特性図である。 ２……フィルタブロック、Ｃ……乗算器、SW……スイッ
チ素子。
図、第２図はこの発明の第２の実施例の構成を示すブロ
ック図、第３図は第２の実施例の動作を説明するための
特性図である。 ２……フィルタブロック、Ｃ……乗算器、SW……スイッ
チ素子。
Claims (2)
- 【請求項１】再帰形フィルタブロックを含んで構成され
る無限インパルス応答形デジタルフィルタにおいて、 固定係数を乗算する第１の乗算器と、 この第１の乗算器と入力を共通にする第２の乗算器と、 この第２の乗算器の出力信号をｎ（ｎは整数）回のサン
プリングに対し1/2n回有効にして出力するスイッチング
手段と、 このスイッチング手段および前記第１の乗算器の出力信
号の和をとる加算器とからなる係数乗算部を設け、 前記再帰形フィルタブロック内の遅延素子の出力信号を
前記第1,第２の乗算器に供給し、前記係数乗算部によっ
てフィルタ係数を与えることを特徴とする無限インパル
ス応答形デジタルフィルタ。 - 【請求項２】所定のサンプリング周波数で動作する非再
帰形フィルタブロックと、 前記非再帰形フィルタブロックに接続され、前記所定の
サンプリング周波数と同一のサンプリング周波数で動作
する再帰形フィルタブロックとを具備し、 前記再帰形フィルタブロックは、 固定係数を乗算する第１の乗算器と、 この第１の乗算器と入力を共通にする第２の乗算器と、 この第２の乗算器の出力信号をｎ（ｎは整数）回のサン
プリングに対し1/2n回有効にして出力するスイッチング
手段と、 このスイッチング手段および前記第１の乗算器の出力信
号の和をとる加算器とからなる係数乗算部を有し、この
再帰形フィルタブロック内の遅延素子の出力信号を前記
第1,第２の乗算器に供給し、前記係数乗算部によってフ
ィルタ係数を与えるものであることを特徴とする無限イ
ンパルス応答形デジタルフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26200588A JP2913648B2 (ja) | 1988-10-18 | 1988-10-18 | 無限インパルス応答形デジタルフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26200588A JP2913648B2 (ja) | 1988-10-18 | 1988-10-18 | 無限インパルス応答形デジタルフィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02108319A JPH02108319A (ja) | 1990-04-20 |
| JP2913648B2 true JP2913648B2 (ja) | 1999-06-28 |
Family
ID=17369690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26200588A Expired - Fee Related JP2913648B2 (ja) | 1988-10-18 | 1988-10-18 | 無限インパルス応答形デジタルフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2913648B2 (ja) |
-
1988
- 1988-10-18 JP JP26200588A patent/JP2913648B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02108319A (ja) | 1990-04-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0146963A2 (en) | Iir digital filter | |
| GB1461477A (en) | Recursive digital filter | |
| JPH0738561B2 (ja) | ディジタルフィルタ回路 | |
| EP0090464B1 (en) | Digital tone control arrangement | |
| EP0531604B1 (en) | Digital sigma-delta modulator | |
| US5798954A (en) | Digital filter device having a bit shifter unit | |
| EP0559154B1 (en) | Digital filter | |
| JP2913648B2 (ja) | 無限インパルス応答形デジタルフィルタ | |
| JPS6251820A (ja) | デジタルフイルタ | |
| EP0791242B1 (en) | Improved digital filter | |
| JPH05327409A (ja) | レート変換方法及びその変換回路 | |
| US6058404A (en) | Apparatus and method for a class of IIR/FIR filters | |
| CA1277919C (en) | Sampled data tone control system | |
| JPH0732344B2 (ja) | 間引きフイルタ | |
| JPH08204506A (ja) | 補間回路および補間方式 | |
| JP3258938B2 (ja) | デシメーションフィルタ | |
| EP1119910A1 (en) | Area efficient realization of coefficient architecture for bit-serial fir, iir filters and combinational/sequential logic structure with zero latency clock output | |
| JP2590291B2 (ja) | 切換型ｉｉｒフィルタ | |
| JP2880580B2 (ja) | 非巡回型デジタルフィルター回路 | |
| JPH0770948B2 (ja) | デシメーション用ディジタルフィルタ | |
| JPH01284009A (ja) | デジタル保護リレー装置 | |
| JPH0224410B2 (ja) | ||
| JPH0342728B2 (ja) | ||
| JPH06152330A (ja) | ディジタルフィルター | |
| KR0133401B1 (ko) | 대칭계수를 갖는 이차원 유한충격응답(fir) 필터 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313532 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |