JPS6165362A - デジタル信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は、デジタル信号処理装置に係シ、特に、演算精
度を向上できる固定小数点方式のデジタル信号処理装置
に関する。

従来技術 デジタルモデムやデジタルフィルタ等に用いられるデジ
タル信号処理装置は、基本的には積和演算を繰り返す処
理を実行するものであシ、例えば、非巡回形デジタルフ
ィルタ（トランスパーサルフィルタ）は、機能的には第
３図に示した構成をもつ。

同図において、入力信号Ｘｉは所定時間遅延させる遅延
回路り、〜Ｄｎ−１に順次シフトされて、順次所定時間
毎の遅延を受ける。入力信号Ｘｉは乗算器Ｍ０で所定の
係数ａ。を乗ぜられ、また、各遅延回路り。−Ｄｎ−１
の出力信号はそれぞれ乗算器Ｍ１〜Ｍ、、でおのおの所
定の係数８１〜ａｎ−１・を乗ぜられる。

乗算器Ｍ。とＭｌの出力信号は加算器Ａ、で加算され、
乗算器Ｍ２の出力信号と加算器Ａ１．の出力信号は加算
器Ａ２で加算され、以下同様に、乗算器Ｍ、の出力信号
と加算器Ａｉ−，の出力信号が加算器Ａｉで加算され、
最終的には加算器Ａｎ−１の出力信号がこのときのフィ
ルタの出力信号ｙｉとして次段回路（図示路）に出力さ
れる。

ここで、サンシリンダ周波数ｆ８．カットオフ周波数ｆ
Ｊ１２．タップ数２３とした場合のトランスパーサルフ
ィルタのタップ係数８１〜８２３０例を次の表１に示す
。

表　　１ さて、一般的な固定小数点方式の乗算器は、第４図に示
すように、２つの入力が例えばそれぞれにビット、ｔビ
ットに、また出力がｍビットに定まっている。これらの
入出力信号は、そのＭＳＢとＭＳＢより１つ下の桁との
間に小数点（ムで示す）があるものとして、２進数で表
現されている。また、それぞれの入出力信号のＭＳＢは
、信号の符号をあられすサインビットＳに設定されてい
る。

さて、上述したようなタップ数が２３のトランスパーサ
ルフィルタの例では、タップ係数の最大（絶対値）はａ
１□の０．１８９４であり、これを１２ビツトの符号付
２進数であられすと第５図のようになる。また、係数ａ
１２を除く他のタップ係数は、この係数ａ１２より小さ
いため、同様の２進数で表記すればすべての係数のビッ
ト１０と９はサインビットの値と同じ値になる。

このため、乗算器の係数は全１２ビツトのうち１０ビツ
トのみが有効な値となシ、精度的には２ビツト劣化する
ことになる。

このよう力不都合を解決するには、１つは浮動小数点方
式ですべての演算を行なうようにすればよいが、この場
合は装置構成が非常に複雑になる。または、タップ係数
を左に２ビツトシフトして有効桁を増やすことが考えら
れるが、これは単純にタップ係数を４倍したことと同義
であって、フィルタの利得が４倍になるため、出力がオ
ーバーフローするおそれがある。

目　　　的 本発明は、上述した従来技術の欠点を解消するためにな
されたものであシ、簡単寿構成で演算精度のよいデジタ
ル信号処理装置を提供することを目的としている。

構成 本発明は、上述した目的を達成するために、乗算器の出
力を加算する加算器のビット数をＭＳＢ方向に拡張して
、累算結果がオーバーフローしないようにしている。以
下、添付図面を参照しながら、本発明の実施例を詳細に
説明する。

第１図は、本発明の一実施例に係るデジタル信号処理装
置の要部を示しておシ、この図では本発明と直接関係し
ない演算制御部を省略している。同図において、乗算器
１１は第３図に示した乗算器Ｍ。−Ｍｎ−１に相当し、
２つの入力信号のビット数はそれぞれ１２ビツトで、出
力信号Ｓ１のビット数は１６ビツトである。これらのビ
ット数は同図において０内に示されている。

この出力信号ｓｉは、サイン拡張器１２によってサイン
（符号）ビットがＭＳＢ方向に２ビツト拡張された１８
ビツトの信号Ｓ２に変換され（第２図（ａ）　、　（ｂ
）参照）、加減算器１３の一方の入力端に加えられる。

加減算器１３の出力信号Ｓ３は、累算器１４に加えられ
て累算され、この累算器１４の出力信号Ｓ４は右シフト
器１５、ビット圧縮器１６およびマルチプレクサ１７の
一方の入力端に加えられる。

右シフト器１５は信号Ｓ４を右に２ビツトシフトして１
６ビツトの信号Ｓ５を形成し、また、ビット圧縮器１６
はビット１６と１５の計２ビットを信号Ｓ４より除去し
てやはり１６ビツトの信号Ｓ６を形成し、これをマルチ
プレクサ１８に出力する。このマルチプレクサ１８の出
力はデータバス１９に出力される。

また、データバス１９上の信号は、サイン拡張器２０に
よってサインビットがＭＳＢ方向に２ビツト拡張された
１８ビツトの信号Ｓ７に変換され、この信号Ｓ７はマル
チプレクサ１７の他方の入力端に加えられる。このマル
チプレクサ１７の出力は、加減算器１３の他方の入力端
に加えられる。

このようにして、加減算器１３の入出力信号および累算
器１４０入出力信号のビット数を、データバス１９０ビ
ツト数よりもＭＳＢ方向に２ビツト拡張し、累算の桁数
を２ビツト増やしている。したがって例えば前述したタ
ップ数２３のトランスパーサルフィルタにおける各タッ
プ係数ａｌ”ａ２３を、それぞれ２ビツト左シフトした
状態で入力しても累算結果がオーバーフローすることは
ない。したがって、タップ係数の有効桁をそのビット数
分確保するととができ、結果的に演算精度が向上する。

なお、マルチプレクサ１７．１８は、図示しない演算制
御部によっていずれの入力を選択するか制御され、その
態様は、図示の回路がタップ演算状態および累算状態の
いずれの状態になっているかに同期して制御される。

ところで、本発明は、上述した実施例における各信号の
ビット数に限定されるものではなく、他の値に設定でき
る。たとえば、以上の例では、データのビット数、拡張
ビットの数、乗算器のビット数を特定の値にしたが、こ
れは説明のためであって本発明はこれらの値を規定する
ものではない。

またハードウェアの構成も第１図の例に限定されず、次
の要件を含んでいれば、他の部分の構成には依存しない
。つまり、ＭＳＢ方向に拡張された加減算器及び累算器
を有すること。加減算器への１つの入力は、乗算器出力
のサインビットを拡張することにより、加減算器のビッ
ト数と一致したビット数に変換したものであること。加
減算器への他方の入力は、プロセッサ内部の他の部分か
らのデータをサインビットを拡張することにより加減算
器のビット数と一致したビット数と変換したものと、累
算器の出力とをマルチプレクサにより選択したものであ
ることである。加減算器への２つの入力は以上のものを
含むが、これらの他にマルチプレクサで選択することに
よりプロセッサ内部の他の部分からのデータでビット拡
張したものを入力できるようにしてもよい。

効果 以上説明したように、本発明によれば、積和演算におけ
る加減算部と累算部で扱うビット数をＭＳＢ方向に拡張
したので、入力データをスケールダウンさせなくとも出
力がオーバーフローすることがなく、したがって演算、
精度のよいデジタル信号処理装置を簡単な構成で実現で
きる。

【図面の簡単な説明】

第１図は本発明の一実施例に係る装置を例示したブロッ
ク図、 第２図はサイン拡張器の動作例を説明するための信号図
、 第３図はトランスパーサルフィルタの構成例を示したブ
ロック図、 第４図は固定小数点方式の乗算器の例を示した説明図、 第５図は固定小数点方式の２進数の例を示した信号図で
ある。 １１・・・乗算器 １２．２０・・・サイン拡張器 １３・・・加減算器 １４・・・累算器 １５・・・右シフト器 １６・・・ビット圧縮器 １７．１８・・・マルチプレクサ １９・・・データバス 第５図 Ａ＾Ｃ

Claims (1)

1. 【特許請求の範囲】 乗算器と、第１の入力と第２の入力の間で加減算を行な
   う加減算器と、該加減算器の出力を累算する累算器とを
   含み、第１のデータと第２のデータの間で固定小数点方
   式で積和演算を行なうデジタル信号処理装置において、 前記加減算器および累算器は、前記データのビット数に
   対して最上位ビットの方向に拡張されたビット数を有し
   、 該処理装置は、 第１のデータをサインビットの拡張により前記加減算器
   のビット数と一致するように変換して該加減算器の第１
   の入力へ入力させる第１のサインビット拡張手段と、 第２のデータをサインビットの拡張により前記加減算器
   のビット数と一致するように変換する第２のサインビッ
   ト拡張手段と、 前記累算器の出力および第２のサインビット拡張手段の
   出力を選択的に前記加減算器の第２の入力に入力させる
   第１の選択手段と、 該累算器の出力を拡張されたビット数だけ最下位ビット
   方向にシフトさせるシフト手段と、該累算器の出力から
   拡張されたビットを除去することによりビット数を減少
   させるビット圧縮手段と、 前記シフト手段およびビット圧縮手段の出力のいずれか
   を選択して第２のデータを形成する第２の選択手段とを
   含むことを特徴とするデジタル信号処理装置。