JPS6177964A - デジタル信号処理装置 - Google Patents
デジタル信号処理装置Info
- Publication number
- JPS6177964A JPS6177964A JP19848884A JP19848884A JPS6177964A JP S6177964 A JPS6177964 A JP S6177964A JP 19848884 A JP19848884 A JP 19848884A JP 19848884 A JP19848884 A JP 19848884A JP S6177964 A JPS6177964 A JP S6177964A
- Authority
- JP
- Japan
- Prior art keywords
- bits
- output
- multiplier
- adder
- subtractor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、デジタル信号処理装＃釦係り、特に、演算精
度を向上できる固定小数点方式のデジタル信号処理装置
に関する。
度を向上できる固定小数点方式のデジタル信号処理装置
に関する。
従来技術
ｒノタルモデムやデノタルフィルタ等に用いられるデジ
タル信号処理装置は、基本的には積和演算を繰り返す処
理を実行するものでちり、例えば、非巡回形デノタルフ
ィルタ（トラ／スパーサルフィルタ）は、機能的には第
３図に示した構成をもつ。
タル信号処理装置は、基本的には積和演算を繰り返す処
理を実行するものでちり、例えば、非巡回形デノタルフ
ィルタ（トラ／スパーサルフィルタ）は、機能的には第
３図に示した構成をもつ。
同図において、入力信号ｘｌは所定時間遅延させる遅延
回路Ｄ１〜Ｄ に順次シフトされて、順欠所定時間毎の
遅延を受ける。入力信号Ｘ、は乗算器Ｍｏで所定の係数
ａｏを乗ぜられ、また、各遅延回路り。−Ｄ、、の出力
信号はそれぞれ乗算器Ｍ、 ％Ｍ、、でおのおの所定の
係Ｇ ａｌ −、ｎ−、を乗ぜらｆＬる。
回路Ｄ１〜Ｄ に順次シフトされて、順欠所定時間毎の
遅延を受ける。入力信号Ｘ、は乗算器Ｍｏで所定の係数
ａｏを乗ぜられ、また、各遅延回路り。−Ｄ、、の出力
信号はそれぞれ乗算器Ｍ、 ％Ｍ、、でおのおの所定の
係Ｇ ａｌ −、ｎ−、を乗ぜらｆＬる。
乗算ｉ！３ ＭＯとＭ、の出力信号は加”＠ｉ！５ＡＩ
で加算され、乗算器Ｍ２の出力信号と加Ｗ器Ａ１の出力
店号は加算器Ａ２で加算され、以下同様に、乗算Ｐ３Ｍ
１の出力信号と加算器Ａ１−１の出力信号が加算器Ａ、
で加算され、最終的には加算器Ａｎ、の出力信号がこの
ときのフィルタの出力信号ｙ１として次段回路（図示略
）に出力される。
で加算され、乗算器Ｍ２の出力信号と加Ｗ器Ａ１の出力
店号は加算器Ａ２で加算され、以下同様に、乗算Ｐ３Ｍ
１の出力信号と加算器Ａ１−１の出力信号が加算器Ａ、
で加算され、最終的には加算器Ａｎ、の出力信号がこの
ときのフィルタの出力信号ｙ１として次段回路（図示略
）に出力される。
ここで、す／ｆす／グ周彼数ｆ３＝カットオフ周波数ｆ
、／１２ 、り、ｆ数２３とした場合のトランスパーサ
ルフィルタのタノ７’（＆ｅ（ａｔ〜ａ２３Ｏ例を次の
表１に示す。
、／１２ 、り、ｆ数２３とした場合のトランスパーサ
ルフィルタのタノ７’（＆ｅ（ａｔ〜ａ２３Ｏ例を次の
表１に示す。
表 １
さて、一般的な固定小数点方式の乗算器は、第４図に示
すように、２つの入力が例えばそれぞれにビット、ｔビ
、トに、また出力がｍビットに定まっている。これらの
人出力信号は、そのＭＳＢとＭＳＢより１つ下の佑との
間に小数点（ムで示す）があるものとして、２進数で表
現されている。また、それぞれの入出力信号のＭＳＢは
、信号の符号をあられすサインビットｓに設定されてい
る。
すように、２つの入力が例えばそれぞれにビット、ｔビ
、トに、また出力がｍビットに定まっている。これらの
人出力信号は、そのＭＳＢとＭＳＢより１つ下の佑との
間に小数点（ムで示す）があるものとして、２進数で表
現されている。また、それぞれの入出力信号のＭＳＢは
、信号の符号をあられすサインビットｓに設定されてい
る。
さて、上述したようなタップ数が２３のトランスパーサ
ルフィルタの例では、タップ係数の最大（絶対値）はａ
１２の０．１８９４であり、これを１２ビツトの符号付
２進数であられすと第５図のよってなる。また、係ａａ
ｒｚを除く他のタッグ係数は、この係数ａ１２より小さ
いため、同様の２進数で表記すればすべての係数のビッ
ト１０と９はサインビットの値と同じ値になる。
ルフィルタの例では、タップ係数の最大（絶対値）はａ
１２の０．１８９４であり、これを１２ビツトの符号付
２進数であられすと第５図のよってなる。また、係ａａ
ｒｚを除く他のタッグ係数は、この係数ａ１２より小さ
いため、同様の２進数で表記すればすべての係数のビッ
ト１０と９はサインビットの値と同じ値になる。
このため、乗算器の係数は全１２ビ、トのうちｌＯビッ
トのみが有効な値となり、精度的には２ビ、ト劣化する
ことになる。
トのみが有効な値となり、精度的には２ビ、ト劣化する
ことになる。
このような不都合を解決するには、１つは浮動小数点方
式ですべての演算を行なうようにすればよいが、この場
合は装置構成が非常に複雑になる。または、タッグ係数
を左に２ビ、トシフトして有効術を増やすことが考えら
れるが、これは単純にタッグ係数を・を倍したことと同
義であって、フィルタの利得が４倍になるため、出力が
オーバーフローするおそれがある。
式ですべての演算を行なうようにすればよいが、この場
合は装置構成が非常に複雑になる。または、タッグ係数
を左に２ビ、トシフトして有効術を増やすことが考えら
れるが、これは単純にタッグ係数を・を倍したことと同
義であって、フィルタの利得が４倍になるため、出力が
オーバーフローするおそれがある。
目 的
本発明は、上述した従来技術の欠点を解消するためにな
されたものであり、簡単な構成で演算精度のよいデノタ
ル信号処理装置を提供することを目的としている。
されたものであり、簡単な構成で演算精度のよいデノタ
ル信号処理装置を提供することを目的としている。
構 成
本発明は、上述した目的を達成するために、累算前の乗
算結果を右に２ビ、トシフト（すなわちｌ／４倍）して
、累算結果がオーバーフローしないようにしている。以
下、添付図面を参照しながら、本発明の実施例を詳細に
説明する。
算結果を右に２ビ、トシフト（すなわちｌ／４倍）して
、累算結果がオーバーフローしないようにしている。以
下、添付図面を参照しながら、本発明の実施例を詳細に
説明する。
第１図は、本発明の一実施例に係るデノタル信号処理装
置の要部を示しており、この図では本発明と直接関係し
ない演算制御部を省略している。同図において、乗算器
１１は第３図に示した乗算器Ｍｏ−Ｍｎ、に相当し、乗
数または被乗数を左へ２ビ、ト分７フト（すなわち４倍
）している。この乗算器１１の２つの入力信号のビ、ト
数はそれぞれ１２ビ、トで、出力信号Ｓ１のビット数は
１６ビ、トである。これらのビット数は同図において（
へ）内に示されている。この出力信号Ｓ１は、第２図に
示すように右シフト器１２によってサイン（符号）ビッ
トを伝播させて右に２ビ、トシフト（いわゆる算術シフ
ト）され、加減算器１３の一方の入力端に加えられる。
置の要部を示しており、この図では本発明と直接関係し
ない演算制御部を省略している。同図において、乗算器
１１は第３図に示した乗算器Ｍｏ−Ｍｎ、に相当し、乗
数または被乗数を左へ２ビ、ト分７フト（すなわち４倍
）している。この乗算器１１の２つの入力信号のビ、ト
数はそれぞれ１２ビ、トで、出力信号Ｓ１のビット数は
１６ビ、トである。これらのビット数は同図において（
へ）内に示されている。この出力信号Ｓ１は、第２図に
示すように右シフト器１２によってサイン（符号）ビッ
トを伝播させて右に２ビ、トシフト（いわゆる算術シフ
ト）され、加減算器１３の一方の入力端に加えられる。
右シフト器１２によるシフトの桁数は合資によって制■
できるようにしてもよく、また固定にしてもよい。これ
は本発明に本質的なことではない。ンフトビット数を命
令によって制御するように構成した場合、ンフト桁数「
０」を指定することも可能とする。この場合は従来の信
号処Ｆ！！ゾロセ７丈の場合のデータの扱い方と差異は
ない。
できるようにしてもよく、また固定にしてもよい。これ
は本発明に本質的なことではない。ンフトビット数を命
令によって制御するように構成した場合、ンフト桁数「
０」を指定することも可能とする。この場合は従来の信
号処Ｆ！！ゾロセ７丈の場合のデータの扱い方と差異は
ない。
シフト桁数を固定とする場合は、第６図のように、乗算
器１１の出力が７フトされないでマルチプレクサ１８に
入力される・ぐス１５を場合する。この・Ｐスも従来の
場合と同等（てなる。マルチプレクサ１８は、加減算器
１３へ入力するデータを、右ソフト器１２の出力Ｓ２と
、乗算器１１の出力Ｓ１との間で選択するものである。
器１１の出力が７フトされないでマルチプレクサ１８に
入力される・ぐス１５を場合する。この・Ｐスも従来の
場合と同等（てなる。マルチプレクサ１８は、加減算器
１３へ入力するデータを、右ソフト器１２の出力Ｓ２と
、乗算器１１の出力Ｓ１との間で選択するものである。
加減算器１３の出力信号Ｓ３は、累算器１４に加えられ
て累算され、この累算３１４の出力信号Ｓ４はデータバ
ス１９およびマルチプレクサ１７の一方の入力端に加え
られる。
て累算され、この累算３１４の出力信号Ｓ４はデータバ
ス１９およびマルチプレクサ１７の一方の入力端に加え
られる。
データバス１９上の信号は、信号＄７としてマルチプレ
クサ１７の（山刃の入力端に加えられる。このマルチプ
レクサ１７の出力は、加減算１ｍ１３の他方の入力端（
（加えられる。
クサ１７の（山刃の入力端に加えられる。このマルチプ
レクサ１７の出力は、加減算１ｍ１３の他方の入力端（
（加えられる。
前述のトランスパーサルフィルタの係数セ。
トの例で本実、Ｉｍ ９１１回路の動作を説明する。先
の従来例では係数値は上位２ビツトの無効ビットが存在
していたが、本実施例では乗Ｘ器１１で全係数を４倍（
左へ２ビ、ト算術シフト）することによって係数精度を
上げている。しかしこンすることによりフィルタの利得
は４倍になるため、本実施ψりではさらに、右ソフト器
１２により乗ｇ結果がｌ／４になるようにそのシフトＭ
を設定している。
の従来例では係数値は上位２ビツトの無効ビットが存在
していたが、本実施例では乗Ｘ器１１で全係数を４倍（
左へ２ビ、ト算術シフト）することによって係数精度を
上げている。しかしこンすることによりフィルタの利得
は４倍になるため、本実施ψりではさらに、右ソフト器
１２により乗ｇ結果がｌ／４になるようにそのシフトＭ
を設定している。
乗ｇ器ｔｔへの入力は、サンプル値（、ｉ）、タップ係
数値（ａｌ）ともフルスケールのデータを扱うことがで
きる。乗算器１１の出力Ｓ１は右シフト１２により、利
得の補正を行なった後、加減算器１３により、それまで
の累算器１４の内容との和がとられて再び累算器１４に
入力される。
数値（ａｌ）ともフルスケールのデータを扱うことがで
きる。乗算器１１の出力Ｓ１は右シフト１２により、利
得の補正を行なった後、加減算器１３により、それまで
の累算器１４の内容との和がとられて再び累算器１４に
入力される。
第５図のマルチプレクサ１７は、加減算器１３への入力
として累算器１４およびデータバス１９のいずれかを選
択するものであり、上記の説明例ではたまたま累算器１
４を選択していたが、これは本発明て本質的なことでは
ない。
として累算器１４およびデータバス１９のいずれかを選
択するものであり、上記の説明例ではたまたま累算器１
４を選択していたが、これは本発明て本質的なことでは
ない。
つまり、マルチプレクサ１７は、図示しない演算制御部
によっていずれの入力を選択するか制御され、その態様
は、図示の回路がタッグ演算状態および累算状態のいず
れの状態になっているかに同期して制（財）される。
によっていずれの入力を選択するか制御され、その態様
は、図示の回路がタッグ演算状態および累算状態のいず
れの状態になっているかに同期して制（財）される。
このようにして、加減算器１３への入力信号を本実施例
では右に２ビツトンフトしている。
では右に２ビツトンフトしている。
したがって例えばｒｉｌ述したタッグ数２３のトランス
パーサルフィルタにおける各タ、ｆ係数ａｔ ”ａ２３
の累算結果がオーバーフローすることはない。したがっ
て、タップ係数の有効桁をそのビット数分確保すること
ができ、結果的に演算精度が向上する。
パーサルフィルタにおける各タ、ｆ係数ａｔ ”ａ２３
の累算結果がオーバーフローすることはない。したがっ
て、タップ係数の有効桁をそのビット数分確保すること
ができ、結果的に演算精度が向上する。
ところで、本発明は、上述した実施例における各信号の
ビット数に限定されるものではなく、他の値に設定でき
る。たとえば、以上の例では、データのビット数、拡張
ビットの数、乗算器のビット数を特定の値にしたが、こ
れは説明のためであって本発明はこれらの値を現定する
ものではない。また、上記のＩＰｌｌでは係数値を左ン
フトすることによりｆｉ’ｉ度を上げているが、これは
場合によってはサンプル値（Ｘｉ）あるいはす／デル値
、係数値の双方であってもよく、右ソフト器１２はそれ
らの総合の利得変化分を補正するものである。
ビット数に限定されるものではなく、他の値に設定でき
る。たとえば、以上の例では、データのビット数、拡張
ビットの数、乗算器のビット数を特定の値にしたが、こ
れは説明のためであって本発明はこれらの値を現定する
ものではない。また、上記のＩＰｌｌでは係数値を左ン
フトすることによりｆｉ’ｉ度を上げているが、これは
場合によってはサンプル値（Ｘｉ）あるいはす／デル値
、係数値の双方であってもよく、右ソフト器１２はそれ
らの総合の利得変化分を補正するものである。
またハードウェアの構成も第１図の例に限定されず、加
減算器への１つの入力としての乗算器出力を右方向へ算
術シフトする要件を含んでいれば、他の部分の構成には
依存しない。
減算器への１つの入力としての乗算器出力を右方向へ算
術シフトする要件を含んでいれば、他の部分の構成には
依存しない。
効果
以上説明したように１本発明によれば、積和演算におけ
る乗算器出力のスケールを落すことにより、出力がオー
バーフローすることがなく、したがって演算、精度のよ
いデノタル信号処理装置を簡単な構成で実現できる。
る乗算器出力のスケールを落すことにより、出力がオー
バーフローすることがなく、したがって演算、精度のよ
いデノタル信号処理装置を簡単な構成で実現できる。
第１図は本発明の一実施例に係る装置を例示したブロッ
ク図、 第２図は第１図に示す右７フト器の動作例を説明するだ
めの信号図、 第３図はトランスパーサルフィルタの構成例を示したプ
ロ、り図、 第４図は固定小数点方式の乗算器の例を示した説明図、 第５図は固定小数点方式の２進数の例を示した信号図、 第６図は第１図に示す実施例の変形例に部分的に示すプ
ロ、り図である。 主要部分の符号の説明 １１・・・乗算器 １２・・・右７フト器 １３・・加減算器 １４・・・累算器 １７．１８・・・マルチブレフサ １９・・・データバス 特許出願人 株式会社 リ コー ］−ｊ第１図 第２図 第３図 第４図 第５図 第６図 カロＡオ器１３へ
ク図、 第２図は第１図に示す右７フト器の動作例を説明するだ
めの信号図、 第３図はトランスパーサルフィルタの構成例を示したプ
ロ、り図、 第４図は固定小数点方式の乗算器の例を示した説明図、 第５図は固定小数点方式の２進数の例を示した信号図、 第６図は第１図に示す実施例の変形例に部分的に示すプ
ロ、り図である。 主要部分の符号の説明 １１・・・乗算器 １２・・・右７フト器 １３・・加減算器 １４・・・累算器 １７．１８・・・マルチブレフサ １９・・・データバス 特許出願人 株式会社 リ コー ］−ｊ第１図 第２図 第３図 第４図 第５図 第６図 カロＡオ器１３へ
Claims (1)
- 【特許請求の範囲】 １、第１のデータに第２のデータを乗算する乗算器と、
第１の入力と第２の入力の間で加減算を行なう加減算器
と、該加減算器の出力を累算する累算器とを含み、第１
のデータと第２のデータの間で固定小数点方式で積和演
算を行なうデジタル信号処理装置において、 前記乗算器は、前記データのビット数に対して最上位ビ
ットの方向に拡張されたビット数を有し、 該処理装置は、 前記乗算器の出力を右方向へ算術シフトして該加減算器
の第１の入力へ入力させる右シフト手段を含むことを特
徴とするデジタル信号処理装置。 ２、特許請求の範囲第１項記載の装置において、該装置
は、前記累算器の出力を前記加減算器の第２の入力に供
給する手段を含むことを特徴とするデジタル信号処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19848884A JPS6177964A (ja) | 1984-09-25 | 1984-09-25 | デジタル信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19848884A JPS6177964A (ja) | 1984-09-25 | 1984-09-25 | デジタル信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6177964A true JPS6177964A (ja) | 1986-04-21 |
Family
ID=16391947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19848884A Pending JPS6177964A (ja) | 1984-09-25 | 1984-09-25 | デジタル信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6177964A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02216582A (ja) * | 1989-02-16 | 1990-08-29 | Nec Corp | パイプライン演算回路 |
| US4977842A (en) * | 1988-05-31 | 1990-12-18 | Brother Kogyo Kabushiki Kaisha | Overlock sewing machine with a threading mechanism for easily threading a looper |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5741738A (en) * | 1980-08-22 | 1982-03-09 | Casio Comput Co Ltd | Digital multiplier |
| JPS58151644A (ja) * | 1982-03-04 | 1983-09-08 | Matsushita Electric Ind Co Ltd | デイジタル演算装置 |
| JPS6027024A (ja) * | 1983-07-22 | 1985-02-12 | Matsushita Electric Ind Co Ltd | 演算装置 |
-
1984
- 1984-09-25 JP JP19848884A patent/JPS6177964A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5741738A (en) * | 1980-08-22 | 1982-03-09 | Casio Comput Co Ltd | Digital multiplier |
| JPS58151644A (ja) * | 1982-03-04 | 1983-09-08 | Matsushita Electric Ind Co Ltd | デイジタル演算装置 |
| JPS6027024A (ja) * | 1983-07-22 | 1985-02-12 | Matsushita Electric Ind Co Ltd | 演算装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4977842A (en) * | 1988-05-31 | 1990-12-18 | Brother Kogyo Kabushiki Kaisha | Overlock sewing machine with a threading mechanism for easily threading a looper |
| JPH02216582A (ja) * | 1989-02-16 | 1990-08-29 | Nec Corp | パイプライン演算回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA2530015C (en) | Division and square root arithmetic unit | |
| US5111421A (en) | System for performing addition and subtraction of signed magnitude floating point binary numbers | |
| JPH04290122A (ja) | 数値表現変換装置 | |
| JPH09325955A (ja) | 二乗和の平方根演算回路 | |
| US4677583A (en) | Apparatus for decimal multiplication | |
| JPS6177964A (ja) | デジタル信号処理装置 | |
| JPH05158656A (ja) | 積和演算装置および積和演算方法 | |
| KR100317767B1 (ko) | 부동 소수점 2진 4 워드 포맷 승산 명령 유닛 | |
| JPH0540605A (ja) | 浮動小数点乗算装置 | |
| JP2645422B2 (ja) | 浮動小数点演算処理装置 | |
| KR0176883B1 (ko) | 복소수 승산기 | |
| JP2951685B2 (ja) | 固定小数点演算器 | |
| JPH04172526A (ja) | 浮動小数点除算器 | |
| JPS61262925A (ja) | 演算回路 | |
| JPS6165362A (ja) | デジタル信号処理装置 | |
| KR940007927B1 (ko) | 디지탈 필터의 곱셈회로 | |
| JPS645500B2 (ja) | ||
| JPH0224410B2 (ja) | ||
| JP3074958B2 (ja) | 加算機能付きシリアル乗算器 | |
| JP2864597B2 (ja) | ディジタル演算回路 | |
| JP2000165204A (ja) | Ｉｉｒ形デジタルローパスフィルタ | |
| JPS5941122B2 (ja) | インチ・ミリ・デ−タ変換方式 | |
| JP2777265B2 (ja) | 高基数開平演算装置 | |
| JPH0361224B2 (ja) | ||
| JPH0324614A (ja) | シフト演算装置 |