JPH0324614A - シフト演算装置 - Google Patents
シフト演算装置Info
- Publication number
- JPH0324614A JPH0324614A JP15886589A JP15886589A JPH0324614A JP H0324614 A JPH0324614 A JP H0324614A JP 15886589 A JP15886589 A JP 15886589A JP 15886589 A JP15886589 A JP 15886589A JP H0324614 A JPH0324614 A JP H0324614A
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- JP
- Japan
- Prior art keywords
- register
- stored
- shifter
- shift
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000000872 buffer Substances 0.000 description 2
- 241000975394 Evechinus chloroticus Species 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は，倍精度などビット長の大きなデータのシフ
ト演算に関し，演算処理ステップ数を削減することによ
う演算速度の高速化を実現したシフト演算装置に関する
ものである。
ト演算に関し，演算処理ステップ数を削減することによ
う演算速度の高速化を実現したシフト演算装置に関する
ものである。
第２図は従来のシフト演算装置を示す構成図である。第
２図において，（ｌ）は単精度のビット長のシフタ，（
６》はＡ Ｌ Ｕ， （４ａ）は被シフトデータが格納
されるレジスタＩ （４ｂ）はシフト数が格納される
レジスタ， （４ｃ）はシフタ０》とＡ Ｌ ＩＴ （
６１の出カが格納されるレジスタ， （５ａ）５（５
ｂ），（５ｃ），（５ａ），（５ｅ），（５ｆ）は入出
力を制御するトライステート・バッファである。
２図において，（ｌ）は単精度のビット長のシフタ，（
６》はＡ Ｌ Ｕ， （４ａ）は被シフトデータが格納
されるレジスタＩ （４ｂ）はシフト数が格納される
レジスタ， （４ｃ）はシフタ０》とＡ Ｌ ＩＴ （
６１の出カが格納されるレジスタ， （５ａ）５（５
ｂ），（５ｃ），（５ａ），（５ｅ），（５ｆ）は入出
力を制御するトライステート・バッファである。
次に動作について説明する。ここでは倍精度データ（２
Ｎビット）の左算術シフト（シフトａ ｍ ）を例とし
て．第４図を用いて説明する。
Ｎビット）の左算術シフト（シフトａ ｍ ）を例とし
て．第４図を用いて説明する。
シフト数ｍがＮ以上のときは，第１ステップではレジス
タ（４ａ）に格納された被シフトデータ下位Ｎビットを
レジスタ（４ｂ）に格納されたシフト数（Ｎ−ｍ）シ７
タ（１１により左シフトする。第２ステップではＡ Ｌ
Ｕ （６３にようゼロを出刀する。このとき第１ステ
ップの出力，第２ステップの出力がそれぞれ結果の上位
，下位Ｎビットとなる。次にシフト数ｍがＮ未満のとき
は，第１ステップではレジスタ（４ａ）の被シフトデー
タ上位Ｎビットをレジスタ（４ｂ）のシフト数ｍシ７
ｆｉ ＋１）により左シフトする。第２ステップではレ
ジスタ（４ａ）の被シフトデータ下位Ｎビットをレジス
タ（４ｂ）のシフト数ｍシフタ（１）にたｂ左シフトす
る。第３ステップではレジスタ（４ａ）の被シフトデー
タ下位Ｎビットをレジスタ（４ｂ）のシフト数（Ｎ−ｍ
）シフタ（１１により右シフトする。第４ステップでは
レジスタ（４ａ）の第１ステップの出力とレジスタ（４
ｂ）の第３ステップの出力の論理和をＡ Ｌ Ｕ （６
）によう求める。このとき，第４ステップの出力と第２
ステップの出力がそれぞれ結果の上位，下位Ｎビットと
なる。
タ（４ａ）に格納された被シフトデータ下位Ｎビットを
レジスタ（４ｂ）に格納されたシフト数（Ｎ−ｍ）シ７
タ（１１により左シフトする。第２ステップではＡ Ｌ
Ｕ （６３にようゼロを出刀する。このとき第１ステ
ップの出力，第２ステップの出力がそれぞれ結果の上位
，下位Ｎビットとなる。次にシフト数ｍがＮ未満のとき
は，第１ステップではレジスタ（４ａ）の被シフトデー
タ上位Ｎビットをレジスタ（４ｂ）のシフト数ｍシ７
ｆｉ ＋１）により左シフトする。第２ステップではレ
ジスタ（４ａ）の被シフトデータ下位Ｎビットをレジス
タ（４ｂ）のシフト数ｍシフタ（１）にたｂ左シフトす
る。第３ステップではレジスタ（４ａ）の被シフトデー
タ下位Ｎビットをレジスタ（４ｂ）のシフト数（Ｎ−ｍ
）シフタ（１１により右シフトする。第４ステップでは
レジスタ（４ａ）の第１ステップの出力とレジスタ（４
ｂ）の第３ステップの出力の論理和をＡ Ｌ Ｕ （６
）によう求める。このとき，第４ステップの出力と第２
ステップの出力がそれぞれ結果の上位，下位Ｎビットと
なる。
〔発明が解決しようとする課題〕
従来のシフト演算装置は以上のように構成されているの
で，倍精度のようなビット長の大きなデータのシフト演
算を行なうためには，シックによるシフト処理のステッ
プの回数が多くなシ，演算速度がかかるなどの課題があ
った。またシフタのビット幅を大きくすれば演算速度は
向上するが，素子の数が増え，そのために回路が非常に
大きくなってし１うなどの課題があった。
で，倍精度のようなビット長の大きなデータのシフト演
算を行なうためには，シックによるシフト処理のステッ
プの回数が多くなシ，演算速度がかかるなどの課題があ
った。またシフタのビット幅を大きくすれば演算速度は
向上するが，素子の数が増え，そのために回路が非常に
大きくなってし１うなどの課題があった。
この発明は上記のような課題を解消するためになされた
もので，倍精度のようなビット長の大きなデータのシフ
ト演算を回路規模をあまシ増大させることなく，演算さ
せることができるシフト演算装置を得ることを目的とす
る。
もので，倍精度のようなビット長の大きなデータのシフ
ト演算を回路規模をあまシ増大させることなく，演算さ
せることができるシフト演算装置を得ることを目的とす
る。
この発明に係るシフト演算装置は，乗算器の入力乙して
被シフトデータとともに，シフト数を２の階乗の値に変
換するデコーダの出力を入力としてシフト演算を行なう
とともに，シ７タ・乗算器の出力を格納するＱレジスタ
と，シフタ・乗算器の出力とＱレジスタとの論理和を求
めるＯＲ回路を付加したものである。
被シフトデータとともに，シフト数を２の階乗の値に変
換するデコーダの出力を入力としてシフト演算を行なう
とともに，シ７タ・乗算器の出力を格納するＱレジスタ
と，シフタ・乗算器の出力とＱレジスタとの論理和を求
めるＯＲ回路を付加したものである。
この発明にかける倍精度のようなビット長の大キナデー
タのシフト演算にかいて．単精度のシフト演算を行なう
のと同時に乗算器を用いて単精度のシフト演算を行なう
ことにより，演算ステップを削減し演算速度の向上を可
能とする。
タのシフト演算にかいて．単精度のシフト演算を行なう
のと同時に乗算器を用いて単精度のシフト演算を行なう
ことにより，演算ステップを削減し演算速度の向上を可
能とする。
第１図はこの発明の一実施例を示す構成図であう，第１
図において，（ｌ）は単精度のシ７タ，（２）は単精度
の乗算器．（３）はシフト数を２の階乗に変換するデコ
ーダ， （４ａ）は被シ７トデータを格納するレジス
タ， （４ｂ）はシフト数を格納するレジスタ，（４ｃ
）は演算結果を格納するレジスタ， （４ｄ）はシフタ
ｉｌｌ・乗算器（２）の出力を格納するＱレジスタ，（
５）はシフタ（１）・乗算器（２）の出力とＱレジスタ
（４ａ） ｂの論理和を求めるＯＲ回路， （６ａ）
〜（６ｈ）はトライステート・バツファである。
図において，（ｌ）は単精度のシ７タ，（２）は単精度
の乗算器．（３）はシフト数を２の階乗に変換するデコ
ーダ， （４ａ）は被シ７トデータを格納するレジス
タ， （４ｂ）はシフト数を格納するレジスタ，（４ｃ
）は演算結果を格納するレジスタ， （４ｄ）はシフタ
ｉｌｌ・乗算器（２）の出力を格納するＱレジスタ，（
５）はシフタ（１）・乗算器（２）の出力とＱレジスタ
（４ａ） ｂの論理和を求めるＯＲ回路， （６ａ）
〜（６ｈ）はトライステート・バツファである。
次に動作について説明する。ここでは倍精度データ（２
Ｎビット）の左算術シフト（シノト数ｍ）を例として，
第３図を用いて説明する。
Ｎビット）の左算術シフト（シノト数ｍ）を例として，
第３図を用いて説明する。
シフト数ｍがＮ以上のときは，従来と同様に第１ステッ
プではレジスタ（４ａ）に格納された被シフトデータ下
位Ｎビット（ハ）をレジスタ（４ｂ）に格納されたシフ
｝ａ（Ｎ−ｍ）（ニ）シフタ（１１により左シフトシ，
出力（ト）をレジスタ（４Ｃ）に格納する。第２ステツ
プではレジスタ（４Ｃ）にゼロを出力する。このとき第
１ステップの出力，第２ステップの出力がそれぞれ演算
結果の上位，下位となる。
プではレジスタ（４ａ）に格納された被シフトデータ下
位Ｎビット（ハ）をレジスタ（４ｂ）に格納されたシフ
｝ａ（Ｎ−ｍ）（ニ）シフタ（１１により左シフトシ，
出力（ト）をレジスタ（４Ｃ）に格納する。第２ステツ
プではレジスタ（４Ｃ）にゼロを出力する。このとき第
１ステップの出力，第２ステップの出力がそれぞれ演算
結果の上位，下位となる。
次にシフト数ｍがＮ未満のときは，第１ステップではレ
ジスタ（４ａ）の被シフトデータ下位Ｎビット←→をレ
ジスタ（４ｂ）のシフト数（Ｎ−ｍ）（ニ）だけシフタ
１１）によう右シフトし，出力（ト）をＱレジスタ（４
ｄ）に格納する。このとき同時に，乗算器（２）はレジ
スタ（４ａ）の被シフトデータ下位Ｎビット←→とレジ
スタ（４ｂ）のシフト数（ニ）をデコーダ（３）によｂ
２の階乗の値に変換した値（ホ）との乗算を行ない，結
果（ヘ）をレジスタ（４Ｃ）に格納する。第２ステップ
ではレジスタ（４ａ）の被シフトデータ上位Ｎビット←
→をレジスタ（４ｂ）のシフト数ｍ（ニ）だけシフタ（
１１により右シフトし，ＯＲ回路（５）によりシフタＴ
１）の出力（ト）とＱレジスタ（４ｄ）の出力（り）と
の論理和を求め，結果（３９をレジスタ（４Ｃ）に格納
する。このとき第２ステップ，第１ステップにおいてレ
ジスタ（４Ｃ）に格納された値がそれぞれ演算結果の上
位・下位となる。
ジスタ（４ａ）の被シフトデータ下位Ｎビット←→をレ
ジスタ（４ｂ）のシフト数（Ｎ−ｍ）（ニ）だけシフタ
１１）によう右シフトし，出力（ト）をＱレジスタ（４
ｄ）に格納する。このとき同時に，乗算器（２）はレジ
スタ（４ａ）の被シフトデータ下位Ｎビット←→とレジ
スタ（４ｂ）のシフト数（ニ）をデコーダ（３）によｂ
２の階乗の値に変換した値（ホ）との乗算を行ない，結
果（ヘ）をレジスタ（４Ｃ）に格納する。第２ステップ
ではレジスタ（４ａ）の被シフトデータ上位Ｎビット←
→をレジスタ（４ｂ）のシフト数ｍ（ニ）だけシフタ（
１１により右シフトし，ＯＲ回路（５）によりシフタＴ
１）の出力（ト）とＱレジスタ（４ｄ）の出力（り）と
の論理和を求め，結果（３９をレジスタ（４Ｃ）に格納
する。このとき第２ステップ，第１ステップにおいてレ
ジスタ（４Ｃ）に格納された値がそれぞれ演算結果の上
位・下位となる。
なお，上記実施例では倍精度の左算術シフトに訃ける動
作を説明したが，右算術シフトや３倍精度，４倍精度な
どのビット長の長いデータのシフト演算であってもよく
，上記実施例と同様の効果を奏する。
作を説明したが，右算術シフトや３倍精度，４倍精度な
どのビット長の長いデータのシフト演算であってもよく
，上記実施例と同様の効果を奏する。
この発明は以上説明したとおｂ，倍精度などビット長の
大きなデータに関するシフト演算を，シフタによるシノ
トと同時に乗算器を用いたシフトを行なうことができる
ように構成したので，演算速度を向上させる効果が得ら
れる。
大きなデータに関するシフト演算を，シフタによるシノ
トと同時に乗算器を用いたシフトを行なうことができる
ように構成したので，演算速度を向上させる効果が得ら
れる。
第１図はこの発明の一実施例を示すシフト演算装置の構
或図，第２図は従来のシフト演算装置を示す構成図，第
３図はこの発明の実施例による演算のフロー，第４図は
従来の演算による演算のフローである。 図において，（１）はシフタ，（２）は乗算器，（３）
はデコーダ，（４ａ）〜（４ｄ）はレジスタ，（５）は
ＯＲ回路，（６ａ）〜（６ｈ）はトライステート・パッ
７ア，（７）はＡＬＵである。 なお，図中，同一符号は同一筐たは相当部分を示す。
或図，第２図は従来のシフト演算装置を示す構成図，第
３図はこの発明の実施例による演算のフロー，第４図は
従来の演算による演算のフローである。 図において，（１）はシフタ，（２）は乗算器，（３）
はデコーダ，（４ａ）〜（４ｄ）はレジスタ，（５）は
ＯＲ回路，（６ａ）〜（６ｈ）はトライステート・パッ
７ア，（７）はＡＬＵである。 なお，図中，同一符号は同一筐たは相当部分を示す。
Claims (1)
- 倍精度、４倍精度などビット長の大きなデータに関する
シフト演算において、第１のレジスタに格納された被シ
フトデータを第２のレジスタに格納されたシフト数だけ
シフトを行なうシフタと、上記第１のレジスタの内容と
、上記第２のレジスタの内容をデコーダによりデコード
された値との乗算を行なう乗算器と、上記シフタと上記
乗算器の出力を格納する第３のレジスタと、上記シフタ
と上記乗算器の出力と上記第３のレジスタの出力との論
理和を求めるＯＲ回路を備えたことを特徴とするシフト
演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15886589A JPH0324614A (ja) | 1989-06-21 | 1989-06-21 | シフト演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15886589A JPH0324614A (ja) | 1989-06-21 | 1989-06-21 | シフト演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0324614A true JPH0324614A (ja) | 1991-02-01 |
Family
ID=15681091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15886589A Pending JPH0324614A (ja) | 1989-06-21 | 1989-06-21 | シフト演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0324614A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5559730A (en) * | 1994-02-18 | 1996-09-24 | Matsushita Electric Industrial Co., Ltd. | Shift operation unit and shift operation method |
| JP2007212795A (ja) * | 2006-02-09 | 2007-08-23 | Nec Electronics Corp | 光半導体モジュール、その調整方法、及びその製造方法 |
-
1989
- 1989-06-21 JP JP15886589A patent/JPH0324614A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5559730A (en) * | 1994-02-18 | 1996-09-24 | Matsushita Electric Industrial Co., Ltd. | Shift operation unit and shift operation method |
| JP2007212795A (ja) * | 2006-02-09 | 2007-08-23 | Nec Electronics Corp | 光半導体モジュール、その調整方法、及びその製造方法 |
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