JPS61262926A - 演算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はディジタル信号処理用演算回路、特に、固定小
数点演算を行なうシグナルプロセッサの演算回路に関す
る。

（従来技術とその問題点） ディジタル信号処理の利点はアナログ技術では実現でき
ない様な高精度もしくは高安定性の保証されたフィルタ
や変復調装置が実現できること、さらに、アナログ信号
処理では考えられなかった時変適応フィルタ等が容易に
実現できることなどが挙げられる。さうに詳しいディジ
タル信号処理の利点等については電子通信学会誌１９８
２年１２月号の１２８０頁より１２８４頁を参照された
い。

この様に多くの利点を有するディジタル信号処理も、ハ
ードウェアサイズ及び消費電力の点てはアナログ技術に
劣ることが多く、ディジタル信号処理が実用に供される
様になって来たのは、急速に発展して来たディジタルＬ
ＳＩ回路が利用できる様になったごく最近のことであり
、特にシグナルプロセッサと呼ばれるディジタル信号処
理用マイクロプロセッサが実現して米でからである。

この様なシグナルプロセッサは、ハードウェア規模を糸
さくしつつ、アナログ回路で実現する微分、積分演算を
ディジタル領域で実現せねばならないために高速算術演
算能力が要求され、いわゆる汎用コンピュータや汎用マ
イクロプロセッサとは異なった発展を遂げている。詳し
くは情報処理学会誌昭和５８年７月号の８６２頁より８
６９頁に譲り、、以下現状のシグナルプロセッサの特徴
について述べる。

シグナルプロセッサでは高速算術演算能力を小さなハー
ドウェアで実現するために、数値表現は原則として固定
小数点表示で、かつ２の補数表現を用いることが多い。

また、シグナルプロセッサで扱う対象はＡ／Ｄ変換され
たアナログ信号であり、Ａ／Ｄ変換器の許容最大振幅を
基準にしてディジタル表現を表わすのが便利であるため
最大振幅値を１゜０とする。つまり、２の補数表現で固
定小数点の位置を示すと、最上位ビットと次のビットの
間に固定小数点を置き、−１から＋１までの数値として
扱う。

この様な形式を用いる場合の乗算回路の入出力形式とし
てはアイイーイーイージャーナルオブソリッドステート
サーキッッ（ＩＥＥＥ　Ｊｏｕｒｎａｌ　ｏｆ　５ｏｌ
ｉｄＳｔａｔｅ　Ｃ１ｒｃｕｉｔｓ）第５Ｃ−１６巻４
号（１９８１年８月）の３７２頁より３７６頁に掲載さ
れたシグナルプロセッサの第２図に示した様に、Ｎビッ
ト２の補数表現固定小数点データ間の積は２Ｎ−１ピツ
Ｉ・で得られ、固定小数点位置は依然として最−に１位
ビットと次のビットの間にある形式を用いるのが一般的
である。このため、乗算器出力は信号データと同じ形式
になる様に上位Ｎビットを取り出せば、信号のダイナミ
ックレンジを一定に保てる。

一方、ＦＩＲフィルタ等の演算では、時刻ｊの入力信号
、出力信号を各々Ｘｊ＋　ｙｊとすると、Ｘ＝Σａ、ｘ
、　、　　　　　　（１１Ｊ　　１＝（ｌ　Ｉ　Ｊ−″ という演算が行なわれる。係、数（ａＬ）はフィルタの
特性を決定するものであり、Ｘ、が−１から＋１の範囲
の値であれば平均的にｙ、も−１から＋１の範囲内の値
となる様に係数は定められる。しかしながら、係数ａｌ
の値は必ずしも−１から＋１の範囲に限られる訳ではな
く、このためｙ、の計算途中結果では−１から＋１の範
囲に納まらないこともしばしばである。

従来の方法でこの様なＦＩＲフィルタを実現する方法で
は、係数（ａｌ）を−１から＋１までの乗算器に入力で
きる範囲の値とするため、係数（町）の各々に係数の絶
体値の最大値より大きい２の巾乗数を選んで、この値で
割り算を行なった係数（ｂｌ）を用いる。

つまり、 ｂ−０２−ｋ　　　　　　　　（２） とし、式（１）は次の様にして求める。

ｙ　−’５”　ａ、、ｘ ｉ−０″′−” ＝２にΣ（ａ、２−＆）ｘ ｉ＝ｏ　　　　’−’ ＝＝　２に一Σｂ、ｘ、　、　　　　　（３１ｉ＝０”
−″ 式（３）より、ｂ、とＸ、−１を乗算し、累算ｌ−た後
２に倍することでｙを求めていた。固定小数点演算で式
（３）を実現するとｂｌ及びＸ、−７はいずれも−１よ
り＋１までの値であるからす、ｘ、−μよ−１より＋１
までの値となり、前述した固定乗算器が利用できる。し
カル、ｂｌ”ｊ−４をＮ項加算する場合、計算の途中結
果及び計算結果は−１から＋１までの範囲にはない可能
性がある。しがし、この場合でも、単精度加算器を用い
ているシグナルプロセッサなどでは加算毎にオーバーフ
ローが発生した時に最大値に置換するハードウェアを設
けるか、この様なオーバーフローの発生は無視し、計算
ノイズとして扱うことが常であった。

また、ＦＩＲフィルタを実現している限りは、この様な
オーバーフローはシステムを不安定にすることはないが
、ＩＩＲフィルタの様に演算結果をフィードバックして
用いるシステムではオーバーフローの問題はシステムの
不安定にもつながり、演算速度を犠牲にしてでもオーバ
ーフロー発生時には値を最大値に置換する必要がある。

以上の様に従来技術による演算方式では計算の途中結果
のオーバーフローを無視するか、１加算のオーバーフロ
ー発生毎に最大値に置換していたため、計算途中結果の
数値の取りつる範囲を充分大きくしてオーバーフローが
発生ｌ−ないようにした場合には出力信号ｙは正規の−
１より＋１の範囲の数値になる様な場合でも、小規模な
回路で実現しようとするとオーバーフローの無視、ある
いはオーバーフローした数値の最大値での修正が多発し
、出力値ｙ、は大きな誤差を含んでいることもしばしば
であった。

（発明の目的） 本発明の目的は出力値ｙ、の計算精度を向」ニさせうる
シグナルプロセッサ用演算回路を提供することにある。

（発明の構成） 本発明は２組の単精度ピッＩ・数のデータを入力とし倍
精度ビット数の積を出力する固定小数点乗算器と、前記
固定小数点乗算器出力を少くとも下位方向に複数ビット
シフトを行なえる倍精度ピッＩ・数のバレルシフタと、
前記バレルシフタの出力と後述するレジスタの内容に対
し算術論理演算を行なう倍精度ビット数のＡＬＵと、前
記ＡＩ、Ｕの出力に対し、少くとも上位方向にビットシ
フトを行なえる倍精度ビット数のシフタと、前記ＡＬＵ
もしくは前記シフタにより出力データがオーバーフロー
を発生したことを検出するオーバーフロー検出回路と、
前記オーバーフロー検出回路により制御され、オーバー
フロー検出時には前記シフタ出力をオーバーフロー方向
の最大値に置換するオー共−フロー訂正器と、前記オー
バーフロー訂正器出力を蓄える倍精度ビット数のレジス
タと、前記レジスタの少くとも上位ｑＬ精度ビット数の
データを出力する出力端子とから少くとも構成されてい
る。

（本発明の原理） 本発明の原理は固定小数点乗算器出力が倍精度ピッＩ・
長であること、よって、倍精度ビット長乗算結果を小数
点位置とともに下位方向にビットシフトしても、シフト
した結果をシフト前のビット数で表現しても、ビットシ
フトにより切り捨てられるデータによっても倍精度ビッ
ト長で表現されたデータに対しては精度不足を起こさな
いこと、小数点位置を下位ビット方向に移動させたため
、累算時のダイナミックレンジは−１より＋１という従
来の範囲より大幅に拡大されること、累算結果は平均的
に−１から＋１の従来の範囲にあるから小数点とともに
」三位方向にビットシフトすることにより、正確な値を
得る様にした点にある。以下、これを詳しく説明する。

いま、式（１）を計算するにあたり、ａｌおよびＸ、が
各々Ｎビットで以下の様に２．の補数表現されていたと
する。

つまり、ａ、は−２により２ｋまでの範囲の値を取り得
るが、当はこれまでにも述べて来た様に−１より＋１ま
での範囲であったとする。この時代（１）の積の項Ｚμ
よと表現できる。つまり、−２により２ｋまでの範囲の
値ａＩに−１より＋１までの範囲の値Ｘ、を乗するとＪ
ｋより２ｋまでの範囲の値となり、かつ、Ｎビット数同
志の積であるから、積は２Ｎ−１ビツトとなる。

式（１）ではこの項をＭ項累算する必要があり、ダイナ
ミックレンジは最大１ｏｇ２Ｍピッ）・拡大する可能性
があるから、１ｏｇ２Ｍより大きい最小の整数をＬとお
いて、小数点位置を含めて式（５）で与えられる数値を
Ｌビット下位方向にづらせる。つまり、この様にＬビッ
トｚ１を下位方向にづらせた２Ｎ−１ピツＩ・のデータ
ｚ１′は上位Ｌビットは極性符号ビット（ｚｏ］）と一
致し となり下位Ｌビット分の誤差を生づる。

式（１）の計算はこのｚ１′をＭ項加算すれば良く、と
なる。ここでゐは平均的に−１より＋１の範囲の数値と
なっているはずであるから、多くの場合昼−バー・・・
−ｙｋ＋Ｌ（８） となっており、上位に＋Ｌ−１ビットを省略しても２つ
の補数表現としては同じ値を与える。よって（７）で示
される２Ｎ−１ビットデ′−夕を」三位方向にに＋Ｌ−
１ビットシフトし、シフトあふれした後のデータから上
位Ｎビットを取り出せばＸ、と同様−１より＋１まで゛
の夕゛イナミックレンジを有する為が得られることにな
る。もし、（８）式が成立していない時は求められたｙ
、は−１より＋１までの範囲になく、よって正規のｙ、
は求められないから、この場合はオーバーフローとして
正もしくは負の最大値にｙ、の値をするとよい。２Ｎ−
１ビット表現された式（７）はオーバーフローしている
心配はないから、正もしくは負の最大値にｙ、の値を設
定する場合はｙ。ｊを見れば長く、ｙｏＪ＝０の時は正
のオーバーフロー、ｙｏＪ＝１の時は負のオーバーフロ
ーとすれば良い。

この様な計算を行なうと出力信号ｙ、に誤差が加わる」 可能性は式（５）より式（６）へ移す時の２Ｎ−１ビッ
ト表現された信号の下位ＬピッＩ・分がＭ回加算されて
発生する誤差もしくはオーバーフローによる誤差のみで
ある。上記下位Ｌビット分がＭ回（Ｌビット相当）加算
されて発生する誤差は式（５）と同じ表現で評価すると
２Ｌビット分であり、ｙ、を出力するにあたりに＋Ｌ−
１ビット上位方向にシフトすることを考慮しても高々に
＋３Ｌ−１ビット分である。また、ｙの出力としてＮビ
ットに丸めるため丸めによる切り捨てビットＮ−１がこ
のに＋３Ｌ−１より大の時、つまり、Ａ＋−１＞Ｋ＋３
Ｌ−１（９１ であれば、上記の計算途中結果のためにダイナミック・
レンジを拡大するために発生する丸め誤差は事実上表わ
れて米ないことになる。

以上の説明では式（１）を計算するときにＭ項加算では
最大Ｌビット分のダイナミックルンジの拡大があり、こ
の最大ダイナミック・レンジの発生時にも充分対処する
様にしたが、もともと出力信号ｙ、の取りうる値の範囲
は−１より＋１に定まっているため、累算時にはＬビッ
トより小さいＬ′　ビット分だけダイナミック・レンジ
を拡大しておき、累算時にもオーバーフローは発生する
可能性はあるものの、従来方式よりはオーバーフローの
発生を小さくすることも可能である。この様にすること
により、累算前の式（６）の値の精度を向上でき、累算
時のオーバーフローの発生がない時はｙ、を精度よく計
算できる。このため、累算器へ入力する前のシフト量を
可変にし、個々の応用毎に変えられることが望ましい。

（実施例） 次に本発明の１実施例を図面を参照しながら説明する。

第１図は乗数入力端子１．被乗数入力端子２．レジスタ
３，４，１２．乗算器５．バレルシフタ７、算術論理ユ
ニット（ＡＬＵ凰シフシフタ９−バーフロー検出器１０
゜オーバーフロー訂正器１１．シフト量制御端子６，１
３．出力端子１４より構成される。ここでレジスタ３，
４，１２．は（移） １９８５年テキサスインスツルメンツ社発行の［ザバイ
ボーラディジタルインテグレーテイドサーキッツデータ
ブック（Ｔｈｅ　Ｂｉｐｏｌａｒ　Ｄｉｇｉｔａｌ　Ｉ
ｕｔｅｇｒａｔｅｄＣｉｒｃｕｉｔｓ　Ｄａｔａ　Ｂｏ
ｏｋ）　Ｊの７−２３４頁から７−２３９頁に、またＡ
ＬＵは同文献の７−２５２頁から７−２６２頁に記載さ
れたＩＣが利用できる。乗算器５は１９８４年ＴＲＷ社
発行のデバイス・カタログＴＭＣ２１１０に記載された
ものが利用できる。バレルシフタ７およびシフタ９は１
９７７年ＡＭＤ社発行の［ショットキーアンドローパワ
ーショットキーデータブックインクルーディングディジ
タルシグナルプロセッシングハンドブック４−３７頁か
ら４．４６頁記載のＩＣが利用できる。オーバーフロー
検出器１０およびオーバーフロー１１の細詳については
後述する。

いま式（１）の計算のためにレジスタ１２は０にクリヤ
されているものとし、ａｏが端子１からＸＪが端子２か
ら入力されているとし、ａｏ、ｘ、の各々は式（４）で
与えられる通りである。端子１及び端子２に各々加えら
れたａｌ及びＸ、はレジスタ３及びレジスタ４へ格納さ
れる。乗算器５はレジスタ３及びレジスタ４の内容の積
を２Ｎ−１ビツトとして式（５）の様に与える。バレル
シフタ７ではｌｏｇ２Ｍを包含する整数りだけ下位方向
にシフトすべく端子６より′Ｌ″が入力されている。こ
のため、乗算器５の出力で２Ｎ−１ビツトのテ゛−夕は
バレルシフタ７によりＬビット下位方向にシフトされや
はり２Ｎ−１ビツトで表現される式（６）で与えられる
Ｚｌｌが得られる。２Ｎ−１ビツト長のＡＬＵ８ではバ
レルシフタ７の出力ｚ１′とレジスター２の内容、この
場合はゼロと加算され、２−が出力される。当然オーバ
ーフローは発生しない。シフタ９は式（１）の最終出力
ｙ、の計算時のみに＋Ｌビットシフトさせる様に端子１
３からシフト量制御信号を加えるもので、今の場合式（
１）の第１項の計算中であるから、シフト量０が端子１
３より加えられており、このため、ＡＬＵ８の出力Ｚ１
゜がそのままシフタ９を通過する。当然シフタ９による
オーバーフローも発生しない。ＡＬＵ８でもシフタ９で
もオーバーフローは発生しないため、オーバーフロー検
出器１０はオーバーフロー否発生をオーバーフロー訂正
器１１に伝え、このため、シフタ９の出力ｚｊ＊はその
ままオーバーフロー訂正器１１の出力となる。この２Ｎ
−１ビツトの出力Ｚ、はレジスタ１２に蓄えることによ
り式（１）の第１項計算ａ。Ｘ、が終了する。

次に端子１及び２にはａｌとＸ、　、が加えられレジス
タ３及び４にａｉ　、Ｘｌ−１が蓄えられる。乗算器５
はａｌｘｊ−１を式（５）の形式で与え、バレルシフタ
７により下位方向にＬビットシフトする。ＡＬＵ８では
レジスタ１２に蓄えられたａ。ＸＪとバレルシフタ７の
出力で゛あるａｌＸｒ−１が加算される。この加算にお
いても、バレルシフタ６で２Ｎ−１ビツトの乗算器出力
をＬビット下方シフトしたためオーバーフローは発生し
ない。Ａ、Ｉ、Ｕ８の出力ａ。ＸＪ十ａ１ＸＪ−１はシ
フタ９に入力されるが、今回も端子１３にはゼロが入力
されており、シフタ９は入力ａｏＸｊ＋　ａｌｘｉ−ｘ
を出力へ伝えるだけである。このためシフタ９はオーバ
ーフローを起こさない。ＡＬＵ８もシフタ９もオーバー
フローを起こさないため、オーバーフロー検出器１０は
オーバーフロー否発生をオーバーフロー訂正器１１に伝
えるため今回もオーバーフロー訂正器１１はシフタ９の
出力をレジスタ１２へ伝えるだけであり、このため、レ
ジスタ１２はａｏＸｉ　＋　ａｌＸｊ−ｔの計算値を保
持する。以下Ｍ−１回目までは２回目と同じ動作のくり
返しである。

次に式（１）を計算するためのＭ回目の動作を説明する
。端子１及び２にはそれぞれ鮪とＸ４−ｙｌが入力され
、レジスタ３及びレジスタ４にそれぞれ格納される。レ
ジスタ３及びレジスタ４の出力は乗算器５へ入力され、
ａＭＸＪ−７が式（５）の形式で゛出力される。このれ
る。この場合もバレルシフタ７により乗算結果ａＭＸＪ
−やをＬビット下方ビットシフトしているため、ＡＬＵ
８でのオーバーフローは発生しない。ＡＬＵ８は加算出
力として、Ｅ、ｙ、ｘ、　、をシフタ９へ出力する。端
子１３に加えられたシフト量は今回はに十りであり、ビ
ットが式（８）を満すか否かにより、オーバーフローを
起こさないか起こすかが決まる。いま、式（８）が満足
されておりオーバーフローを起こさない場合を考える。

この場合オーバーフロー検出器１０はＡＬＵ８もシフタ
９もオーバーフローしていないため、オーバーフロー否
発生をオーバーフロー訂正器１１に伝え、オーバーフロ
ー訂正器はｙ、を」 ｋ＋Ｌビット上位方向にビットシフトされたシフタ９の
出力をレジスター２に伝える。レジスター２の」１位Ｎ
ビットが出力端子１４に伝えられ、−１から＋１までの
範囲の値を持ったＮビット出力ｙが端子１４に得られる
。一方、ＡＬＵ８の出力は式（８）を満足しておらずオ
ーバーフローとなった時を考える。この場合、オーバー
フロー検出器１０はオーバーフロー発生及びオーバーフ
ロー発生方向（正文は＊）をオーバーフロー訂正器１１
に伝え、オーバーフロー訂正器１１はシフタ９の出力の
代わりに正または負の最大値である＋１または−１をレ
ジスター２へ伝える。このため、レジスター２の上位Ｎ
ビットを出力とする出力端子１４にはオニバーフローの
方向に従ってＮビット表現された＋１または−１が得ら
些る。以上の説明は式（１）のＭの値が小さい時の場合
で、この場合は容易に式（９）が成立する。このため、
出力ｙ、はシフタ９による最終シフトでオーバーフロー
しない限り、正しい値を与えており、演算精度もＮビッ
ト分存在する。

一方式（１）のＭの値が大きい時代（９）が成立しなく
なる。この場合、端子６に加える下方シフト量をＬでは
なく、Ｌより小さく式（９）が成立するＬ′　を与える
と式（１）の演算中にオーバーフローを発生する危険性
が０ではなくなるものの演算精度を高く保てる。ただし
、この場合、自明のことであるが端子１３に与えるシフ
ト量も第１回目より第Ｍ−１回目までは０と先例と同し
で良いが、第Ｍ回目にはに＋Ｌ’　　とする必要がある
。以下この様な場合の第Ｐ回目にＡ：［、Ｕ８がオーバ
ーフローした場合について説明する。第Ｐ−１回目まで
は先の例と同じであり、レジスタ１２にはＬａＩＸＪ−
ｒが格納されているものとする。

第Ｐ回目には端子１，２を介してレジスタ３，４には各
々ａｐ　ｒ　ＸＪ□ｐが格納される。乗算器５はレジス
タ３゜４よりａｐ　＋　ＸＪ、□ｐを入力され出力ａｐ
Ｘｊ−ｐを出力する。バレルシフタ７によりＬ′　ビッ
ト下方ビットシフトされたａｐＸｊ−ｐとレジスタ１２
に蓄えられた。＝ｙｌＸＪ−ｒはＡＬＵ８により加算さ
れるが、オーバーフローを発生する。いまオーバーフロ
ーが正の方向で起こったとすればＡＬＵ出力は負の値と
なる。シフタ９は第Ｐ回目では端子１３に０が入力され
ているためオーバーフローを発生ぜず、ＡＬＵ′″Ｃ−
負の値として出力されたオーバーフローした結果をオー
バーフロー訂正器１１に供給する。オーバーフロー検出
器１ｏはＡＬＵがオーバーフローしていることを検出し
、オーバーフロー発生及び正側オーバーフローであるこ
とをオーバーフロー訂正器１１に知らせる。このためオ
ーバーフロー訂正器１１はシフタ９がらの負の出力デー
タを無視し、正の最大値をレジスタ１２に伝える。よっ
て、レジスタ１２には正の最大値力４ａ、ｘ、−とじて
蓄えられＡＬＵのオーバーフローのｃ；ｃ）　　　　１ 影響を軽減している。

第２図はオーバーフロー検出゛器１０の一実施例であり
、シフタ９の入力が５ビツトの場合を考えており、端子
１００，１０１．．１０２，１０３，１０４はシフタの
入力Ｚ。＊。

ｚｌ”、ｚ２本、２３＊、２４＊の入力端子、排他的論
理ノアゲート１１０．１１１，１１２，１１３．論理オ
アゲート１２０，１２１，１２２，１２３．アンドゲー
ト１３０，２００．読出専用メモリ１５０．シフトビッ
ト数入力端子７．オーバーフロー検出端子１６０．オー
バーフロー方向端子１７０反転ＡＬＵオーバーフロー入
力端子１９０．ＡＬＵ反転反転最上位ビット端子１８遺
２２１０より構成される。ここで読出専用メモリ１５０
はアドレスに端子１３が接続され表１で示されるデータ
を格納している。つまり表１は端子１３より表１ 加えられるシフト量（ｋ＋Ｌ）に従って最上位ビット方
向から論理０の連が続くものである。ＡＬＵ回路には前
述した文献にも記載されいる様にオーバーフロー発生を
知らせる端子がすでに存在し、かつ、最上位ビットを別
途出力する端子があるため、これを各々端子１９０およ
び１８０に加える。選択回路２１０は前述したテキサス
インスツルメンツ社の文献の７−１４６頁より７−１５
１頁記載のＩＣが利用できる。

ＡＬＵのオーバーフローに関しては前述した様にＡＬＵ
内部にオーバーフロー検出機構があるので以下主にシフ
タのオーバーフロー検出について述べ、最後にＡＬＵと
シフタ双方のオーバーフローに関して述べる。

いま、２ビツトシフト指定が端子１３より入力され、Ａ
ＬＵ出力が１．１，１，０．１として端子１００，１０
１，１０２。

１０３、１０４の各々に加わったとすると、ゲー１−１
１０。

１１１、１１２，１１３には各々１，１，０．０が出力
される。この時のＲＯＭの出力は表１より０．０，１．
１であり、ＲＯＭ出力とゲー）　１１０，１１１，１１
２，１１３の出力がゲー）　１２０，１２１。

１２２、１２３でオアを取られる。比較すべき上位２ビ
ツト以下はＲＯＭ出力が１であるためゲー）　１２０，
１２１，１２２。

１２３の出力は全て１となる。このため、ゲート１３０
は１を出力し、オーバーフローがなかったこと、換言す
れば端子１００，１０１，１０２に加えられた２゜、ｚ
ｌ、ｚ２が同一内容であることを示している。

一方、同じ２ビツトシフト指定が端子１３より入力され
、ＡＬＵ出力が１．１，０，０．１として端子１００，
１０１．．１０２゜１０３．１０４の各々に加わったと
すると、ゲート１１０゜１１１．１１２，１．１３の各
々には］−，０，１，０が出力される。この結果ゲート
１．２０，１２１，１．２２，１２３には１．．０，１
．１が得られ、ゲー１−１２１が０を出力するためゲ゛
−）　１３０は０を出力しオーバーフローが発生するこ
とを示す。この時のオーバーフローの方向は端子１００
から加えられたシフタの入力の最」１位ビットが１であ
るから２ビツトシフトにより負方向のオーバーフローが
発生することが検出できる。正方向のオーバーフローの
検出も同様である。

以下の説明により、ゲート１３０が０の時はシフタのオ
ーバーフローが発生しており、また、端子１９０が０の
時はＡＬＵのオーバーフローが発生していることがわか
る。よってゲート２００により、どちらか一方でも０と
なると端子１６０に０を出力し、オーバーフローが発生
していることを知らせる。

ＡＬＵとシフタは同時にオーバーフローとならない事を
仮定しているためゲート１３０がゼロの時はシフタのオ
ーバーフローであるから端子１００に加えられた極性符
号ビットを、ゲート１３０が１の時は少くともシフタの
オーバーフローではないから反転したＡＬＵの最」三位
ビット出力を選択回路２１０で選択して端子１７０に出
力する。ＡＬＵオーバーフローの時ＡＬＵの最上位ビッ
トを出力するのは、オーバーフローにより極性（最」１
位ビット）が反転するためである。

第３図はオーバーフロー訂正器の一構成図で、選択回路
３００、正の最大値入力端子３０１．負の最大値入力端
子３０２．シフタ出力入力端子３０３．訂正出力端子３
０４からオーバーフロー発生入力端子１６０．オーバー
フロー方向端子１７０から構成されている。第２図の説
明より、オーバーフロー検出信号出力端子１６０はゼロ
の時オーバーフローを、オーバーフロー方向信号出力端
子１７０は１と時負方向０の時正方向のオーバーフロー
を示すから、４人力１出力選択回路を用いて、表２に示
す様に接続すればよい。

表２ この様に接続するとオーバーフローが発生し、かつ正方
向オーバーフローの時は端子３０１に加えられた正の最
大値０１１・・・１が、また、オーバーフローが発生し
、かつ、負方向オーバーフローの時は端子３０１に加え
られた負の最大値１００・・・０が、さらに、オーバー
フローが発生していない場合は端子３０３に加えられた
入力信号がそのまま選択回路３００の出力として与えら
れる。

（発明の効果） 以」二の様に本発明に従えば、ＦＩＲディジタルフィル
タ等の演算を精度良く実行するシグナルプロセッサなど
に適した小型の固定小数点演算回路を実現できる。

また、本発明に従えば入出力のダイナミックレンジが同
じ数値演算であっても途中結果のダイナミックレンジが
大きくなるものには、演算精度とオーバーフロー発生の
トレードオフを任意に選択できる回路を提供できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す図、第２図はオーバー
フロー検出器の構成例を示す図、第３図はオーバーフロ
ー訂正器の構成例を示す図である。 図において、 ■・・・入力端子　　　　　２・・・他の入力端子３・
・・レジスタ　　　　　４・・・他のレジスタ５・・・
乗算器　　　　　　６・・・下位シフト量入力端子７・
・・バレルシフタ　　　８・・・算術論理ユニット９・
・・シフタ １０・・・オーバーフロー検出器 １１・・・オーバーフロー訂正器　１２・・・レジスタ
１３・・・上位方向シフト量入力端子　１４・・・出力
端子である。 亭　　１　　図 Ｚｏ　　Ｚｔ　　　Ｚ２　　　Ｚ３Ｚ４ｔｑｏ　　　　
　　　　　　ｔｂ。

Claims (1)

【特許請求の範囲】
1. （１）、２組の単精度ビット数のデータを入力とし倍精
   度ビット数の積を出力する固定小数点乗算器と、前記固
   定小数点乗算器出力を少くとも下位方向に複数ビットシ
   フトを行なえる倍精度ビット数のバレルシフタと、前記
   バレルシフタの出力と後述するレジスタの内容に対し算
   術論理演算を行なう倍精度ビット数のＡＬＵと、前記Ａ
   ＬＵの出力に対し、少くとも上位方向にビットシフトを
   行なう倍精度ビット数のシフタと、前記ＡＬＵもしくは
   前記シフタにより出力データがオーバーフローを発生し
   たことを検出するオーバーフロー検出回路と、前記オー
   バーフロー検出回路により制御され、オーバーフロー検
   出時には前記シフタ出力をオーバーフロー方向の最大値
   に置換するオーバーフロー訂正器と、前記オーバーフロ
   ー訂正器出力を蓄える倍精度ビット数のレジスタと、前
   記レジスタの少くとも上位単精度ビット数のデータを出
   力する出力端子とから少くとも構成されることを特徴と
   した演算回路。