JPH06132829A - デシメーションフィルタ、ａ／ｄ変換器 - Google Patents
デシメーションフィルタ、ａ／ｄ変換器Info
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- JPH06132829A JPH06132829A JP5133504A JP13350493A JPH06132829A JP H06132829 A JPH06132829 A JP H06132829A JP 5133504 A JP5133504 A JP 5133504A JP 13350493 A JP13350493 A JP 13350493A JP H06132829 A JPH06132829 A JP H06132829A
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- 238000004364 calculation method Methods 0.000 claims description 35
- 238000000034 method Methods 0.000 claims description 19
- 238000001514 detection method Methods 0.000 claims description 11
- 230000000630 rising effect Effects 0.000 claims description 5
- 238000001208 nuclear magnetic resonance pulse sequence Methods 0.000 claims description 4
- 230000001360 synchronised effect Effects 0.000 claims description 2
- 230000010354 integration Effects 0.000 claims 1
- 239000003990 capacitor Substances 0.000 description 11
- 238000010586 diagram Methods 0.000 description 8
- 238000006243 chemical reaction Methods 0.000 description 6
- 238000001914 filtration Methods 0.000 description 3
- 238000011084 recovery Methods 0.000 description 3
- 238000013139 quantization Methods 0.000 description 2
- 101100008153 Arabidopsis thaliana CYTB5-D gene Proteins 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 235000019993 champagne Nutrition 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
- H03H17/0621—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing
- H03H17/0635—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies
- H03H17/065—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer
- H03H17/0664—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer where the output-delivery frequency is lower than the input sampling frequency, i.e. decimation
Abstract
(57)【要約】
【目的】 ΣΔパルス列からDC成分を正確に抑制する。
【構成】 DC成分抑制機構はデシメーション回路内に位
置し、このデシメーション回路はレジスタを含む。この
レジスタには、初期設定の間、DC成分の平均値に相当す
るディジタル値がロードされる。DC成分はDSP プロセッ
サと、引算回路とにより計算される。この引算回路はPC
D ワードがディジタルプロセッサに入力される前に、こ
のPCD ワードから、レジスタに格納された値を直接引算
する。
置し、このデシメーション回路はレジスタを含む。この
レジスタには、初期設定の間、DC成分の平均値に相当す
るディジタル値がロードされる。DC成分はDSP プロセッ
サと、引算回路とにより計算される。この引算回路はPC
D ワードがディジタルプロセッサに入力される前に、こ
のPCD ワードから、レジスタに格納された値を直接引算
する。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタルデシメーシ
ョンおよびフィルタリングデバイスに関し、特に、シグ
マデルタ（ΣΔ）パルス列を対応するＰＣＭ（ｐｕｌｓ
ｅ ｃｏｄｅｄ ｍｏｄｕｌａｔｉｏｎ）ンプル列に変
換するデシメーションフィルタに関する。
ョンおよびフィルタリングデバイスに関し、特に、シグ
マデルタ（ΣΔ）パルス列を対応するＰＣＭ（ｐｕｌｓ
ｅ ｃｏｄｅｄ ｍｏｄｕｌａｔｉｏｎ）ンプル列に変
換するデシメーションフィルタに関する。
【０００２】なお、本明細書の記述は本件出願の優先権
の基礎たるフランス国特許出願第９２４８００９９．８
号の明細書の記載に基づくものであって、当該フランス
国特許出願の番号を参照することによって当該フランス
国特許出願の明細書の記載内容が本明細書の一部分を構
成するものとする。
の基礎たるフランス国特許出願第９２４８００９９．８
号の明細書の記載に基づくものであって、当該フランス
国特許出願の番号を参照することによって当該フランス
国特許出願の明細書の記載内容が本明細書の一部分を構
成するものとする。
【０００３】
【従来の技術】ΣΔ技法は、線形で、正確で、単一のア
ナログディジタル変換器を実現するのに非常に興味があ
るものである。ΣΔコーダおよびデコーダは、非常に多
くの電子コンポーネントを必要とするデシメーション回
路を利用する必要がある。そのため、デシメーション回
路はＶＬＳＩ（ｖｅｒｙ ｌａｒｇｅ ｓｃａｌｅ ｉ
ｎｔｅｇｒａｔｅｄ ｔｅｃｈｎｏｌｏｇｙ）コンポー
ネントにより具現化される。
ナログディジタル変換器を実現するのに非常に興味があ
るものである。ΣΔコーダおよびデコーダは、非常に多
くの電子コンポーネントを必要とするデシメーション回
路を利用する必要がある。そのため、デシメーション回
路はＶＬＳＩ（ｖｅｒｙ ｌａｒｇｅ ｓｃａｌｅ ｉ
ｎｔｅｇｒａｔｅｄ ｔｅｃｈｎｏｌｏｇｙ）コンポー
ネントにより具現化される。
【０００４】図７を説明する。図７はアナログディジタ
ル変換器の慣用的な基本構造であり、このアナログディ
ジタル変換器はΣΔ変換器１３０を用いて、信号線１１
０上のアナログ入力信号をΣΔパルスに変換し、信号線
１２０上に出力する。そして、高レベルの帯域外量子化
ノイズを備えているΣΔパルス列は、デシメーションフ
ィルタ１７０に入力される。デシメーションフィルタ１
７０はΣΔパルスをPCM サンプル系列に変換し、信号線
１４０上に出力する。そのため、デシメーション回路１
７０は低域ディジタルフィルタ１５０を含む。この低域
ディジタルフィルタ１５０は帯域外量子化ノイズを抑制
し、しかも、そのデシメーションプロセスの間での帯域
内エイリアシングを回避する。また、デシメーション回
路１７０は特定のデシメーション要素１６０を含む。こ
のデシメーション要素１６０は低域フィルタの出力信号
をサンプリングダウンする。このサンプリングは、ｎ個
のサンプルに対して１個のPCM サンプルを取り出して行
われる。Ｎはそのプロセスのデシメーション係数と呼ば
れる。
ル変換器の慣用的な基本構造であり、このアナログディ
ジタル変換器はΣΔ変換器１３０を用いて、信号線１１
０上のアナログ入力信号をΣΔパルスに変換し、信号線
１２０上に出力する。そして、高レベルの帯域外量子化
ノイズを備えているΣΔパルス列は、デシメーションフ
ィルタ１７０に入力される。デシメーションフィルタ１
７０はΣΔパルスをPCM サンプル系列に変換し、信号線
１４０上に出力する。そのため、デシメーション回路１
７０は低域ディジタルフィルタ１５０を含む。この低域
ディジタルフィルタ１５０は帯域外量子化ノイズを抑制
し、しかも、そのデシメーションプロセスの間での帯域
内エイリアシングを回避する。また、デシメーション回
路１７０は特定のデシメーション要素１６０を含む。こ
のデシメーション要素１６０は低域フィルタの出力信号
をサンプリングダウンする。このサンプリングは、ｎ個
のサンプルに対して１個のPCM サンプルを取り出して行
われる。Ｎはそのプロセスのデシメーション係数と呼ば
れる。
【０００５】図８を説明する。図８は慣用の単一ループ
ΣΔ変換器を示す。この単一ループΣΔ変換器は演算増
幅器２１４とＤラッチ２１５を基本要素とする。アナロ
グ信号上のDC成分をコンデンサ２１０により適正に抑制
した後、コード化される信号が積分器に入力される。こ
の積分器は演算増幅器２１４、抵抗２１１、およびコン
デンサ２１３を基本要素とする。演算増幅器２１４の出
力はＤラッチ２１５に伝送される。Ｄラッチ２１５の非
反転出力は演算増幅器２１４に戻される。従って、Ｄラ
ッチ２１５は、クロック入力信号線上のΣΔクロックの
レートで、ΣΔパルス列を生成する。そのΣΔパルス列
の平均電圧は変換されるアナログ信号に対応する。演算
増幅器２１４の非反転入力は一般的に基準電圧Vrefに結
合される。その基準電圧Vrefは(+V + 0V)/2 に等しい値
に固定される。ここで、+Vと0VはＤラッチの電源電圧で
ある。しかし、基準電圧Vrefを理想値(+V + -V)/2 に厳
密に等しくすることは実際は困難であり、少なくとも数
mVの差が生じる。このように差があると、Ｄラッチ２１
５の出力コードにDC成分が含まれることになり、その信
号に対して行われる信号処理の妨げになる。実際、DC成
分がΣΔコード化プロセスに与える影響は、非線形歪み
である。この非線形歪みにより、遠隔通信装置に用いら
れている線形ディジタル信号処理機構が動作不能にな
る。遠隔通信装置としては、データ回線終端装置(DCE;d
ata circuit terminating equipment)や、等化システム
またはクロックリカバリ処理システムがある。
ΣΔ変換器を示す。この単一ループΣΔ変換器は演算増
幅器２１４とＤラッチ２１５を基本要素とする。アナロ
グ信号上のDC成分をコンデンサ２１０により適正に抑制
した後、コード化される信号が積分器に入力される。こ
の積分器は演算増幅器２１４、抵抗２１１、およびコン
デンサ２１３を基本要素とする。演算増幅器２１４の出
力はＤラッチ２１５に伝送される。Ｄラッチ２１５の非
反転出力は演算増幅器２１４に戻される。従って、Ｄラ
ッチ２１５は、クロック入力信号線上のΣΔクロックの
レートで、ΣΔパルス列を生成する。そのΣΔパルス列
の平均電圧は変換されるアナログ信号に対応する。演算
増幅器２１４の非反転入力は一般的に基準電圧Vrefに結
合される。その基準電圧Vrefは(+V + 0V)/2 に等しい値
に固定される。ここで、+Vと0VはＤラッチの電源電圧で
ある。しかし、基準電圧Vrefを理想値(+V + -V)/2 に厳
密に等しくすることは実際は困難であり、少なくとも数
mVの差が生じる。このように差があると、Ｄラッチ２１
５の出力コードにDC成分が含まれることになり、その信
号に対して行われる信号処理の妨げになる。実際、DC成
分がΣΔコード化プロセスに与える影響は、非線形歪み
である。この非線形歪みにより、遠隔通信装置に用いら
れている線形ディジタル信号処理機構が動作不能にな
る。遠隔通信装置としては、データ回線終端装置(DCE;d
ata circuit terminating equipment)や、等化システム
またはクロックリカバリ処理システムがある。
【０００６】上述したDC成分を抑制する公知の解決法
は、基本的に、演算増幅器の非反転入力端子にさらにア
ナログ回路を接続し、ΣΔパルスに含まれるDC成分を補
償するためΣΔパルスをフィードバックさせる。しか
し、達成できる阻止率は約４０dBであるため、この解決
法には限界がある。
は、基本的に、演算増幅器の非反転入力端子にさらにア
ナログ回路を接続し、ΣΔパルスに含まれるDC成分を補
償するためΣΔパルスをフィードバックさせる。しか
し、達成できる阻止率は約４０dBであるため、この解決
法には限界がある。
【０００７】ΣΔパルスコード化の間に現れるDC成分を
補償する別の解決法は、DSP プロセッサにより行われる
ディジタル信号処理オペレーションの間に、このDC成分
を処理する特定の非線形アルゴリズムを用いる。この解
決法は非常に正確であるが、不運なことに実質的に不利
な点がある。というのは、そのアルゴリズムの場合、無
視することができないディジタル信号処理資源をDSP プ
ロセッサから必要とする。実際には、オーバサンプリン
グ周波数が増加すると、このようなアルゴリズムを必要
とするディジタル資源は高くなる傾向にある。例えば、
72kbpsのビット周波数でオペレートするベースバンド、
すなわち、ディジタルモデムの場合であって、オーバサ
ンプリング周波数が１４４ kHzであり、１５ MHzレート
でオペレートするDSP プロセッサを有するモデムの場
合、多分、そのディジタルプロセッサの約１００個の基
本サイクルのみが、１つの所定サンプルの処理に利用可
能である。そのため、DC成分を抑制する別のアルゴリズ
ムの場合、このアルゴリズムは、DSP プロセッサから数
個の基本サイクルを必要とするだけであり、全ディジタ
ル処理資源の数パーセントも使用しないことになる。
補償する別の解決法は、DSP プロセッサにより行われる
ディジタル信号処理オペレーションの間に、このDC成分
を処理する特定の非線形アルゴリズムを用いる。この解
決法は非常に正確であるが、不運なことに実質的に不利
な点がある。というのは、そのアルゴリズムの場合、無
視することができないディジタル信号処理資源をDSP プ
ロセッサから必要とする。実際には、オーバサンプリン
グ周波数が増加すると、このようなアルゴリズムを必要
とするディジタル資源は高くなる傾向にある。例えば、
72kbpsのビット周波数でオペレートするベースバンド、
すなわち、ディジタルモデムの場合であって、オーバサ
ンプリング周波数が１４４ kHzであり、１５ MHzレート
でオペレートするDSP プロセッサを有するモデムの場
合、多分、そのディジタルプロセッサの約１００個の基
本サイクルのみが、１つの所定サンプルの処理に利用可
能である。そのため、DC成分を抑制する別のアルゴリズ
ムの場合、このアルゴリズムは、DSP プロセッサから数
個の基本サイクルを必要とするだけであり、全ディジタ
ル処理資源の数パーセントも使用しないことになる。
【０００８】本発明の目的により解決される問題点は、
ディジタル信号プロセッサがさらに処理資源を必要する
ことなく、このディジタル信号プロセッサによりさらに
処理する前に、ΣΔパルス列に存在するDC成分を正確に
抑制することにある。
ディジタル信号プロセッサがさらに処理資源を必要する
ことなく、このディジタル信号プロセッサによりさらに
処理する前に、ΣΔパルス列に存在するDC成分を正確に
抑制することにある。
【０００９】
【課題を解決するための手段】このような問題点は、本
発明に係るDC成分抑制機構により解決される。DC成分抑
制機構はデシメーション回路内に位置し、このデシメー
ション回路はレジスタを含む。このレジスタには、初期
設定の間、DC成分の平均値に相当するディジタル値がロ
ードされる。DC成分はDSP プロセッサと、引算回路とに
より計算される。この引算回路はPCD ワードがディジタ
ルプロセッサに入力される前に、このPCD ワードから、
レジスタに蓄積された値を直接引算する。そのため、Σ
Δコード化の間にDC成分が現れたとしても、このDC成分
は、計算されたPCM サンプルには存在しない。このDC補
償は正確であって、初期設定期間の後のオペレーション
段階でDSP プロセッサからさらにディジタル信号処理資
源を必要としない。デシメーションフィルタは、PCM サ
ンプルの計算に際して生じる飽和を検知し、前記飽和検
知に応答して、（デシメーションフィルタにより計算す
ることができるPCMンプルの最小値または最大値に対応
する）予め定めたPCM サンプルを前記DSP プロセッサに
伝送する手段を備えるのが好ましい。
発明に係るDC成分抑制機構により解決される。DC成分抑
制機構はデシメーション回路内に位置し、このデシメー
ション回路はレジスタを含む。このレジスタには、初期
設定の間、DC成分の平均値に相当するディジタル値がロ
ードされる。DC成分はDSP プロセッサと、引算回路とに
より計算される。この引算回路はPCD ワードがディジタ
ルプロセッサに入力される前に、このPCD ワードから、
レジスタに蓄積された値を直接引算する。そのため、Σ
Δコード化の間にDC成分が現れたとしても、このDC成分
は、計算されたPCM サンプルには存在しない。このDC補
償は正確であって、初期設定期間の後のオペレーション
段階でDSP プロセッサからさらにディジタル信号処理資
源を必要としない。デシメーションフィルタは、PCM サ
ンプルの計算に際して生じる飽和を検知し、前記飽和検
知に応答して、（デシメーションフィルタにより計算す
ることができるPCMンプルの最小値または最大値に対応
する）予め定めたPCM サンプルを前記DSP プロセッサに
伝送する手段を備えるのが好ましい。
【００１０】次のようにすることができる。
【００１１】１） 本発明に係るデシメーションフィル
タであって、ΣΔクロック(fs)に同期して、ΣΔパルス
S(i)列を、式
タであって、ΣΔクロック(fs)に同期して、ΣΔパルス
S(i)列を、式
【００１２】
【数２】
【００１３】ただし、Cn: 決定されたデシメーション係
数に対応するデシメーションフィルタの係数の系列 に従って、PCM(pulse coded modulation) サンプル列に
変換し、前記PCM サンプルがディジタル信号プロセッサ
(DSP) により処理されるデシメーションフィルタにおい
て、ΣΔコーディングプロセスの間に現れるＤＣ成分を
表すディジタル値を蓄積する手段であって、前記ディジ
タル値が初期設定フェーズの間ＤＳＰプロセッサにより
計算される手段と、前記初期設定期間の後に動作して、
前記ディジタル値を前記各PCM サンプルから引算し、Ｄ
Ｃ成分が抑制されるＰＣＭサンプルの系列を生成する手
段とを含むことを特徴とする。
数に対応するデシメーションフィルタの係数の系列 に従って、PCM(pulse coded modulation) サンプル列に
変換し、前記PCM サンプルがディジタル信号プロセッサ
(DSP) により処理されるデシメーションフィルタにおい
て、ΣΔコーディングプロセスの間に現れるＤＣ成分を
表すディジタル値を蓄積する手段であって、前記ディジ
タル値が初期設定フェーズの間ＤＳＰプロセッサにより
計算される手段と、前記初期設定期間の後に動作して、
前記ディジタル値を前記各PCM サンプルから引算し、Ｄ
Ｃ成分が抑制されるＰＣＭサンプルの系列を生成する手
段とを含むことを特徴とする。
【００１４】２） 上記１）に記載のデシメーションフ
ィルタにおいて、ＰＣＭサンプルの計算に際して生じる
飽和を検知し、前記飽和に応答して、予め定めたＰＣＭ
サンプルを前記ＤＳＰプロセッサに伝送する手段をさら
に備えたことを特徴とする。
ィルタにおいて、ＰＣＭサンプルの計算に際して生じる
飽和を検知し、前記飽和に応答して、予め定めたＰＣＭ
サンプルを前記ＤＳＰプロセッサに伝送する手段をさら
に備えたことを特徴とする。
【００１５】３） 上記１）または２）に記載のデシメ
ーションフィルタにおいて、前記ΣΔクロック(fs)によ
り駆動され、Ｎ個のΣΔクロックパルスの間、連続して
１だけインクリメントされ、次のＮ個のΣΔクロックパ
ルスの間、１だけインクリメントされ、インクリメンテ
ーションパラメータ(DELTA(n))を生成する計数手段（３
２１，３３１，３４１）と、処理される次の入力サンプ
ルS(i+n)が乗算される前記デシメーションフィルタの係
数C(n)の値を蓄積する蓄積手段（３２０，３３０，３４
０）と、ΣΔクロック期間ごとに活動化され、前記蓄積
手段を前記インクリメンテーションパラメータ(DELTA
(n))を用いてインクリメントする手段（３２７，３３
７，３４７）と、前記蓄積手段（３２０，３３０，３４
０）の内容C(n)と、ΣΔサンプルD(i+n)列とから、３×
Ｎ個の入力ΣΔサンプルごとに、１つのＰＣＭサンプル
を取り出す手段（３２３，３３７）とをさらに備えたこ
とを特徴とする。
ーションフィルタにおいて、前記ΣΔクロック(fs)によ
り駆動され、Ｎ個のΣΔクロックパルスの間、連続して
１だけインクリメントされ、次のＮ個のΣΔクロックパ
ルスの間、１だけインクリメントされ、インクリメンテ
ーションパラメータ(DELTA(n))を生成する計数手段（３
２１，３３１，３４１）と、処理される次の入力サンプ
ルS(i+n)が乗算される前記デシメーションフィルタの係
数C(n)の値を蓄積する蓄積手段（３２０，３３０，３４
０）と、ΣΔクロック期間ごとに活動化され、前記蓄積
手段を前記インクリメンテーションパラメータ(DELTA
(n))を用いてインクリメントする手段（３２７，３３
７，３４７）と、前記蓄積手段（３２０，３３０，３４
０）の内容C(n)と、ΣΔサンプルD(i+n)列とから、３×
Ｎ個の入力ΣΔサンプルごとに、１つのＰＣＭサンプル
を取り出す手段（３２３，３３７）とをさらに備えたこ
とを特徴とする。
【００１６】４） 上記３）に記載のデシメーションフ
ィルタにおいて、ΣΔクロック(fs)から取り出された３
つの位相遅延クロックによりそれぞれ駆動され、３×Ｎ
個の連続入力ΣΔパルス系列から１つのＰＣＭサンプル
を計算する計算手段を含むことを特徴とする。
ィルタにおいて、ΣΔクロック(fs)から取り出された３
つの位相遅延クロックによりそれぞれ駆動され、３×Ｎ
個の連続入力ΣΔパルス系列から１つのＰＣＭサンプル
を計算する計算手段を含むことを特徴とする。
【００１７】５） 上記４）に記載のデシメーションフ
ィルタにおいて、計数手段は、制御端子を有し、該制御
端子のレベルが第１論理レベルであるとき、１だけイン
クリメントし、前記制御端子のレベルが第２論理レベル
であるとき、２だけデクリメントし、しかも、それぞ
れ、次のΣΔ入力サンプルS(i+n)により乗算される計数
の値C(n)を蓄積する第１レジスタと、該第１レジスタに
ロードされる次の係数C(n+1)を計数するため、ΣΔクロ
ック期間ごとに活動化され、前記計数手段の内容と、第
１レジスタの内容とを加算する加算手段とを含むことを
特徴とする。
ィルタにおいて、計数手段は、制御端子を有し、該制御
端子のレベルが第１論理レベルであるとき、１だけイン
クリメントし、前記制御端子のレベルが第２論理レベル
であるとき、２だけデクリメントし、しかも、それぞ
れ、次のΣΔ入力サンプルS(i+n)により乗算される計数
の値C(n)を蓄積する第１レジスタと、該第１レジスタに
ロードされる次の係数C(n+1)を計数するため、ΣΔクロ
ック期間ごとに活動化され、前記計数手段の内容と、第
１レジスタの内容とを加算する加算手段とを含むことを
特徴とする。
【００１８】６） 上記５）に記載のデシメーションフ
ィルタにおいて、３つの計数手段は、それぞれ、１レジ
スタに接続され、ΣΔパルス列を受信し、ΣΔクロック
(fs)期間ごとに、積C(n)×S(i+n)を計算する乗算手段
と、乗算手段の結果により連続的にインクリメントされ
る第２レジスタとをさらに含むことを特徴とする。
ィルタにおいて、３つの計数手段は、それぞれ、１レジ
スタに接続され、ΣΔパルス列を受信し、ΣΔクロック
(fs)期間ごとに、積C(n)×S(i+n)を計算する乗算手段
と、乗算手段の結果により連続的にインクリメントされ
る第２レジスタとをさらに含むことを特徴とする。
【００１９】７） 上記１または上記２）に記載のデシ
メーションフィルタにおいて、決定されたデシメーショ
ン係数に応じて前記係数C(n)を生成する手段と、前記系
列の係数C(n)とΣΔ入力サンプルS(n+1)とを乗算する乗
算手段と、ゼロに等しい係数Ｃ（３×Ｎ−１）の発生を
検知する手段と、前記係数Ｃ（３×Ｎ−１）の検知に応
答して、次のＰＣＭパルスの計算プロセスの開始を、１
つのΣΔクロックパルスだけシフトし、ＰＣＭパルス生
成段階を制御する手段とをさらに含むことを特徴とす
る。
メーションフィルタにおいて、決定されたデシメーショ
ン係数に応じて前記係数C(n)を生成する手段と、前記系
列の係数C(n)とΣΔ入力サンプルS(n+1)とを乗算する乗
算手段と、ゼロに等しい係数Ｃ（３×Ｎ−１）の発生を
検知する手段と、前記係数Ｃ（３×Ｎ−１）の検知に応
答して、次のＰＣＭパルスの計算プロセスの開始を、１
つのΣΔクロックパルスだけシフトし、ＰＣＭパルス生
成段階を制御する手段とをさらに含むことを特徴とす
る。
【００２０】８） 上記７）に記載のデシメーションフ
ィルタにおいて、ΣΔクロック(fs)をそれぞれ受信し、
３×Ｎ個の連続する入力ΣΔパルス系列から１つのPCM
サンプルを計算する計算手段であって、リセット端子と
制御端子を有し、該制御端子の状態に応じて、１だけイ
ンクリメントするか、あるいは２だけデクリメントする
計数手段と、対応するΣΔサンプルS(i+n)と乗算する係
数の値C(n)を蓄積する第１レジスタと、ΣΔクロック期
間ごとに活動化され、前記計数手段の内容と前記第１レ
ジスタの内容を加算し、前記第１レジスタにロードされ
る次の係数を計算する加算手段と、計数手段に対して制
御およびリセット信号をそれぞれ生成し、前記計算手段
で、係数C(n)系列を前記決定されたデシメーション係数
に応じて生成する手段とを含む計算手段をさらに含むこ
とを特徴とする。
ィルタにおいて、ΣΔクロック(fs)をそれぞれ受信し、
３×Ｎ個の連続する入力ΣΔパルス系列から１つのPCM
サンプルを計算する計算手段であって、リセット端子と
制御端子を有し、該制御端子の状態に応じて、１だけイ
ンクリメントするか、あるいは２だけデクリメントする
計数手段と、対応するΣΔサンプルS(i+n)と乗算する係
数の値C(n)を蓄積する第１レジスタと、ΣΔクロック期
間ごとに活動化され、前記計数手段の内容と前記第１レ
ジスタの内容を加算し、前記第１レジスタにロードされ
る次の係数を計算する加算手段と、計数手段に対して制
御およびリセット信号をそれぞれ生成し、前記計算手段
で、係数C(n)系列を前記決定されたデシメーション係数
に応じて生成する手段とを含む計算手段をさらに含むこ
とを特徴とする。
【００２１】９） 上記８）に記載のデシメーションフ
ィルタにおいて、前記決定に応答して、１つのＰＣＭパ
ルスの生成を１つのΣΔクロックパルスだけシフトし、
位相訂正を前記ＰＣＭクロックに伝送する手段と、前記
位相訂正時に１つのＰＣＭ計算をちょうど完了した計算
手段に含まれる計数手段をリセットする手段と、対応す
るＰＣＭサンプル計算が完全に完了するまで、動作し続
ける２つの計算手段の前記制御信号の同期を遅延させる
手段とをさらに含むことを特徴とする。
ィルタにおいて、前記決定に応答して、１つのＰＣＭパ
ルスの生成を１つのΣΔクロックパルスだけシフトし、
位相訂正を前記ＰＣＭクロックに伝送する手段と、前記
位相訂正時に１つのＰＣＭ計算をちょうど完了した計算
手段に含まれる計数手段をリセットする手段と、対応す
るＰＣＭサンプル計算が完全に完了するまで、動作し続
ける２つの計算手段の前記制御信号の同期を遅延させる
手段とをさらに含むことを特徴とする。
【００２２】１０） 上記１）ないし上記１０）のいず
れかに記載のデシメーションフィルタを用いたＡ／Ｄ変
換器であって、二重ループΣΔコーダを含むことを特徴
とする。
れかに記載のデシメーションフィルタを用いたＡ／Ｄ変
換器であって、二重ループΣΔコーダを含むことを特徴
とする。
【００２３】１１） 上記１０）に記載のＡ／Ｄ変換器
において、前記ΣΔコーダは、出力信号およびフィード
バック信号を生成する閾値設定回路と、前記アナログ入
力信号と、前記出力およびフィードバック信号とを、少
なくとも１つのフィードバックループの手段により受信
するフィルタと、前記少なくとも１つのフィードバック
ループに位置し、ΣΔクロックの期間ごとに、前記閾値
設定回路により生成されたΣΔコードを特定の論理レベ
ルに戻し、前記変換器を、前記閾値設定回路の立ち上が
りおよび立ち下がりの非対称に感知させない手段とを含
むことを特徴とする。
において、前記ΣΔコーダは、出力信号およびフィード
バック信号を生成する閾値設定回路と、前記アナログ入
力信号と、前記出力およびフィードバック信号とを、少
なくとも１つのフィードバックループの手段により受信
するフィルタと、前記少なくとも１つのフィードバック
ループに位置し、ΣΔクロックの期間ごとに、前記閾値
設定回路により生成されたΣΔコードを特定の論理レベ
ルに戻し、前記変換器を、前記閾値設定回路の立ち上が
りおよび立ち下がりの非対称に感知させない手段とを含
むことを特徴とする。
【００２４】１２） 上記１１）に記載のＡ／Ｄ変換器
において、電話線からアナログ入力信号と、前記第１フ
ィードバックループから第１フィードバック信号を受信
する第１積分回路と、第１積分回路のアナログ信号と、
第２フィードバックループからの第２フィードバック信
号とを有し、しかも、前記閾値設定回路に接続された出
力端子を有する第２積分回路と、第１フィードバックル
ープを介して前記第１積分回路に搬送されたフィードバ
ック信号をゼロ復帰させる第１手段と、第２フィードバ
ックループを介して前記第２積分回路に搬送されるフィ
ードバック信号をゼロ復帰させる第２手段とをさらに含
むことを特徴とする。
において、電話線からアナログ入力信号と、前記第１フ
ィードバックループから第１フィードバック信号を受信
する第１積分回路と、第１積分回路のアナログ信号と、
第２フィードバックループからの第２フィードバック信
号とを有し、しかも、前記閾値設定回路に接続された出
力端子を有する第２積分回路と、第１フィードバックル
ープを介して前記第１積分回路に搬送されたフィードバ
ック信号をゼロ復帰させる第１手段と、第２フィードバ
ックループを介して前記第２積分回路に搬送されるフィ
ードバック信号をゼロ復帰させる第２手段とをさらに含
むことを特徴とする。
【００２５】１３） 上記１２）に記載のＡ／Ｄ変換器
において、第１および第２フィードバックループを介し
て搬送されたフィードバック信号をゼロ復帰させる第１
および第２手段は、前記閾値設定回路に接続され、しか
も、前記ΣΔクロックを受信するＮＯＲゲートを備えた
ことを特徴とする。
において、第１および第２フィードバックループを介し
て搬送されたフィードバック信号をゼロ復帰させる第１
および第２手段は、前記閾値設定回路に接続され、しか
も、前記ΣΔクロックを受信するＮＯＲゲートを備えた
ことを特徴とする。
【００２６】１４） 上記１３）に記載のＡ／Ｄ変換器
において、ΣΔ変換器は、ΣΔクロック(fs)によりクロ
ックされ、第１出力端子でΣΔコードを生成し、第２出
力端子で反転されたΣΔコードを生成するラッチと、第
１入力端子が前記クロックに結合され、第２入力端子が
前記ラッチの前記第１出力端子に接続された第１ＮＯＲ
ゲートからの第１フィードバック信号と、変換される電
話線からのアナログ信号とを受信する第１積分回路と、
前記クロックを受信する第１入力端子と、前記ラッチの
前記第２出力端子に接続された第２入力端子を有する第
２ＮＯＲゲートと、前記第１積分回路の出力信号とを受
信する第２積分回路とをさらに含むことを特徴とする。
において、ΣΔ変換器は、ΣΔクロック(fs)によりクロ
ックされ、第１出力端子でΣΔコードを生成し、第２出
力端子で反転されたΣΔコードを生成するラッチと、第
１入力端子が前記クロックに結合され、第２入力端子が
前記ラッチの前記第１出力端子に接続された第１ＮＯＲ
ゲートからの第１フィードバック信号と、変換される電
話線からのアナログ信号とを受信する第１積分回路と、
前記クロックを受信する第１入力端子と、前記ラッチの
前記第２出力端子に接続された第２入力端子を有する第
２ＮＯＲゲートと、前記第１積分回路の出力信号とを受
信する第２積分回路とをさらに含むことを特徴とする。
【００２７】１５） 本発明に係るデータ回線終端装置
(DCE;data circuit terminating equipment)であって、
上記１０）に記載のＡ／Ｄ変換器を用いたことを特徴と
する。
(DCE;data circuit terminating equipment)であって、
上記１０）に記載のＡ／Ｄ変換器を用いたことを特徴と
する。
【００２８】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００２９】図１を説明する。本発明の実施例で用いら
れるデシメーション回路を説明する。このデシメーショ
ン回路は特にヨーロッパ特許出願第 91480114.7 号に記
述されたものである。この特許出願番号を付して本実施
例の一部とする。このデシメーション回路を簡単に説明
する。このデシメーション回路は計数手段３２１，３３
１，３４１を含む。計数手段３２１，３３１，３４１は
ΣΔクロックにより駆動され、Ｎ個のΣΔクロックパル
スで１だけインクリメントされ、次のＮ個のΣΔクロッ
クパルスで１だけインクリメントされ、一連のインクリ
メントパラメータDELTA(n)を供給する。また、デシメー
ション回路は蓄積手段３２０，３３０，３４０を含む。
この蓄積手段３２０，３３０，３４０はデシメーション
フィルタ伝達関数に対応する係数C(n)の値を蓄積する。
さらに、デシメーション回路は、ΣΔクロックにより駆
動される手段であって、インクリメントパラメータDELT
A(n)を蓄積した蓄積手段をインクリメントする手段を含
む。最後に、計算手段は、１つのPCM サンプルを、３×
Ｎ個の入力ΣΔサンプルごとに、蓄積手段にロードされ
た内容C(n)から取り出すとともに、コード化されたΣΔ
サンプルS(n+1)列を取り出す手段を含む。ヨーロッパ特
許出願第91480114.7号で説明したように、PCM サンプル
を計算するために必要な係数C(n)が直接オンラインで受
信されたΣΔパルスを用いて計算されるので、種々のデ
シメーション係数を有するデシメーションプロセスは、
さらにディジタル信号処理資源を利用することなく、容
易に供給される。特に、デシメーションフィルタはINPU
T SPL 信号線３０１上のΣΔパルス列を受信し、受信さ
れたΣΔパルスを、PCM ワードに変換し、データバス３
０３上に出力する。このようにするため、デシメーショ
ン回路は、信号線３００上のオーバサンプリング周波数
クロックfs(c) と、信号線３０２上のPCM クロックとを
受信する。１つのPCM サンプルは３つの個々の計算手段
により計算される。３つの計算は、それぞれ、３つの対
応する計算ブロック３５０，３６０，および３７０によ
り行われる。計算ブロック３５０，３６０，および３７
０は、それぞれ、信号線３０１から受信された３×Ｎ個
の入力サンプルの集合から１つのPCM サンプルを計算す
る。計算ブロック３５０，３６０，および３７０は、上
記ヨーロッパ特許出願第 91480114.7 号に充分記載され
ているが、その構成が同様なので、第１の計算ブロック
の構造のみを充分詳細に説明する。計算ブロック３５
０、３６０，および３７０は、それぞれ、３つの位相遅
延クロックＲ０，Ｒ１，およびＲ２により駆動される。
位相遅延クロックＲ０，Ｒ１，およびＲ２は、図２に示
す信号線３０２上のPCM クロックを受信するデコード回
路３１０により生成される。デコード回路３１０は、上
記ヨーロッパ特許出願第 91480114.7 の図７ｃ，図７
ｄ，図７ｅ，および図７ｆに示すように、PCM クロック
の周波数の1/3 の周波数で位相遅延クロックＲ０，Ｒ
１，およびＲ２をそれぞれ生成し３つの信号線３０４，
３０５，および３０６上に出力する。しかし、デコード
回路３１０はヨーロッパ特許出願第91480115.4号に記載
の回路と置換することができることに注意すべきであ
る。ヨーロッパ特許出願第91480115.4号はPCM サンプル
の生成段階制御が記載されている。このヨーロッパ特許
出願の番号を付して実施例の一部とする。３つの計算ブ
ロック３０４，３０５，および３０６は、Ｎ個の入力サ
ンプルS(i)ごとに１つのPCM サンプルを生成することが
でき、その結果、全ダウンサンプリングプロセスに所要
のデシメーション係数Ｎを供給する。
れるデシメーション回路を説明する。このデシメーショ
ン回路は特にヨーロッパ特許出願第 91480114.7 号に記
述されたものである。この特許出願番号を付して本実施
例の一部とする。このデシメーション回路を簡単に説明
する。このデシメーション回路は計数手段３２１，３３
１，３４１を含む。計数手段３２１，３３１，３４１は
ΣΔクロックにより駆動され、Ｎ個のΣΔクロックパル
スで１だけインクリメントされ、次のＮ個のΣΔクロッ
クパルスで１だけインクリメントされ、一連のインクリ
メントパラメータDELTA(n)を供給する。また、デシメー
ション回路は蓄積手段３２０，３３０，３４０を含む。
この蓄積手段３２０，３３０，３４０はデシメーション
フィルタ伝達関数に対応する係数C(n)の値を蓄積する。
さらに、デシメーション回路は、ΣΔクロックにより駆
動される手段であって、インクリメントパラメータDELT
A(n)を蓄積した蓄積手段をインクリメントする手段を含
む。最後に、計算手段は、１つのPCM サンプルを、３×
Ｎ個の入力ΣΔサンプルごとに、蓄積手段にロードされ
た内容C(n)から取り出すとともに、コード化されたΣΔ
サンプルS(n+1)列を取り出す手段を含む。ヨーロッパ特
許出願第91480114.7号で説明したように、PCM サンプル
を計算するために必要な係数C(n)が直接オンラインで受
信されたΣΔパルスを用いて計算されるので、種々のデ
シメーション係数を有するデシメーションプロセスは、
さらにディジタル信号処理資源を利用することなく、容
易に供給される。特に、デシメーションフィルタはINPU
T SPL 信号線３０１上のΣΔパルス列を受信し、受信さ
れたΣΔパルスを、PCM ワードに変換し、データバス３
０３上に出力する。このようにするため、デシメーショ
ン回路は、信号線３００上のオーバサンプリング周波数
クロックfs(c) と、信号線３０２上のPCM クロックとを
受信する。１つのPCM サンプルは３つの個々の計算手段
により計算される。３つの計算は、それぞれ、３つの対
応する計算ブロック３５０，３６０，および３７０によ
り行われる。計算ブロック３５０，３６０，および３７
０は、それぞれ、信号線３０１から受信された３×Ｎ個
の入力サンプルの集合から１つのPCM サンプルを計算す
る。計算ブロック３５０，３６０，および３７０は、上
記ヨーロッパ特許出願第 91480114.7 号に充分記載され
ているが、その構成が同様なので、第１の計算ブロック
の構造のみを充分詳細に説明する。計算ブロック３５
０、３６０，および３７０は、それぞれ、３つの位相遅
延クロックＲ０，Ｒ１，およびＲ２により駆動される。
位相遅延クロックＲ０，Ｒ１，およびＲ２は、図２に示
す信号線３０２上のPCM クロックを受信するデコード回
路３１０により生成される。デコード回路３１０は、上
記ヨーロッパ特許出願第 91480114.7 の図７ｃ，図７
ｄ，図７ｅ，および図７ｆに示すように、PCM クロック
の周波数の1/3 の周波数で位相遅延クロックＲ０，Ｒ
１，およびＲ２をそれぞれ生成し３つの信号線３０４，
３０５，および３０６上に出力する。しかし、デコード
回路３１０はヨーロッパ特許出願第91480115.4号に記載
の回路と置換することができることに注意すべきであ
る。ヨーロッパ特許出願第91480115.4号はPCM サンプル
の生成段階制御が記載されている。このヨーロッパ特許
出願の番号を付して実施例の一部とする。３つの計算ブ
ロック３０４，３０５，および３０６は、Ｎ個の入力サ
ンプルS(i)ごとに１つのPCM サンプルを生成することが
でき、その結果、全ダウンサンプリングプロセスに所要
のデシメーション係数Ｎを供給する。
【００３０】第１計算ブロック３５０はCOEFF0レジスタ
３２０を含む。COEFF0レジスタ３２０はフィルタリング
およびデシメーションプロセスで用いることになる係数
C(n)を蓄積する。COEFF0レジスタ３２０は入力バスがAD
DER0加算回路３２７の対応する出力バスに接続されてい
る。第１計算ブロック３５０はACCU0 累算器３２２をさ
らに含む。ACCU0 累算器３２２の入力バスはADDEERO 加
算回路３２７の出力バスに接続されている。あるいはま
た、ADDEER0 加算回路３２７は新たに計算された係数
や、部分的な結果CO×Si + C1×S(i+1) + C2×S(i+2)
...を計算するために用いられる。この部分的な結果は
ΣΔパルス列Ｓｉを用いて生成される。カウンタ３１１
はそのクロック入力端子で信号線３０２上のPCM クロッ
クを受信し、そのリセット端子で信号線３０４上のクロ
ックＲ０を受信する。カウンタ３１１は制御信号を生成
し、INCCTRO カウンタ３２１に出力する。INCCTR0 カウ
ンタ３２１はDELTA(i)の値を連続的に生成するために用
いられる。DELTA(i)の値は一連の係数C(n)を計算するの
に必要である。カウンタ３２１の内容は、１だけインク
リメントするか、あるいは、カウンタ３１１の出力の状
態に応じて２だけデクリメントするかのいずれかにより
更新される。INCCTR0 カウンタ３２１の出力バスはMPXO
マルチプレクサ３２４の第１入力バスに接続されてい
る。マルチプレクサ３２４は第２入力バスを有し、この
第２入力バスはACCU0 累算器３２２の出力バスに接続さ
れている。MPXOマルチプレクサ３２４は信号線３００上
のオーバサンプリングクロックfs(c) により制御され
る。MPXOマルチプレクサ３２４の出力バスは、ADDER0加
算回路３２７の第１入力バスに接続され、ADDER0加算回
路３２７の第２入力バスはXOR 回路３２３の出力バスに
接続されている。XOR 回路３２３はその第１入力端子が
AND ゲート３２６の出力端子に接続され、その第２入力
端子がレジスタ３２０の出力バスに接続されている。AN
D ゲート３２６は第１入力端子にて信号線３００上のオ
ーバサンプリングクロックFs(c) を受信し、第２入力端
子にてΣΔパルス列の入力サンプルを受信する。また、
AND ゲート３２６の出力端子はADDER0加算回路の「キヤ
リイン」入力端子に接続されている。ACCU0 累算器３２
２の出力端子はゲート３２５の入力端子に接続されてい
る。ゲート３２５５は計算されたPCM サンプルを３×Ｎ
のΣΔクロックパルスごとにＯＲゲートの第１入力端子
に伝送する。COEFF0レジスタ３２０、INCCTR0 カウンタ
３２１、ACCU0 累算器３２２、およびゲート３２５は、
図２に示すデコード回路３１０により生成された第１RO
クロックを受信する。また、COEFF0レジスタ３２０、IN
CCTR0 カウンタ３２１、ACCU0 累算器３２２は、信号線
３００上のオーバサンプリングクロックＣを受信する。
上述したヨーロッパ特許出願で説明したように、フィル
タリング／デシメーション回路の動作は次のようにな
る。第１計算ブロック３５０を考察する。すなわち、信
号線３００上のオーバサンプリングクロックfs(c) のク
ロック期間ごとに、INCCTR0 カウンタ３２１は、カウン
タ３１１の出力の状態に応じて、１だけインクリメント
するか、あるいは２だけデクリメントするかのいずれか
により、一連のDELTA(i)の値を生成する。そして、その
係数C(n)はレジスタ３２０で更新される。係数C(n)を更
新するため、オーバサンプリングクロック期間の第１の
1/2 期間で、すなわち、信号線３００のfsクロックがロ
ーレベルにあるとき、MPXOマルチプレクサ３２４は、IN
CCTR0 カウンタの出力バス上のDELTA(i)の値を、ADDER0
加算回路３２７の第１入力バスに伝送する。ADDER0加算
回路３２７の第２入力バスはXOR ３２３を介してCOEFF0
レジスタ３２０の内容を受信する。というのは、ANNDゲ
ート３２６の出力は、信号線３００上のオーバサンプリ
ングクロックfs(c) がローレベルなので、ローレベルに
セットされるからである。同様に、ADDER0加算回路３２
７のキャリイン入力端子はローレベルである。そのた
め、ADDER0加算回路３２７は、C(n) = C(n-1) + DELTA
(n-1)を計算し、その計算結果C(n)を、ΣΔクロック期
間の立ち上がりで、すなわち、ΣΔクロック期間の第１
の1/2 期間で、COEFF0レジスタ３２０に蓄積する。オー
バサンプリングクロック期間の第２の1/2 期間の間、す
なわち、オーバサンプリングクロック信号がハイレベル
であるとき、MPXOマルチプレクサ３２４はACCU0累算器
３２２の内容をADDER0加算回路３２７の第１入力バス上
に伝送する。一方、ADDER0加算回路３２７の第２入力バ
スはＸＯＲゲート３２３の出力を受信する。ＸＯＲゲー
ト３２３は、ADDER0加算回路３２７に、オーバサンプリ
ングクロック期間の第２の1/2 期間に、信号線３０１上
にある入力サンプルSPLCの値に応じて、OEFF0 レジスタ
３２０の内容を伝送するか、あるいは、その内容を逆転
させた内容を伝送する。同時に、入力サンプルSPL の値
は、AND ゲート３２６を介して、ADDER0加算回路３２７
のキャリイン入力端子に入力される。
３２０を含む。COEFF0レジスタ３２０はフィルタリング
およびデシメーションプロセスで用いることになる係数
C(n)を蓄積する。COEFF0レジスタ３２０は入力バスがAD
DER0加算回路３２７の対応する出力バスに接続されてい
る。第１計算ブロック３５０はACCU0 累算器３２２をさ
らに含む。ACCU0 累算器３２２の入力バスはADDEERO 加
算回路３２７の出力バスに接続されている。あるいはま
た、ADDEER0 加算回路３２７は新たに計算された係数
や、部分的な結果CO×Si + C1×S(i+1) + C2×S(i+2)
...を計算するために用いられる。この部分的な結果は
ΣΔパルス列Ｓｉを用いて生成される。カウンタ３１１
はそのクロック入力端子で信号線３０２上のPCM クロッ
クを受信し、そのリセット端子で信号線３０４上のクロ
ックＲ０を受信する。カウンタ３１１は制御信号を生成
し、INCCTRO カウンタ３２１に出力する。INCCTR0 カウ
ンタ３２１はDELTA(i)の値を連続的に生成するために用
いられる。DELTA(i)の値は一連の係数C(n)を計算するの
に必要である。カウンタ３２１の内容は、１だけインク
リメントするか、あるいは、カウンタ３１１の出力の状
態に応じて２だけデクリメントするかのいずれかにより
更新される。INCCTR0 カウンタ３２１の出力バスはMPXO
マルチプレクサ３２４の第１入力バスに接続されてい
る。マルチプレクサ３２４は第２入力バスを有し、この
第２入力バスはACCU0 累算器３２２の出力バスに接続さ
れている。MPXOマルチプレクサ３２４は信号線３００上
のオーバサンプリングクロックfs(c) により制御され
る。MPXOマルチプレクサ３２４の出力バスは、ADDER0加
算回路３２７の第１入力バスに接続され、ADDER0加算回
路３２７の第２入力バスはXOR 回路３２３の出力バスに
接続されている。XOR 回路３２３はその第１入力端子が
AND ゲート３２６の出力端子に接続され、その第２入力
端子がレジスタ３２０の出力バスに接続されている。AN
D ゲート３２６は第１入力端子にて信号線３００上のオ
ーバサンプリングクロックFs(c) を受信し、第２入力端
子にてΣΔパルス列の入力サンプルを受信する。また、
AND ゲート３２６の出力端子はADDER0加算回路の「キヤ
リイン」入力端子に接続されている。ACCU0 累算器３２
２の出力端子はゲート３２５の入力端子に接続されてい
る。ゲート３２５５は計算されたPCM サンプルを３×Ｎ
のΣΔクロックパルスごとにＯＲゲートの第１入力端子
に伝送する。COEFF0レジスタ３２０、INCCTR0 カウンタ
３２１、ACCU0 累算器３２２、およびゲート３２５は、
図２に示すデコード回路３１０により生成された第１RO
クロックを受信する。また、COEFF0レジスタ３２０、IN
CCTR0 カウンタ３２１、ACCU0 累算器３２２は、信号線
３００上のオーバサンプリングクロックＣを受信する。
上述したヨーロッパ特許出願で説明したように、フィル
タリング／デシメーション回路の動作は次のようにな
る。第１計算ブロック３５０を考察する。すなわち、信
号線３００上のオーバサンプリングクロックfs(c) のク
ロック期間ごとに、INCCTR0 カウンタ３２１は、カウン
タ３１１の出力の状態に応じて、１だけインクリメント
するか、あるいは２だけデクリメントするかのいずれか
により、一連のDELTA(i)の値を生成する。そして、その
係数C(n)はレジスタ３２０で更新される。係数C(n)を更
新するため、オーバサンプリングクロック期間の第１の
1/2 期間で、すなわち、信号線３００のfsクロックがロ
ーレベルにあるとき、MPXOマルチプレクサ３２４は、IN
CCTR0 カウンタの出力バス上のDELTA(i)の値を、ADDER0
加算回路３２７の第１入力バスに伝送する。ADDER0加算
回路３２７の第２入力バスはXOR ３２３を介してCOEFF0
レジスタ３２０の内容を受信する。というのは、ANNDゲ
ート３２６の出力は、信号線３００上のオーバサンプリ
ングクロックfs(c) がローレベルなので、ローレベルに
セットされるからである。同様に、ADDER0加算回路３２
７のキャリイン入力端子はローレベルである。そのた
め、ADDER0加算回路３２７は、C(n) = C(n-1) + DELTA
(n-1)を計算し、その計算結果C(n)を、ΣΔクロック期
間の立ち上がりで、すなわち、ΣΔクロック期間の第１
の1/2 期間で、COEFF0レジスタ３２０に蓄積する。オー
バサンプリングクロック期間の第２の1/2 期間の間、す
なわち、オーバサンプリングクロック信号がハイレベル
であるとき、MPXOマルチプレクサ３２４はACCU0累算器
３２２の内容をADDER0加算回路３２７の第１入力バス上
に伝送する。一方、ADDER0加算回路３２７の第２入力バ
スはＸＯＲゲート３２３の出力を受信する。ＸＯＲゲー
ト３２３は、ADDER0加算回路３２７に、オーバサンプリ
ングクロック期間の第２の1/2 期間に、信号線３０１上
にある入力サンプルSPLCの値に応じて、OEFF0 レジスタ
３２０の内容を伝送するか、あるいは、その内容を逆転
させた内容を伝送する。同時に、入力サンプルSPL の値
は、AND ゲート３２６を介して、ADDER0加算回路３２７
のキャリイン入力端子に入力される。
【００３１】ΣΔクロック期間の第２の1/2 期間の間、
信号線３０１上の入力ΣΔサンプルS(n+1)は、レジスタ
３２０に蓄積した係数C(n)と乗算され、その結果S(n+1)
×C(n)は、ADDER0加算回路３２７により、ACCU0 累算器
３２２の内容と加算される。この加算結果、すなわち、
PCM サンプルの部分的な計算C(0)×S(i) + C(1)×S(i+
1) + C(2)×S(i+2)....が、オーバサンプリングクロッ
クfsの立ち下がりで、すなわち、ΣΔクロックfsのクロ
ック期間の第２の1/2 期間の終りで、ACCU0 累算器３２
２にロードされる。INCCTR0 カウンタ３２１を用いてDE
LTA(i)系列を連続的に生成する。DELTA(i)系列は、上述
したヨーロッパ特許出願で説明したように、計算ブロッ
ク３５０によるPCM サンプル計算に必要であり、カウン
タ３１１により次のように制御される。すなわち、カウ
ンタ３１１の出力がローレベルにセットされると、INCC
TR0 カウンタ３２１は、信号線３００上のオーバサンプ
リングクロックfs(c) がハイレベルに切り換えられたと
き、１だけインクリメントされる。逆に、カウンタ３１
１の出力がハイレベルにセットされると、INCCTROウン
タ３２１は、信号線３００上のオーバサンプリングクロ
ック期間の立上がりで、２だけデクリメントされる。そ
のため、クロック期間ごとに、もう少し正確に言うと、
オーバサンプリングクロックfs(c) がハイレベルに切り
換えられる、オーバサンプリングクロック期間の1/2 期
間ごとに、INCCTR0 カウンタ３２１は、C(n) = C(n-1)
+ DELTA(n-1)の関係に従って、PCM サンプルを計算する
のに必要な係数の値を更新するのに用いられるDELTA の
値をストアする。係数C(n)の値は次のクロック期間の第
１の1/2 期間に更新される。図２のデコード回路３１０
により生成されたＲ０クロックを用いて、異なるレジス
タやカウンタをリセットする。すなわち、COEFF0レジス
タ３２０、INCCTR0 カウンタ３２１、およびカウンタ３
１１は、信号線３０４上のR0クロックがハイレベルに切
り換えられたとき、リセットされる。逆に、ACCU0 累算
器３２２は、R0クロックがローレベルに切り換えられた
とき、リセットされる。さらに、カウンタ３１１は信号
線３０２上のPCM クロックが立上がるごとに切り換えら
れる。そのため、信号線３０４上のPCM クロックがハイ
レベルに切り換えられたとき、カウンタ３１１がリセッ
トされ、カウンタ３１１の出力がローレベルにセットさ
れる。そして、INCCTRカウンタ３２１はＮ個のオーバサ
ンプリングクロック期間の間、１だけインクリメントさ
れる。信号線３０２上の次のPCM パルスで、カウンタ３
１１の出力はハイレベルに切り換えられ、カウンタ３１
１の出力はハイレベルに切り換えられ、INCCTRカウンタ
３２１は、Ｎ個のオーバサンプリングクロック期間の間
に２だけデクリメントされる。同様に、信号線３０２上
の次のPCM クロックパルスで、カウンタ３１１の出力は
再びローレベルに切り換えられ、INCCTRカウンタ３２１
はＮ個のオーバサンプリングクロックの間に再び１だけ
インクリメントされる。３×Ｎ個の連続するオーバサン
プリングクロック期間の終りに、ACCU0 累算器３２２
に、
信号線３０１上の入力ΣΔサンプルS(n+1)は、レジスタ
３２０に蓄積した係数C(n)と乗算され、その結果S(n+1)
×C(n)は、ADDER0加算回路３２７により、ACCU0 累算器
３２２の内容と加算される。この加算結果、すなわち、
PCM サンプルの部分的な計算C(0)×S(i) + C(1)×S(i+
1) + C(2)×S(i+2)....が、オーバサンプリングクロッ
クfsの立ち下がりで、すなわち、ΣΔクロックfsのクロ
ック期間の第２の1/2 期間の終りで、ACCU0 累算器３２
２にロードされる。INCCTR0 カウンタ３２１を用いてDE
LTA(i)系列を連続的に生成する。DELTA(i)系列は、上述
したヨーロッパ特許出願で説明したように、計算ブロッ
ク３５０によるPCM サンプル計算に必要であり、カウン
タ３１１により次のように制御される。すなわち、カウ
ンタ３１１の出力がローレベルにセットされると、INCC
TR0 カウンタ３２１は、信号線３００上のオーバサンプ
リングクロックfs(c) がハイレベルに切り換えられたと
き、１だけインクリメントされる。逆に、カウンタ３１
１の出力がハイレベルにセットされると、INCCTROウン
タ３２１は、信号線３００上のオーバサンプリングクロ
ック期間の立上がりで、２だけデクリメントされる。そ
のため、クロック期間ごとに、もう少し正確に言うと、
オーバサンプリングクロックfs(c) がハイレベルに切り
換えられる、オーバサンプリングクロック期間の1/2 期
間ごとに、INCCTR0 カウンタ３２１は、C(n) = C(n-1)
+ DELTA(n-1)の関係に従って、PCM サンプルを計算する
のに必要な係数の値を更新するのに用いられるDELTA の
値をストアする。係数C(n)の値は次のクロック期間の第
１の1/2 期間に更新される。図２のデコード回路３１０
により生成されたＲ０クロックを用いて、異なるレジス
タやカウンタをリセットする。すなわち、COEFF0レジス
タ３２０、INCCTR0 カウンタ３２１、およびカウンタ３
１１は、信号線３０４上のR0クロックがハイレベルに切
り換えられたとき、リセットされる。逆に、ACCU0 累算
器３２２は、R0クロックがローレベルに切り換えられた
とき、リセットされる。さらに、カウンタ３１１は信号
線３０２上のPCM クロックが立上がるごとに切り換えら
れる。そのため、信号線３０４上のPCM クロックがハイ
レベルに切り換えられたとき、カウンタ３１１がリセッ
トされ、カウンタ３１１の出力がローレベルにセットさ
れる。そして、INCCTRカウンタ３２１はＮ個のオーバサ
ンプリングクロック期間の間、１だけインクリメントさ
れる。信号線３０２上の次のPCM パルスで、カウンタ３
１１の出力はハイレベルに切り換えられ、カウンタ３１
１の出力はハイレベルに切り換えられ、INCCTRカウンタ
３２１は、Ｎ個のオーバサンプリングクロック期間の間
に２だけデクリメントされる。同様に、信号線３０２上
の次のPCM クロックパルスで、カウンタ３１１の出力は
再びローレベルに切り換えられ、INCCTRカウンタ３２１
はＮ個のオーバサンプリングクロックの間に再び１だけ
インクリメントされる。３×Ｎ個の連続するオーバサン
プリングクロック期間の終りに、ACCU0 累算器３２２
に、
【００３２】
【数３】
【００３３】の式に従ってΣΔパルスから取り出した１
つのPCM サンプルの値がロードされる。PCM サンプルは
R0クロックパルスごとにゲートの出力に伝送される。３
×Ｎ個の入力サンプルは（計算ブロック３５０で計算さ
れる）PCM 出力サンプルを生成するのに必要であるの
で、計算ブロック３５０で出力されたPCM 出力サンプル
は、その周波数はfs/3である。計算ブロック３６０およ
び３７０のオペレーションは同様であるが、そのオペレ
ーションは計算ブロック３５０でのオペレーションに対
して位相遅れがある。実際には、計算ブロック３６０
（または、計算ブロック３７０）では、位相が遅れたR1
クロック（または、R2クロック）により駆動される。R1
クロックは、図２に示すような信号線３０５（または、
３０６）上のデコード回路３１０により生成される。こ
れらの計算ブロックでのオペレーションは上述したアプ
リケーションで充分に説明され明らかにされている。そ
の結果、３つの計算ブロック３５０，３６０，および３
７０は、それぞれ、（ＯＲゲートの１つの入力端子に伝
送される）３×Ｎ個のサンプルごとに１つのPCM サンプ
ルを生成するが、fs/Nの周波数でPCM サンプル列を生成
する。ＯＲゲート３１４の出力端子はレジスタ３１５に
接続されており、レジスタ３１５は所要のfs/Nの周波数
でPCM データバス上にPCM ワードを供給する。
つのPCM サンプルの値がロードされる。PCM サンプルは
R0クロックパルスごとにゲートの出力に伝送される。３
×Ｎ個の入力サンプルは（計算ブロック３５０で計算さ
れる）PCM 出力サンプルを生成するのに必要であるの
で、計算ブロック３５０で出力されたPCM 出力サンプル
は、その周波数はfs/3である。計算ブロック３６０およ
び３７０のオペレーションは同様であるが、そのオペレ
ーションは計算ブロック３５０でのオペレーションに対
して位相遅れがある。実際には、計算ブロック３６０
（または、計算ブロック３７０）では、位相が遅れたR1
クロック（または、R2クロック）により駆動される。R1
クロックは、図２に示すような信号線３０５（または、
３０６）上のデコード回路３１０により生成される。こ
れらの計算ブロックでのオペレーションは上述したアプ
リケーションで充分に説明され明らかにされている。そ
の結果、３つの計算ブロック３５０，３６０，および３
７０は、それぞれ、（ＯＲゲートの１つの入力端子に伝
送される）３×Ｎ個のサンプルごとに１つのPCM サンプ
ルを生成するが、fs/Nの周波数でPCM サンプル列を生成
する。ＯＲゲート３１４の出力端子はレジスタ３１５に
接続されており、レジスタ３１５は所要のfs/Nの周波数
でPCM データバス上にPCM ワードを供給する。
【００３４】上述したように、レジスタ３１５の出力端
子に出力されるPCM ワードの系列には、ＤＣ成分が現れ
る。このＤＣ成分は、図示しないDSP により行われる線
形信号処理オペレーション、例えば、等化アルゴリズム
の実行や、モデムの場合でいえばクロックリカバリオペ
レーションに影響を与えるかもしれないものである。こ
のＤＣ成分は図３に示す回路、すなわち、今説明してい
る回路により抑制される。レジスタ３１５はPCM サンプ
ルを蓄積する。PCM サンプルは本発明の好ましい実施例
では（符号ビットを有する）２６ビットを備えており、
PCM データバス３０３上に出力される。PCM ワード長は
セレクタ４００により制限される。PCMード長は処理さ
れ、現在利用可能な１６ビットレジスタを用いてさらに
処理オペレーションを行うことができる。レジスタ４０
０の出力端子はバス４０１である。バス４０１は加算回
路４０２の第１入力バスに接続されている。加算回路４
０２の第２入力バスはレジスタ４０４の出力端子に接続
されている。加算回路４０２の出力端子は３ウェイセレ
クタ４０５の入力端子に接続されている。この３ウェイ
セレクタ４０５はSAT+信号線４１２、SAT-信号線４１
３、およびNO SAT信号線４１４を介して飽和検知回路４
０６により制御される。セレクタ４０５は第１入力端子
のワードか、第２入力端子のワードか、あるいは加算回
路４０２の出力端子に接続されたバス４１１上のワード
のいずれかを伝送する。第１入力端子のワードとは、す
なわち、最大アナログ値に対応するPCM サンプルをデコ
ードして得られた値7FFFである。第２入力端子のワード
とは、最小アナログ値をデコードして得られた値8000で
ある。飽和検知回路４０６は図示しないディジタル信号
プロセッサにALERT 信号を供給する。ALERT 信号は変換
プロセスにおける飽和の態様を示す。セレクタ４０５の
出力により、アナログ信号に対応するPCM サンプル列が
生成される。このアナログ信号から初期DC成分が取り出
される。このことは後程説明する。レジスタ３１５の長
さは、必要なデシメーション係数Ｎの最大値に対応する
ようになっている。本発明に係る好ましい実施例では、
バス３０３は２６ビットのＢ１−Ｂ２５およびＢＳ１を
有し、Ｂ１は最低位ビット(LSB) であり、Ｂ２５は最高
位ビット(MSB) であり、ＢＳ１は符号ビットである。具
体的には、PCM SPL レジスタ３１５のサイズはＮの記憶
を1/3 にできるようにすべきである。そのDC成分はPCM
サンプルから次のようにして抑制される。すなわち、初
期設定期間の間、図示しないディジタル信号プロセッサ
は制御バス４１０を介してセレクタ４００を制御し、２
６ビットバス３０３上の最高位ビットを選択する。その
結果、残りの１５ビットバスが、バス３０３の符号ビッ
トＢＳ１に加算され、１６ビットバスが構成される。次
のようにして、バス３０３の２５ビットから１５ビット
が適正に選択される。すなわち、デシメーション係数Ｎ
が１ないし３２の間である場合、ディジタル信号プロセ
ッサはセレクタ４００を制御し、ビットＢ１−Ｂ１５を
選択する。すなわち、ビットＢ１−Ｂ１５はバス４０１
を介してセレクタ４００の出力端子に伝送される。デシ
メーション係数Ｎが１ないし３２の間でない場合は、デ
シメーション係数Ｎは３３ないし５０の間の値を備え、
セレクタ４００が制御され、ビットＢ３−Ｂ１７が選択
される。デシメーション係数Ｎが５１ないし８０の間の
値を備えている場合、セレクタ４００はビットＢ５−Ｂ
１９を選択する。デシメーション係数Ｎが８１ないし１
２８の間の値を備えている場合は、セレクタ４００はＢ
１−Ｂ２１を選択する。デシメーション係数Ｎが１２９
ないし１６０の間の値を備えている場合は、セレクタ４
００はビットＢ８−Ｂ２２を選択する。デシメーション
係数Ｎが１６１ないし２０２の間の値を備えている場
合、セレクタ４００はビットＢ９−Ｂ２３を選択する。
デシメーション係数Ｎが２０３ないし２５６の間の値を
備えている場合は、セレクタ４００はビットＢ１０−Ｂ
２４を選択する。最後に、デシメーション係数Ｎが２５
７ないし３２２の間の値を備えている場合は、セレクタ
４００はビットＢ１１−Ｂ２５を選択する。２５ビット
から１５ビットを選択するには、デシメーション係数Ｎ
の低位の値（すなわち、Ｎは１２８未満の値）に対して
は２から開始され、高位の値（すなわち、Ｎは１２８を
超える値）に対しては１から開始される。
子に出力されるPCM ワードの系列には、ＤＣ成分が現れ
る。このＤＣ成分は、図示しないDSP により行われる線
形信号処理オペレーション、例えば、等化アルゴリズム
の実行や、モデムの場合でいえばクロックリカバリオペ
レーションに影響を与えるかもしれないものである。こ
のＤＣ成分は図３に示す回路、すなわち、今説明してい
る回路により抑制される。レジスタ３１５はPCM サンプ
ルを蓄積する。PCM サンプルは本発明の好ましい実施例
では（符号ビットを有する）２６ビットを備えており、
PCM データバス３０３上に出力される。PCM ワード長は
セレクタ４００により制限される。PCMード長は処理さ
れ、現在利用可能な１６ビットレジスタを用いてさらに
処理オペレーションを行うことができる。レジスタ４０
０の出力端子はバス４０１である。バス４０１は加算回
路４０２の第１入力バスに接続されている。加算回路４
０２の第２入力バスはレジスタ４０４の出力端子に接続
されている。加算回路４０２の出力端子は３ウェイセレ
クタ４０５の入力端子に接続されている。この３ウェイ
セレクタ４０５はSAT+信号線４１２、SAT-信号線４１
３、およびNO SAT信号線４１４を介して飽和検知回路４
０６により制御される。セレクタ４０５は第１入力端子
のワードか、第２入力端子のワードか、あるいは加算回
路４０２の出力端子に接続されたバス４１１上のワード
のいずれかを伝送する。第１入力端子のワードとは、す
なわち、最大アナログ値に対応するPCM サンプルをデコ
ードして得られた値7FFFである。第２入力端子のワード
とは、最小アナログ値をデコードして得られた値8000で
ある。飽和検知回路４０６は図示しないディジタル信号
プロセッサにALERT 信号を供給する。ALERT 信号は変換
プロセスにおける飽和の態様を示す。セレクタ４０５の
出力により、アナログ信号に対応するPCM サンプル列が
生成される。このアナログ信号から初期DC成分が取り出
される。このことは後程説明する。レジスタ３１５の長
さは、必要なデシメーション係数Ｎの最大値に対応する
ようになっている。本発明に係る好ましい実施例では、
バス３０３は２６ビットのＢ１−Ｂ２５およびＢＳ１を
有し、Ｂ１は最低位ビット(LSB) であり、Ｂ２５は最高
位ビット(MSB) であり、ＢＳ１は符号ビットである。具
体的には、PCM SPL レジスタ３１５のサイズはＮの記憶
を1/3 にできるようにすべきである。そのDC成分はPCM
サンプルから次のようにして抑制される。すなわち、初
期設定期間の間、図示しないディジタル信号プロセッサ
は制御バス４１０を介してセレクタ４００を制御し、２
６ビットバス３０３上の最高位ビットを選択する。その
結果、残りの１５ビットバスが、バス３０３の符号ビッ
トＢＳ１に加算され、１６ビットバスが構成される。次
のようにして、バス３０３の２５ビットから１５ビット
が適正に選択される。すなわち、デシメーション係数Ｎ
が１ないし３２の間である場合、ディジタル信号プロセ
ッサはセレクタ４００を制御し、ビットＢ１−Ｂ１５を
選択する。すなわち、ビットＢ１−Ｂ１５はバス４０１
を介してセレクタ４００の出力端子に伝送される。デシ
メーション係数Ｎが１ないし３２の間でない場合は、デ
シメーション係数Ｎは３３ないし５０の間の値を備え、
セレクタ４００が制御され、ビットＢ３−Ｂ１７が選択
される。デシメーション係数Ｎが５１ないし８０の間の
値を備えている場合、セレクタ４００はビットＢ５−Ｂ
１９を選択する。デシメーション係数Ｎが８１ないし１
２８の間の値を備えている場合は、セレクタ４００はＢ
１−Ｂ２１を選択する。デシメーション係数Ｎが１２９
ないし１６０の間の値を備えている場合は、セレクタ４
００はビットＢ８−Ｂ２２を選択する。デシメーション
係数Ｎが１６１ないし２０２の間の値を備えている場
合、セレクタ４００はビットＢ９−Ｂ２３を選択する。
デシメーション係数Ｎが２０３ないし２５６の間の値を
備えている場合は、セレクタ４００はビットＢ１０−Ｂ
２４を選択する。最後に、デシメーション係数Ｎが２５
７ないし３２２の間の値を備えている場合は、セレクタ
４００はビットＢ１１−Ｂ２５を選択する。２５ビット
から１５ビットを選択するには、デシメーション係数Ｎ
の低位の値（すなわち、Ｎは１２８未満の値）に対して
は２から開始され、高位の値（すなわち、Ｎは１２８を
超える値）に対しては１から開始される。
【００３５】そのため、２６ビットの累算器から１６個
の最高位ビットが選択される。ΣΔコーダはその最高精
度が１５ビットまたは１６ビットであるので、１６個の
最高位ビットを選択すると、その回路の全体的な精度を
出すことができなくなる危険性がある。
の最高位ビットが選択される。ΣΔコーダはその最高精
度が１５ビットまたは１６ビットであるので、１６個の
最高位ビットを選択すると、その回路の全体的な精度を
出すことができなくなる危険性がある。
【００３６】バス３０３上の２５ビットから１５ビット
を選択するには、PCM データバス３０３から符号ビット
が取り出されるので、標準の１６ビットバス４０１を利
用することができる。よって、１６ビットの単一回路、
特に、レジスタ４０４、加算回路４０２、セレクタ４０
５を利用することができ、デシメーションプロセスでDC
成分を正確に抑制できることを保証する。
を選択するには、PCM データバス３０３から符号ビット
が取り出されるので、標準の１６ビットバス４０１を利
用することができる。よって、１６ビットの単一回路、
特に、レジスタ４０４、加算回路４０２、セレクタ４０
５を利用することができ、デシメーションプロセスでDC
成分を正確に抑制できることを保証する。
【００３７】初期設定期間では、ディジタル信号プロセ
スはまずPCM サンプル列のDC成分の平均値を計算する。
この計算は次のようにして行う。すなわち、信号ｘの平
均値は、
スはまずPCM サンプル列のDC成分の平均値を計算する。
この計算は次のようにして行う。すなわち、信号ｘの平
均値は、
【００３８】
【数４】
【００３９】の関係から計算することができる。値Ｎが
大きい場合は、その精度が高い。平均値を連続的に評価
するには、新しいサンプルｘk に対して、
大きい場合は、その精度が高い。平均値を連続的に評価
するには、新しいサンプルｘk に対して、
【００４０】
【図５】
【００４１】を用いるのが好ましい。収束期間後、Mkは
評価し適正な値を与える。
評価し適正な値を与える。
【００４２】そして、ＤＳＰプロセッサは計算されたデ
ィジタル値の逆数をレジスタ４０４にロードする。この
ディジタル値は１６ビットのコードにコード化され、そ
の１６ビットのうち、符号ビットＢＳ１は飽和検知回路
４０６に伝送される。加算回路４０２の加算演算によ
り、評価されたDC成分の値が抑制される。そして、初期
設定期間が完了し、ＤＳＰは第２オペレーションフェー
ズに入る。この段階の間、実際のデータ伝送を行うこと
ができる。その第２オペレーションフェーズの間、ΣΔ
変換器の出力端子で生成されたΣΔパルス列（図５を参
照して後程説明する）は、図１の３つの並列計算ブロッ
ク３５０，３６０，および３７０により変換され、fs/N
のレートで、一意のPCM 26ビットサンプル系列が生成さ
れる。これと相関して、セレクタは、ディジタル信号プ
ロセッサの制御により、制限された１６ビットサンプル
系列（バス３０３上に符号ビットＢＳ１を備えている）
を生成する。この制限された１６ビットサンプル系列は
バス４０１を介して加算回路４０２に伝送される。その
結果、加算回路は１５ビットと符号ビットＢＳ３でコー
ド化されたDC成分を補償する。符号ビットＢＳ１は飽和
検知回路４０６に伝送される。
ィジタル値の逆数をレジスタ４０４にロードする。この
ディジタル値は１６ビットのコードにコード化され、そ
の１６ビットのうち、符号ビットＢＳ１は飽和検知回路
４０６に伝送される。加算回路４０２の加算演算によ
り、評価されたDC成分の値が抑制される。そして、初期
設定期間が完了し、ＤＳＰは第２オペレーションフェー
ズに入る。この段階の間、実際のデータ伝送を行うこと
ができる。その第２オペレーションフェーズの間、ΣΔ
変換器の出力端子で生成されたΣΔパルス列（図５を参
照して後程説明する）は、図１の３つの並列計算ブロッ
ク３５０，３６０，および３７０により変換され、fs/N
のレートで、一意のPCM 26ビットサンプル系列が生成さ
れる。これと相関して、セレクタは、ディジタル信号プ
ロセッサの制御により、制限された１６ビットサンプル
系列（バス３０３上に符号ビットＢＳ１を備えている）
を生成する。この制限された１６ビットサンプル系列は
バス４０１を介して加算回路４０２に伝送される。その
結果、加算回路は１５ビットと符号ビットＢＳ３でコー
ド化されたDC成分を補償する。符号ビットＢＳ１は飽和
検知回路４０６に伝送される。
【００４３】飽和検知回路４０６は図４に示す。図４に
示すように、飽和検知回路４０６はBS1,BS2 およびBS3
の値を受信し、SAT+を信号線４１２上に取り出し、SAT-
を信号線４１３上に、NO SATを信号線４１４上に取り出
し、少なくともALERT 制御信号を信号線４０７上に取り
出し、SAT+,SAT-,NO SATは図３に示すセレクタ４０５に
伝送される。ALERT 制御信号はディジタル信号プロセッ
サに伝送され、ディジタル信号プロセッサに飽和が検知
された旨を知らせる。図４を説明する。飽和検知回路４
０６はＡＮＤゲート５０１を備えている。ＡＮＤゲート
５０１は第１および第２入力端子はそれぞれBS1 ビット
およびBS2 ビットを受信し、第３反転入力端子はBS3 ビ
ットを受信する。ＡＮＤゲート５０１によりSAT-信号が
生成され、出力端子から信号線４１３上に出力される。
ＡＮＤゲート５０１の出力端子はＡＮＤゲート５０３の
第１反転入力端子に接続されている。さらに、飽和検知
回路４０６は第２ＡＮＤゲート５０２を含む。第２ＡＮ
Ｄゲート５０２は第１および第２反転入力端子と、第３
非反転入力端子とを有し、第１および２反転入力端子は
それぞれBS1 およびBS2 信号を受信し、第３非反転入力
端子はBS3 信号を受信する。ＡＮＤゲート５０２はSAT+
信号を生成し、SAT+信号を出力端子から信号線４１２上
に出力する。ＡＮＤゲート５０２の出力端子はＡＮＤゲ
ート５０３の第２反転入力端子に接続されている。ＡＮ
Ｄゲート５０３はNO SAT信号を生成し、その出力端子か
ら信号線４１４上に出力する。信号線４１４上のNO SAT
信号はインバータ５０４により反転され、ALERT 信号が
生成され、信号線４０７上に出力され、信号線４０７上
のALERT 信号はＤＳＰプロセッサに伝送される。
示すように、飽和検知回路４０６はBS1,BS2 およびBS3
の値を受信し、SAT+を信号線４１２上に取り出し、SAT-
を信号線４１３上に、NO SATを信号線４１４上に取り出
し、少なくともALERT 制御信号を信号線４０７上に取り
出し、SAT+,SAT-,NO SATは図３に示すセレクタ４０５に
伝送される。ALERT 制御信号はディジタル信号プロセッ
サに伝送され、ディジタル信号プロセッサに飽和が検知
された旨を知らせる。図４を説明する。飽和検知回路４
０６はＡＮＤゲート５０１を備えている。ＡＮＤゲート
５０１は第１および第２入力端子はそれぞれBS1 ビット
およびBS2 ビットを受信し、第３反転入力端子はBS3 ビ
ットを受信する。ＡＮＤゲート５０１によりSAT-信号が
生成され、出力端子から信号線４１３上に出力される。
ＡＮＤゲート５０１の出力端子はＡＮＤゲート５０３の
第１反転入力端子に接続されている。さらに、飽和検知
回路４０６は第２ＡＮＤゲート５０２を含む。第２ＡＮ
Ｄゲート５０２は第１および第２反転入力端子と、第３
非反転入力端子とを有し、第１および２反転入力端子は
それぞれBS1 およびBS2 信号を受信し、第３非反転入力
端子はBS3 信号を受信する。ＡＮＤゲート５０２はSAT+
信号を生成し、SAT+信号を出力端子から信号線４１２上
に出力する。ＡＮＤゲート５０２の出力端子はＡＮＤゲ
ート５０３の第２反転入力端子に接続されている。ＡＮ
Ｄゲート５０３はNO SAT信号を生成し、その出力端子か
ら信号線４１４上に出力する。信号線４１４上のNO SAT
信号はインバータ５０４により反転され、ALERT 信号が
生成され、信号線４０７上に出力され、信号線４０７上
のALERT 信号はＤＳＰプロセッサに伝送される。
【００４４】再度、図３を説明する。３つの制御信号SA
T+,SAT-,NO SATはセレクタ４０５により受信される。セ
レクタ４０５は次のように動作する。すなわち、NO SAT
信号がハイレベルである場合、バス４１１の内容は直接
セレクタ４０５の出力バスに伝送される。しかし、SAT+
信号がハイレベルである場合、セレクタ４０５は第１入
力バス上のディジタル値'7EEE'を伝送する。最後に、SA
T-信号がハイレベルである場合は、セレクタ４０５は第
２入力バス上のディジタル値'8000'を出力バス４０８上
に出力する。よって、出力バス４０８は、DC成分により
なんら影響を受けないPCM サンプル系列を搬送する。し
かも、一連のPCM サンプルを、第２動作段階の間、プロ
セッサにより直接処理することはできない。ＤＳＰプロ
セッサは（コード化プロセスの間にPCM サンプルに現れ
る）DC成分の評価値を計算する第１初期設定期間の間の
みに関わるので、おそらく、セレクタ４０５からのディ
ジタル処理資源は第２オペレーション段階の間に必要で
はないが、エコー取り消し、クロックリカバリ、または
等化プロシージャのような他の処理動作に充分影響を与
えることができる。
T+,SAT-,NO SATはセレクタ４０５により受信される。セ
レクタ４０５は次のように動作する。すなわち、NO SAT
信号がハイレベルである場合、バス４１１の内容は直接
セレクタ４０５の出力バスに伝送される。しかし、SAT+
信号がハイレベルである場合、セレクタ４０５は第１入
力バス上のディジタル値'7EEE'を伝送する。最後に、SA
T-信号がハイレベルである場合は、セレクタ４０５は第
２入力バス上のディジタル値'8000'を出力バス４０８上
に出力する。よって、出力バス４０８は、DC成分により
なんら影響を受けないPCM サンプル系列を搬送する。し
かも、一連のPCM サンプルを、第２動作段階の間、プロ
セッサにより直接処理することはできない。ＤＳＰプロ
セッサは（コード化プロセスの間にPCM サンプルに現れ
る）DC成分の評価値を計算する第１初期設定期間の間の
みに関わるので、おそらく、セレクタ４０５からのディ
ジタル処理資源は第２オペレーション段階の間に必要で
はないが、エコー取り消し、クロックリカバリ、または
等化プロシージャのような他の処理動作に充分影響を与
えることができる。
【００４５】図５を説明する。図５は本発明に係るA/D
変換器に用いられるΣΔ変換回路の好ましい実施例を示
す。このΣΔ変換回路は二重ループ構造を有する。この
ΣΔ変換回路は特にヨーロッパ特許出願第91480009.0号
（発明の名称：sigma-deltaconverter 、1991年１月17
日出願、本出願の出願人に譲渡されている）に記載され
ているものである。このヨーロッパ特許出願の番号を付
して実施例の一部とする。図５を説明する。変換される
アナログ信号であって信号線６０９上の信号に存在する
DC成分は、コンデンサ６１０により除去される。DC成分
が除去された信号は抵抗６１１の第１端子に伝送され
る。抵抗６１１の第２端子は演算増幅器(OA)６１４の反
転入力端子に接続されるとともに、抵抗６１２の第１端
子とコンデンサ６１３の第１端子に接続されている。演
算増幅器６１４の出力端子はコンデンサ６１３の第２端
子に接続され、しかも、抵抗６１７の第１端子に接続さ
れている。抵抗６１７の第２端子は第２演算増幅器６２
０の反転端子に接続されるとともに、抵抗６１８の第１
端子に接続され、コンデンサ６１９の第１端子に接続さ
れている。演算増幅器６２０の出力端子はコンデンサ６
１９の第２端子に接続されるとともに、閾値を設定する
Ｄ型ラッチ６２２のＤ入力端子に接続されている。ラッ
チ６２２は、CK入力端子に入力されたfsクロックに従っ
て、５ボルト（すなわち、Vcc が一般的である）または
０ボルトのいずれかに等しい電圧をその出力端子に出力
する。fsクロックを生成する回路の例は上述したヨーロ
ッパ特許出願第91480009.0号に詳細に説明されている。
基準電圧Vrefはラッチ６２２の正の電源電圧の値の1/2
の電圧に等しく、演算増幅器６１４および６２０の非反
転入力端子に印加されている。Ｄラッチ６２２の非反転
Ｑ出力端子６２３は、ＮＯＲゲート６１５（当業者には
7402型として知られている）の第１入力端子に接続され
ている。ＮＯＲゲート６１５の第２入力端子はfsΣΔク
ロックを受信する。NOR ゲート６１５の出力端子は抵抗
６１２の第２端子に接続されている。ラッチ６２２の反
転出力端子はＮＯＲゲート６２１の第１入力端子に接続
されている。ＮＯＲゲート６２１の第２入力端子はΣΔ
クロックfsを受信し、その出力端子は抵抗６１８の第２
端子に接続されている。ＮＯＲゲート６１５の出力端子
のフィードバック信号は、変換されるアナログ入力AC電
圧に加算され、演算増幅器６１４と、抵抗６１１および
６１２と、コンデンサ６１３とにより構成される回路に
より積分される。同様に、ＮＯＲ６２１の出力のフィー
ドバック信号は、演算増幅器６１４の出力端子の信号と
加算され、演算増幅器６２０と、抵抗６１７および６１
８と、コンデンサ６１９とにより構成される回路により
積分される。従って、二重ループ構造ΣΔコーダによ
り、非常の高レベルの信号対雑音比(SN 比)を達成する
ことができる。ラッチ６２２の出力端子Ｑから、ΣΔパ
ルスSPL 列が供給される。ΣΔパルスSPL は図１に示す
デシメーション回路に伝送される。
変換器に用いられるΣΔ変換回路の好ましい実施例を示
す。このΣΔ変換回路は二重ループ構造を有する。この
ΣΔ変換回路は特にヨーロッパ特許出願第91480009.0号
（発明の名称：sigma-deltaconverter 、1991年１月17
日出願、本出願の出願人に譲渡されている）に記載され
ているものである。このヨーロッパ特許出願の番号を付
して実施例の一部とする。図５を説明する。変換される
アナログ信号であって信号線６０９上の信号に存在する
DC成分は、コンデンサ６１０により除去される。DC成分
が除去された信号は抵抗６１１の第１端子に伝送され
る。抵抗６１１の第２端子は演算増幅器(OA)６１４の反
転入力端子に接続されるとともに、抵抗６１２の第１端
子とコンデンサ６１３の第１端子に接続されている。演
算増幅器６１４の出力端子はコンデンサ６１３の第２端
子に接続され、しかも、抵抗６１７の第１端子に接続さ
れている。抵抗６１７の第２端子は第２演算増幅器６２
０の反転端子に接続されるとともに、抵抗６１８の第１
端子に接続され、コンデンサ６１９の第１端子に接続さ
れている。演算増幅器６２０の出力端子はコンデンサ６
１９の第２端子に接続されるとともに、閾値を設定する
Ｄ型ラッチ６２２のＤ入力端子に接続されている。ラッ
チ６２２は、CK入力端子に入力されたfsクロックに従っ
て、５ボルト（すなわち、Vcc が一般的である）または
０ボルトのいずれかに等しい電圧をその出力端子に出力
する。fsクロックを生成する回路の例は上述したヨーロ
ッパ特許出願第91480009.0号に詳細に説明されている。
基準電圧Vrefはラッチ６２２の正の電源電圧の値の1/2
の電圧に等しく、演算増幅器６１４および６２０の非反
転入力端子に印加されている。Ｄラッチ６２２の非反転
Ｑ出力端子６２３は、ＮＯＲゲート６１５（当業者には
7402型として知られている）の第１入力端子に接続され
ている。ＮＯＲゲート６１５の第２入力端子はfsΣΔク
ロックを受信する。NOR ゲート６１５の出力端子は抵抗
６１２の第２端子に接続されている。ラッチ６２２の反
転出力端子はＮＯＲゲート６２１の第１入力端子に接続
されている。ＮＯＲゲート６２１の第２入力端子はΣΔ
クロックfsを受信し、その出力端子は抵抗６１８の第２
端子に接続されている。ＮＯＲゲート６１５の出力端子
のフィードバック信号は、変換されるアナログ入力AC電
圧に加算され、演算増幅器６１４と、抵抗６１１および
６１２と、コンデンサ６１３とにより構成される回路に
より積分される。同様に、ＮＯＲ６２１の出力のフィー
ドバック信号は、演算増幅器６１４の出力端子の信号と
加算され、演算増幅器６２０と、抵抗６１７および６１
８と、コンデンサ６１９とにより構成される回路により
積分される。従って、二重ループ構造ΣΔコーダによ
り、非常の高レベルの信号対雑音比(SN 比)を達成する
ことができる。ラッチ６２２の出力端子Ｑから、ΣΔパ
ルスSPL 列が供給される。ΣΔパルスSPL は図１に示す
デシメーション回路に伝送される。
【００４６】図６を説明する。図６はΣΔクロック生成
法を示す。インバータとしてのＮＯＲゲート７０２は、
その２つの入力端子で、信号線３００上のΣΔクロック
信号(C) を受信する。ΣΔクロック信号(C) は所要のΣ
Δ周波数を有する。ＮＯＲゲート７０２の出力端子は、
抵抗７０４の第１端子と、抵抗７０３の第１端子と、Ｎ
ＯＲゲート７０７の第１入力端子とに接続されている。
抵抗７０３の第２端子は電源（５ボルトが好ましい）に
接続されている。抵抗７０４の第２端子はコンデンサ７
０６の第１入力端子に接続されるとともに、ＮＯＲゲー
ト７０５の２つの入力端子に接続されている。コンデン
サ７０６の第２端子はグランドされている。ＮＯＲゲー
ト７０５の出力端子はＮＯＲゲート７０７の第２入力端
子に接続されている。ＮＯＲゲート７０７の出力端子
は、結局、所要のfsクロックを信号線７０８上に出力す
る。上述したヨーロッパ特許出願第9148009.0 号で記述
したように、fsΣΔクロックのレートで駆動されるＮＯ
Ｒゲート６１５および６２１を利用することにより、Σ
Δクロックの期間ごとに、Ｄラッチ６２２でRZ(return-
to-zero)ΣΔコードが生成され、その出力端子から供給
される。よって、ΣΔ変換器は閾値設定装置の立ち上が
りおよび立ち下がりの非対称に感知しなくなる。その結
果、SN比が実質的に高くなる。
法を示す。インバータとしてのＮＯＲゲート７０２は、
その２つの入力端子で、信号線３００上のΣΔクロック
信号(C) を受信する。ΣΔクロック信号(C) は所要のΣ
Δ周波数を有する。ＮＯＲゲート７０２の出力端子は、
抵抗７０４の第１端子と、抵抗７０３の第１端子と、Ｎ
ＯＲゲート７０７の第１入力端子とに接続されている。
抵抗７０３の第２端子は電源（５ボルトが好ましい）に
接続されている。抵抗７０４の第２端子はコンデンサ７
０６の第１入力端子に接続されるとともに、ＮＯＲゲー
ト７０５の２つの入力端子に接続されている。コンデン
サ７０６の第２端子はグランドされている。ＮＯＲゲー
ト７０５の出力端子はＮＯＲゲート７０７の第２入力端
子に接続されている。ＮＯＲゲート７０７の出力端子
は、結局、所要のfsクロックを信号線７０８上に出力す
る。上述したヨーロッパ特許出願第9148009.0 号で記述
したように、fsΣΔクロックのレートで駆動されるＮＯ
Ｒゲート６１５および６２１を利用することにより、Σ
Δクロックの期間ごとに、Ｄラッチ６２２でRZ(return-
to-zero)ΣΔコードが生成され、その出力端子から供給
される。よって、ΣΔ変換器は閾値設定装置の立ち上が
りおよび立ち下がりの非対称に感知しなくなる。その結
果、SN比が実質的に高くなる。
【００４７】
【発明の効果】以上説明したように、本発明によれば、
上記のように構成したので、ΣΔパルス列からDC成分を
正確に抑制することができる。
上記のように構成したので、ΣΔパルス列からDC成分を
正確に抑制することができる。
【図１】デシメーション回路の構造を示すブロック図で
ある。
ある。
【図２】ΣΔ／PCM 変換プロセスで必要とするクロック
信号を生成する回路を示すブロック図である。
信号を生成する回路を示すブロック図である。
【図３】本発明に係るDC成分抑制機構を示すブロック図
である。
である。
【図４】飽和検知回路４０６の構成を示すブロック図で
ある。
ある。
【図５】二重ループΣΔ変換器の構成を示すブロック図
である。
である。
【図６】fsクロックを生成する回路を示す回路図であ
る。
る。
【図７】ΣΔコーダを用いた従来のA/D 変換器の基本構
成を示すブロック図である。
成を示すブロック図である。
【図８】従来の単一ループΣΔ変換回路を示すブロック
図である。
図である。
３１１，３１２，３１３ カウンタ ３１４ ＯＲゲート ３１５ レジスタ ３２０，３３０，３４０ COEFF0レジスタ ３２１，３３１，３４１ INCCTR0 カウンタ ３２２，３３２，３４２ ACCU0 累算器 ３２３，３３３，３４３ ＸＯＲゲート ３２４，３３４，３４４ MPXOマルチプレクサ ３２５，３３５，３４５ ゲート ３２６，３３６，３４６ ＡＮＤゲート ３２７，３３７，３４７ ADDER0加算回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アラン ブラン フランス 06140 ヴァンス ビュイソン トゥレット／ルー ルートゥ ドゥ プ ラン 983 (72)発明者 パトリック ジャニィヨ フランス 06610 ラ ゴードゥ シュマ ン ドゥ レルミタージュ 173 (72)発明者 ジェラール リシュテール フランス 06640 サン−ジャネ シュマ ン デュ パリオー 138
Claims (12)
- 【請求項１】 ΣΔクロック(fs)に同期して、ΣΔパル
スS(i)列を、式 【数１】 ただし、Cn: 決定されたデシメーション係数に対応する
デシメーションフィルタの係数の系列 に従って、PCM サンプル列に変換し、前記PCM サンプル
がディジタル信号プロセッサ(DSP) により処理されるデ
シメーションフィルタにおいて、 ΣΔコーディングプロセスの間に現れるＤＣ成分を表す
ディジタル値を蓄積する手段であって、前記ディジタル
値が初期設定フェーズの間ＤＳＰプロセッサにより計算
される手段と、 前記初期設定期間の後に動作して、前記ディジタル値を
前記各PCM サンプルから引算し、ＤＣ成分が抑制される
ＰＣＭサンプルの系列を生成する手段とを含むことを特
徴とするデシメーションフィルタ。 - 【請求項２】 請求項１に記載のデシメーションフィル
タにおいて、 ＰＣＭサンプルの計算に際して生じる飽和を検知し、前
記飽和に応答して、予め定めたＰＣＭサンプルを前記Ｄ
ＳＰプロセッサに伝送する手段をさらに備えたことを特
徴とするデシメーションフィルタ。 - 【請求項３】 請求項１または請求項２に記載のデシメ
ーションフィルタにおいて、前記ΣΔクロック(fs)によ
り駆動され、Ｎ個のΣΔクロックパルスの間、連続して
１だけインクリメントされ、次のＮ個のΣΔクロックパ
ルスの間、１だけインクリメントされ、インクリメンテ
ーションパラメータ(DELTA(n))を生成する計数手段と、 処理される次の入力サンプルS(i+n)が乗算される前記デ
シメーションフィルタの係数C(n)の値を蓄積する蓄積手
段と、 ΣΔクロック期間ごとに活動化され、前記蓄積手段を前
記インクリメンテーションパラメータ(DELTA(n))を用い
てインクリメントする手段と、 前記蓄積手段の内容C(n)と、ΣΔサンプルD(i+n)列とか
ら、３×Ｎ個の入力ΣΔサンプルごとに、１つのＰＣＭ
サンプルを取り出す手段とをさらに備えたことを特徴と
するデシメーションフィルタ。 - 【請求項４】 請求項３に記載のデシメーションフィル
タにおいて、前記ΣΔクロック(fs)から取り出された３
つの位相遅延クロックによりそれぞれ駆動され、３×Ｎ
個の連続入力ΣΔパルス系列から１つのＰＣＭサンプル
を計算する計算手段を含むことを特徴とするデシメーシ
ョンフィルタ。 - 【請求項５】 請求項４に記載のデシメーションフィル
タにおいて、 前記計数手段は、制御端子を有し、該制御端子のレベル
が第１論理レベルであるとき、１だけインクリメント
し、前記制御端子のレベルが第２論理レベルであると
き、２だけデクリメントし、しかも、それぞれ、次のΣ
Δ入力サンプルS(i+n)により乗算される計数の値C(n)を
蓄積する第１レジスタ（３２０，３３０，３４０）と、 該第１レジスタにロードされる次の係数C(n+1)を計数す
るため、ΣΔクロック期間ごとに活動化され、前記計数
手段の内容と、前記第１レジスタの内容とを加算する加
算手段とを含むことを特徴とするデシメーションフィル
タ。 - 【請求項６】 請求項５に記載のデシメーションフィル
タにおいて、 前記３つの計数手段は、それぞれ、 前記第１レジスタに接続され、前記ΣΔパルス列を受信
し、ΣΔクロック(fs)期間ごとに、積C(n)×S(i+n)を計
算する乗算手段と、 該乗算手段の結果により連続的にインクリメントされる
第２レジスタとをさらに含むことを特徴とするデシメー
ションフィルタ。 - 【請求項７】 請求項１または請求項２に記載のデシメ
ーションフィルタにおいて、 決定されたデシメーション係数に応じて前記係数C(n)を
生成する手段と、 前記系列の係数C(n)とΣΔ入力サンプルS(n+1)とを乗算
する乗算手段と、 ゼロに等しい係数Ｃ（３×Ｎ−１）の発生を検知する手
段と、 前記係数Ｃ（３×Ｎ−１）の検知に応答して、次のＰＣ
Ｍパルスの計算プロセスの開始を、１つのΣΔクロック
パルスだけシフトし、ＰＣＭパルス生成段階を制御する
手段とをさらに含むことを特徴とするデシメーションフ
ィルタ。 - 【請求項８】 請求項７に記載のデシメーションフィル
タにおいて、 前記ΣΔクロック(fs)をそれぞれ受信し、３×Ｎ個の連
続する入力ΣΔパルス系列から１つのPCM サンプルを計
算する計算手段であって、 リセット端子と制御端子を有し、該制御端子の状態に応
じて、１だけインクリメントするか、あるいは２だけデ
クリメントする計数手段と、 対応するΣΔサンプルS(i+n)と乗算する係数の値C(n)を
蓄積する第１レジスタと、 ΣΔクロック期間ごとに活動化され、前記計数手段の内
容と前記第１レジスタの内容を加算し、前記第１レジス
タにロードされる次の係数を計算する加算手段と、 前記計数手段に対して制御およびリセット信号をそれぞ
れ生成し、前記計算手段で、係数C(n)系列を前記決定さ
れたデシメーション係数に応じて生成する手段とを含む
計算手段をさらに含むことを特徴とするデシメーション
フィルタ。 - 【請求項９】 請求項８に記載のデシメーションフィル
タにおいて、 前記決定に応答して、１つのＰＣＭパルスの生成を１つ
のΣΔクロックパルスだけシフトし、位相訂正を前記Ｐ
ＣＭクロックに伝送する手段と、 前記位相訂正時に１つのＰＣＭ計算をちょうど完了した
計算手段に含まれる計数手段をリセットする手段と、 対応するＰＣＭサンプル計算が完全に完了するまで、動
作し続ける２つの計算手段の前記制御信号の同期を遅延
させる手段とさらに含むことを特徴とするデシメーショ
ンフィルタ。 - 【請求項１０】 請求項１ないし請求項９のいずれかに
記載のデシメーションフィルタを用いたＡ／Ｄ変換器で
あって、二重ループΣΔコーダを含むことを特徴とする
Ａ／Ｄ変換器。 - 【請求項１１】 請求項１０に記載のＡ／Ｄ変換器にお
いて、 前記ΣΔコーダは、 出力信号およびフィードバック信号を生成する閾値設定
回路と、前記アナログ入力信号と、前記出力およびフィ
ードバック信号とを、少なくとも１つのフィードバック
ループの手段により受信するフィルタと、 前記少なくとも１つのフィードバックループに位置し、
ΣΔクロックの期間ごとに、前記閾値設定回路により生
成されたΣΔコードを特定の論理レベルに戻し、前記変
換器を、前記閾値設定回路の立ち上がりおよび立ち下が
りの非対称に感知させない手段とを含むことを特徴とす
るＡ／Ｄ変換器。 - 【請求項１２】 請求項１１に記載のＡ／Ｄ変換器にお
いて、 前記電話線からアナログ入力信号と、前記第１フィード
バックループから第１フィードバック信号を受信する第
１積分回路と、 該第１積分回路のアナログ信号と、第２フィードバック
ループからの第２フィードバック信号とを有し、しか
も、前記閾値設定回路に接続された出力端子を有する第
２積分回路と、 前記第１フィードバックループを介して前記第１積分回
路に搬送されたフィードバック信号をゼロ復帰させる第
１手段と、 前記第２フィードバックループを介して前記第２積分回
路に搬送されるフィードバック信号をゼロ復帰させる第
２手段とをさらに含むことを特徴とするＡ／Ｄ変換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP92480099A EP0577902B1 (en) | 1992-07-10 | 1992-07-10 | Decimation filter for a sigma-delta converter and A/D converter using the same |
| FR92480099.8 | 1992-07-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06132829A true JPH06132829A (ja) | 1994-05-13 |
| JP2687842B2 JP2687842B2 (ja) | 1997-12-08 |
Family
ID=8211794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5133504A Expired - Lifetime JP2687842B2 (ja) | 1992-07-10 | 1993-06-03 | 信号変換システムおよびデシメーションフィルタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5461641A (ja) |
| EP (1) | EP0577902B1 (ja) |
| JP (1) | JP2687842B2 (ja) |
| DE (1) | DE69223508T2 (ja) |
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| JP2010526496A (ja) * | 2007-05-02 | 2010-07-29 | シーラス ロジック，インコーポレイテッド | 積分回路への直接出力接続のある内部安定器経路を持つデルタシグマ変調を使用した信号処理システム |
| WO2013125522A1 (ja) * | 2012-02-20 | 2013-08-29 | 住友電気工業株式会社 | 信号変換方法、信号送信方法、信号変換装置、及び送信機 |
| JP2013255218A (ja) * | 2013-03-15 | 2013-12-19 | Sumitomo Electric Ind Ltd | 信号変換装置及び送信機 |
| JP2014014059A (ja) * | 2012-02-20 | 2014-01-23 | Sumitomo Electric Ind Ltd | 信号変換方法、信号送信方法、信号変換装置、及び送信機 |
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| US5970103A (en) | 1996-09-06 | 1999-10-19 | Townshend; Brent | High speed communications system for analog subscriber connections |
| US6233275B1 (en) | 1994-12-09 | 2001-05-15 | Brent Townshend | High speed communications system for analog subscriber connections |
| US6234658B1 (en) * | 1996-06-07 | 2001-05-22 | Duality Semiconductor, Inc. | Method and apparatus for producing signal processing circuits in the delta sigma domain |
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| DE69840765D1 (de) * | 1997-02-20 | 2009-05-28 | Brent Townshend | Schnelles Kommunikationssystem für analoge Teilnehmeranschlüsse |
| US6041339A (en) * | 1998-03-27 | 2000-03-21 | Ess Technology, Inc. | Efficient decimation filtering |
| US6314132B1 (en) * | 1999-12-13 | 2001-11-06 | Sunplus Technology Co., Ltd. | Microprocessor structure and method for implementing digital filter operations |
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| CN110290081B (zh) * | 2019-06-27 | 2022-03-25 | 北京润科通用技术有限公司 | 一种基带信号处理方法及装置 |
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| JPH01204528A (ja) * | 1988-02-10 | 1989-08-17 | Fujitsu Ltd | Ａ／ｄ変換器 |
| JPH01212031A (ja) * | 1988-02-18 | 1989-08-25 | Nec Corp | オーバーサンプルａ−ｄ変換器 |
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|---|---|
| JP2687842B2 (ja) | 1997-12-08 |
| DE69223508T2 (de) | 1998-06-25 |
| US5461641A (en) | 1995-10-24 |
| EP0577902A1 (en) | 1994-01-12 |
| DE69223508D1 (de) | 1998-01-22 |
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