KR870001097B1 - 보간 에널로그 디지틀 변환기 - Google Patents

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Description

보간 에널로그 디지틀 변환기

제1도는 본 발명에 따른 가입자선 음성처리회로의 시스템 구조를 예시하는 블록 도표.

제2도는 FIR 필터를 도식적으로 예시하는 도표.

제3도와 제4도는 IIR 필터를 두 가지 형을 도식적으로 예시하는 도표.

제5도는 본 발명에 따라 사용된 형의 선행기술의 보간 애널로그 디지틀 변환기를 도식적으로 예시한 블록도표.

제6(a)도와 제6(b)도는 본 발명에 따른 3-레벨보간과 2-레벨보간을 각각 예시한 도표.

제7(a)도와 제7(b)도는 본 발명에 따른 장치의 작동을 예시한 도표.

제8도는 제10도에 예시된 형의 변환기를 사용한 애널로그 디지틀 변환기의 주파수 종속이득 특성을 예시한 도표.

제9도는 본 발명에 따라 변형된 보간 A/D 변환기를 에시한 블록 도표.

제10도는 본 발명에 따른 보간 A/D 변환기에 대체 실시상태를 예시한 도표.

제11도는 제10도에 예시된 A/D 변환기에 작동을 예시한 도표.

제12도는 본 발명에 따른 적응 A/D 변환기의 신호대 디지틀 잡음비를 예시한 도표.

제13도는 제10도에 예시된 변환기의 작동을 변형시키는 회로를 도식적으로 예시하는 블록 도표.

제14도는 제13도에 예시된 변형이 된 변환기 및 변형이 되지 않은 변환기의 작동을 예시하는 도표.

제15도는 본 발명에 따른 디지틀 데시데이터 필터를 예시한 블록도.

제16도는 제15도에 예시된 필터의 하아드웨어 설치를 예시한 도표.

제17도는 본 발명에 따른 FIR 필터의 설치를 예시한 논리도표.

제18도는 본 발명에 따른 23탭 FIR 필터의 설치를 도식적으로 예시한 논리도표.

제19도는 본 발명에 따른 병렬 가산기 필터설치를 예시한 논리도표.

제20도는 본 발명에 따른 3-탭 FIR 필터의 혼합논리 설치를 도식적으로 예시한 논리도표.

제21도는 ROM 순람장치를 이용한 5-탭 FIR 필터를 도식적으로 예시한 블록도표.

제22도는 ROM 순람을 이용한 8-탭 FIR 필터의 도식적으로 예시한 블록 도표.

본 발명은 일반적으로 디지틀 전기통신계통장치에 관한 것으로서, 특히 애널로그 형태의 입력음성신호를 전송 전에 디지틀 형식으로 전환, 처리 및 반대로 수신신호를 애널로그 형식으로 재전환되기 전에 디지틀형으로 처리하는 새로운 가입자선 음성처리 회로에 관한 것이다.

전송을 위해 음성신호를 디지틀 형으로 전환하는 선행기술 전기통신장치는 형식적으로 2선 내지 4선 변환을 준비한 가입자선 인터페이스(interface) 회로(SLIC)와 송신 및 수신 애널로그 신호를 디지틀 PCM에 또 그 PCM 신호를 애널로그 신호로 실제 전환하는 CODEC를 조정하는 기술과 부가회로가 결합된 변압기를 사용하는 선 라인피이드(line feed) 조작을 포함한다.

집적 회로 제조업자들은 그들이 현재 행하고 있는 것과 같은 다양한 기능을 수행하는 집적 회로를 가지고 이들 개별회로의 성분을 교체하려고 시도하고 있다.

즉, 단일채널 모놀리드식 CODEC은 CODEC 기능교체, 단일채널 필터의 필터기능교체 및 모놀리드식 SLIC의 변압기와 이것에 결합된 하아드웨어의 교체 등이다.

선행기술의 시스템은 수년전에 개발된 시스템 구조에 기준을 두었으며, 그 당시에 입수가능한 컴포넨트를 이용했기 때문에 LSI 기술을 사용해서 컴포넨트를 간단히 교체하는 것은 그 최대의 이점임에도 그러한 기술을 사용하지 않는다.

선행기술의 시스템은 3개의 주된 종류로 나누어질 수 있는 기능을 수행한다.

(1) 가입자선에 대한 애널로그 페이스

(2) 2선 내지 4선 변환, 여과 및 코딩을 포함한 음성신호의 처리 및

(3) 처리장치 또는 제어기로부터의 PCM 신호경로와 제어선을 포함하는 디지틀 분야의 접속이다.

새로운 시스템을 제공함에 있어 새로욕 시스템을 상기 기술에 따라 분할하는 것이 합리적이다.

가입자선에 대하여 애널로그 접속은 고전압 및 고전압장치의 쌍방이 필요하다.

고전압 2극 기술은 조밀한 기술이 아니므로 가능한한 장치는 간단한 것에 유지되어야 한다.

신호처리 및 디지틀 접속은 저전압기술로 설치될 수 있다. 저전압기술은 고밀도 LSI 기술로서 가격에 대하여 임의의 선택은 n-채널 MOS이다.

현재, 신호처리는 애널로그 필터링, 애널로그 샘플 및 앤드홀드, 그리고 애널로그 디지틀 애널로그 변환에 의해서 뒤따르는 애널를그 2선 내지 4선 변환 형태이다.

음량압신 기능은 또한 애널로그 디지틀 및 디지틀 애널로그 변환기에서 애널로그 방법으로 수행된다.

n-채널 MOS가 디지틀 신호처리에 의해서 가장 적합한 것이므로 디지틀 신호처리에 새로운 시스템을 의존하는 것이 현실적이라 할 수 있다.

그렇지만 이제까지는 디지틀 필터를 사용하는 것이 이러한 시스템의 설계자 중에서 주저하였다.

왜냐하면 이러한 장치는 상당량의 하아드웨어를 필요로 하는 복잡한 구조로서 많은 전력을 낭비하기 때문이다.

디지틀 필터구조를 실현하기 위하여 애널로그 디지틀 및 디지틀 애널로그 변환기가 필요하게 된다.

그러나, 가입자선 음성처리 기능에 있어서 애널로그 디지틀 및 디지틀 애널로그 변환기는 애널로그 필터가 동시에 필요하다.

그 때문에 이러한 변환기를 가지는 것에 의해서 페널리를 지불치 않는다.

그것은 단지 시스템의 다른 부분에 놓여지며, 또한 디지틀 필터는 적당량의 초기 가공비를 필요로 한다. 연산처리장치, 리이드 온리 메모리(ROM) 및 랜덤액세스 메모리(RAM)는 모두 필터를 설치하기 위하여 필요로 한다.

그러므로, 매우 간단한 필터도 복잡한 필터만큼 양의 실리콘 하아드웨어를 필요로 한다.

가입자선의 기능을 위한 필요한 필터는 복잡한 필터이지만, 디지틀필터는 애널로그 필터에 비교해 보면 원가면에서저렴 한 것이다.

필터의 원가(실리콘영역에 근거를 둠)를 필터로부터 요구되는 복잡한(또는 곤란한 정도) 및 성능등과 비교하여 보면, 애널로그 형식의 필터에서는 원가는 복잡성에 대해 직선적인 비율로 증가함을 알 수 있다.

그러나, 디지틀 필터의 경우에는 초기에는 원가가 많이 들어도 부가적인 복잡성이 더해 갈수록 부가되는 원가는 크게 감소된다. 그 한 가지 이유는 디지틀 필터는 애널로그 필터가 할 수 없는 하아드웨어의 다량학 및 시간분배 함수가 있기 때문이다.

디지틀 필터는 정밀한 컴포넨트를 필요로 하지 않은데 대하여 애널로그 필터는 성능규격에 적합하도록 하기 위해 많은 정밀한 컴포넨트를 필요로 한다.

또한 디지틀 필터는 전산경로에 더 많은 비트를 가함으로서 더욱 더 정확히 될 수 있다.

이러한 적응을 위해 디지틀 필터를 사용하는데 대한 또 하나의 문제는 다량의 연산처리에 기인한 전력 낭비였다.

전형적인 디지틀 필터는 상다량의 동력을 낭비하는 고속증 배기를(High speed multiplier)를 필요로 한다. 전기통신 시스템은 매우 낮은 전력낭비를 하나, 애널로그 필터는 디지틀 필터보다 낮은 전력으로 되려는 경향이 있다.

결과적으로, 선행기술의 장치는 역사적으로 디지틀 필터보다는 애널로그 필터를 사용하였다.

본 발명의 주된 목적은 모든 신호처리는 입력음성신호가 디지틀 형식으로 변환된 후 수행되는 새로욕가입자선 음성처리회로를 제공하는 것이다.

본 발명의 다른 하나의 목적은 전기통신 장치의 음성처리부분에서 사용되는 개량된 애널로그 디지틀 변환회로를 제공하는 것이다.

본 발명의 또 다른 하나의 목적은 전기통신장치의 신호처리 부분에서 사용되는 개량된 디지틀 필터링 기술을 제공하는 것이다.

간단히 말해서, 본 발명의 바람직한 실시상태는 입력필터, 애널로그 디지틀 변환기, 전산기 제어 및 ″사용자 프로그램 디지틀 필터장치″들을 포함한 ″디지틀 신호호처리회로″와 전송기록을 포함하는 전송경로로 이루어져 있고, 수신시스템, 전산기 제어 및 ″사용자 프로그램 디지틀 필터장치″들을 포함한 ″디지틀 신호처리회로″, 디지틀 애널로그 변환기와 출력필터를 포함하는 수신경로가 제공된다.

본 발명에 따른 몇 가지 유리한 점은 본 발명이 속하는 분야에서 숙련된 사람에게는 몇 개의 도면에 예시된 다음의 바람직한 실시상태의 상세한 설명을 읽은 후에는 의심할 여지가 없이 명백하여질 것이다.

제1도를 참조하면 가입자선 인터페이스 회로(SLIC)(12)에 따라 사용하기 위한 가입자선 음성처리회로(SLAC)(10)의 블록도를 보여주며, 그것의 예는 상호 계류중인 미합중극 특허출원에 발표되었으며, 본 발명의 양수인에게 양도되었다.

일반적으로, SLAC는 입력필터(14), 애널로그 디지틀 변환기(이하 A/D 변환기라 함)(16), 디지틀 신호처리회로(18)와 송신레지스터(20)를 포함하는 송신경로를 형성하는 수단으로 구성된다.

수신되는 신호의 경로는 수신레지스터(22)와 수신신호처리회로(24), 디지틀 애널로그 변환기(이하 A/D변환기이라 함)(26) 및 출력필터(28)를 포함한다.

또한 입력/출력제어수단(30)도 부가 시스템제어회로(32)와 SLAC 제어회로(3 4)를 포함한다.

좀 더 자세히 설명하면 입력필터(14)는 샘플비에 가까욕 신호가 나중의 데시메이션 단계의 음성대역에 접히는(fold) 것을 막기 위해 사용되는 산단한 별명방지 필터이다.

필터(14)는 508KHz에서 적어도 10dB 감쇠를 가져야 한다(F_s=512KHz 경우). 이것은 114KHz로서 위치한 1개의 단극필터를 사용하여 수행될 수 있다.

이 필터의 지연은 명목상 1.4μsec.이다.

아래에 좀 더 상세히 설명하는 바와같이, A/D 변환기(16)는 보강부호기로서, 이 부호기는 비교적 높은 샘플링 주파수, 다시말하면 512KHz(또는 256KHz)의 주파수로 입력 애널로그(음성)신호를 샘플하고 또한 각 샘플한 신호의 진폭을 나타내는 다중-비트 디지틀 단어를 발생한다. A/D 변환기(16)는 시스템의 성능에 대하여 중요한 공헌을 하며, 시스템에서 대부분의 착오를 일으킨다.

이 성능은 신호대 잡음비, 이득추적, 빈채널잡음, 고주파왜곡, 대역외 주파신호응답 및 상호변호 왜곡등을 결정하고 또한 주파수응답을 한정할 수가 있다.

송신신호 처리회로(18)는 한 쌍의 저주파통과 데시메이션필터(40)과 (42), 평형필터(44), 송신감쇠왜곡보정(ADC)필터(46), 송신이득 조절필터(48), 주송신필터 (50) 및 디지틀 압축회로(52) 등을 포함한다.

아래에 더 자세히 설명된 것과 같이, A/D 변환기(16)는 또한 정확히 3.4KHz 이상의 신호를 정확히 변환시킨다. 그러므로, 이러한 신호를 재래의 필터시스템에서와 같이 저주파통과 필터로 감쇠하지 않으면 않된다.

필터링은 각각 (40), (42) 및 (50)으로 표시하는 것들을 포함하는 일련의 저주파통과 필터는 본 발명에 의해서 완성된다.

저주파통과 대시메이션 필터(40)과 (42)는 주파수 감소필터들이다. 송신필터( 50)는 저주파통과 필터일 뿐만 아니라 특히 60사이클을 제거하기 위한 고주파통과 필터부분을 포함하며 그것은 통상 전화시스템에서 앤티-에이리애칭(anti-aliasing)의 부분으로 수행한다.

디지틀 필터는 상당량의 계산을 필요로 하며, 주파수가 높을수록 더 많은 계산을 필요로 한다.

그 이유는 보다 고율의 계산이 요구되기 때문이다. 그러므로 경제적인 관점에서 볼 때 계산량을 감소시키고 가능한 빠른 시간에 샘플링율을 감소시키는 것이 중요하다. 따라서, 필터(40)과 (42)의 기능은 샘플링율을 감소시키는 것이다.

좀 더 자세히 설명하면, 필터(40)는 저주파통과 필터기능을 제공함으로써 512 KHz에서 32KHz로 샘플링을 감소시킨다.

이 필터는 32KHz 이상의 신호가 조금도 0 내지 3.4KHz의 통과대역으로 되돌아오지 않는다는 것을 보장해야 한다. 더우기, 필터(40)는 가능한한 균일한 통과대역 특성을 가져야 한다.

그러나 통과대역 특성은 절대적으로 균일하게 보정될 필요는 없으며 또는 과도한 임계적인 것도 아니다 디지틀 필터를 사용하는 한 가지 이점은 그것의 필터는 선행하는 필터의 효과를 보정하기 위하여 사용할 수가 있다는 것이다.

애널로그 필터를 사용하는 경우에 필터변경은 필터의 컴포넨트에 기인하기 때문에 처음의 부분의 효과를 말소시키기 위해 후속의 필터부분을 사용하는 것은 매우 어렵다. 필터에서의 32KHz의 신호는 다음에 제2의 저주파통과 데시메이션필터(42)에 보내서 이 필터(42)는 흔히 그 주파수를 16KHz로 감소시킨다.

이 필터는 통과대역에 접히는 성분이 없다는 것과 12.6KHz 보다 큰 주파수는 16KHz로서, 3.4KHz 이하의 주파수를 통과하는 출력에는 어떤 부품도 존재하지 않는다는 것을 보증하지 않으면 안된다.

이런 2개의 필터는 하나의 필터구조에 조합될 수 있는 것임에도 본 발명에서는 그것들은 다른 회로 컴포넨트에 의해 사용되기 위하여 32KHz와 16KHz 신호를 제공하기 위하여 2개로 효과적으로 분리된다.

잠시 동안 바이패스필터(46)와 (48), 주송신필터(50)은 저주파통과 및 고주파통과 필터기능을 제공한다.

저주파통과 필터기능은 선행기술의 시스템에서의 애널로그필터에 의해 제공되는 기능과 유사한 3.4KHz내지 4.6KHz의 상향전이를 가진 저주파통과 필터를 제공한다.

특히, 이 필터는 필터(40)과 (42)의 효과 및 트리필터(14)에 의해 발생된 임의의 효과를 보상하기 위한 감쇠보정을 제공한다.

이 필터의 바이패스 부분은 60KHz를 제거하며, 전화시스템에 의해서 송신하기에 바람직하지 않은 임의의 저주파 신호를 제거한다. 필터(50)의 출력은 선형부호이다. 선형부호의 선택은 신호의 쉬운 처리를 허용하는 것 뿐만 아니라 시스템에서 좋은 신호대, 잡음 동작의 유지가 요구된다.

디지틀 압축기(52)는 디지틀 산법을 이용하여 선형부호를 몇몇 전화시스템들에서 요구되는 μ-법칙 또는 A-법칙 부호로 변환시킨다.

만약 선형부호출력이 바람직하면 이 블록은 시스템 내에서 바이패스될 수 있다.

압축기의 출력은 송신레지스터(20)에 송신되고, 이 송신레지스터(20)은 (21)은 시스템 제어신호입력에 의해서 제어되어질 때 데이터를 송신단자(50)에 결합되는 전화스위치에 송신한다.

지금까지 설명한 기능적인 장치는 선행기술의 회로의 송신필터와 A/D변환기(1 6)에 의해 수행되는 재래식의 기능과 다소 유사하다. 통상 선행기술의 회로에서의 이득조절 수단은 어떤 분류의 이득증폭기에 의해서 시스템의 송신블록의 정면 설치되어 있는 예시된 실시예에서는 이득 기능은 디지틀 정수로서 데시메이션필터(42)로부터 수신된 디지틀 단어를 승산하는 것에 의해서 이득을 제공하는 이 득조절필터(48)에 의해 수행된다.

디지틀 정수는 사용자에 의하여 프로그래밍이 가능하며, 특히 이득은 필수적으로 매우 넓은 변화영역을 가질 수 있게 정확히 프로그래밍할 수가 있고, 이와 같이 넓은 영역은 사용자가 장치에 프로그램한 이득 제어 단어들의 적당한 선택에의해 결적된다.

본질적으로 +12dB에서 마이버스의 무한대의 dB의 범위이다.

선행기술의 시스템에 있어서 이득은 시스템의 어느 수동적인 조절에 의해 프로그래밍 되어야 하는 반면에 본 발명에서는 이득은 제어 I/O 모신(51)을 개재해서 프로그래밍되므로, 고체를 위한 물리적 부품이 없고 이득은 컴포넨트제어에 의해서 설치될 때에 프로그래밍 될 수 있으므로 제조업자에게는 막대한 비용과 시간을 절약하게 된다.

평형필터(44)는 이하에 설명되는 것과 같이 트란스하이브리드 평형기능을 달성하는데 사용된다.

수신경로에 관하여 설명하면, 터어미널(55)에 수신된 신호는 수신레지스터 (22)에 입력되며, 다음에 처리회로(24)에 입력된다.

이 처리회로(24)는 디지틀 신장기(54)와 주수신필터(56), 이득조절필터(58), 수신감쇠왜곡보정필터(60), 한 쌍의 저주파 등과 보간기필터(62)와 (64) 및 임피이던스필터(66)를 포함한다.

신장기(54)는 (57)에서 프로그램제어입력하에서 μ-법칙 또는 A-법칙부호들 중 하나를 취하고 송신부분에서와 같이 12 또는 13비트 선형부호에 그것을 변환하는 작용을 한다. 제어단어가 입력단어를 선형이라고 지시하면 신장기는 바이패스하여도 좋다.

이 시스템의 입력샘플율은 8KHz이다.

수신경록의 목적은 저주파통과 필터기술을 사용하는 8KHz 부품을 필터링하여야 하는 수신필터를 귀로화하는 것이다.

특히 이 수신필터는 저샘플율로 인해서 생기는 왜곡을 보상하여야 한다.

이 왜곡은 sin X/X 왜곡이라고 알려져 있으며, 샘플율을 감지할 수 있을만한 백분율이 될 수 있게 신호주파수가 선정되면 신호의 현저한 감쇠를 야기시킨다.

예를들면, 8KHz 샘플링 시스템에서 3.5KHz 신호는 보상되어야 하는 감쇠의 약 2 또는 2.5dB를 갖는다.

본 발명에 있어서는 목적은 2개의 접히는 것이다. 하나는 필터기술을 이용하여 샘플링율을 증가시키고 상당히 높은 샘플링율, 특 256KHz(또는 128KHz)을 달성하는데 필요한 모든 점을 결정하는 것이다.

보다 높은 샘플링율에서는 2개의 접히는 잇점이 있다. 첫째로, sin X/X 왜곡은 상당히 감소되는데, 실제로 이것은 보정할 필요가 없을만큼 작은 점까지 감소된다. 그리고 두번째로 현존하는 4KHz 이하의 음성대역 컴포넨트가 아닌 유일한 컴포넨트가 샘플링 컴포넨트이다.

256KHz(또는 128KHz)와 같은 매우 높은 주파수에서의 샘플링 컴포넨트를 가지므로서 컴포넨트의 크기는 상당히 축소되고, 수신필터(56)는 음성대역신호에 대해서 균일하여야 하고 샘플링율에서 많은 감쇠를 가지지 않으면 안되기 때문이다.

샘플률이 높으면 높을수록 필터의 통과대역으로부터 정지대역까지의 큰 차이 때문에 필터의 설계는 용이하게 된다. 세 개의 필터(56), (62), (64)를 사용하는 본 발명에 따라 필터링이 이루어진다.

주 수신필터(56)는 필터(50)의 저주파 통과컴포넨트와 유사한 저주파통과 장치로서 16KHz로 조작되는데 대하여 필터(50)의 고주파통과 부분이 8KHz에서 조작된다. 필터(56)는 8KHz 신호를 수신하여 16KHz의 신호를 출력한다.

그러므로, 이것을 어떠한 젖힌 주파수도 제파하기 때문에 현재는 샘플링율에 의해 존재하는 8KHz 컴포넨트를 제파하기 위하여 4.6KHz와 8KHz 사이의 대역에서 상당한 양의 감쇠를 가져야 한다. 송신필터(50)는 저주파통과 및 고주파통과 필터인 주수신필터(56)는 저주파통과 필터이다.

송신회로에서의 저주파 및 고주파통과 컴포넨트와 수신필터에서의 유일한 저주파통과의 이유는 송신경로에 있어서는 신호는 전화회선에서 수신되고 이러한 회선은 전형적으로 전력선의 주위를 따라 지나가므로, 미국에서는 60KHz의 신호를, 유럽에서는 50Hz의 신호를 청취하기 매우 쉽다. 그 신호 중 약간은 불행히도 전화시스템에 공급된다.

고주파통과 필터(50)부분은 60Hz 신호를 제파하도록 설계되어 있고, 일단 그들 신호들이 제파되고 이 시스템이 디지틀 형이면 60Hz 신호들이 후속의 디지틀 부분에 공급될 방법은 없다.

결과적으로 수신경로에서 60Hz 필터를 필요로 하지 않는다.

필터(56)의 출력은 이득 조절회로(58)로 입력되고 다시 수신감쇠보정(ADC) 필터(60)에 보내지는데 이것들에 대해서는 아래에 좀 더 설명한다.

첫번째, 저주파통과 부간기필터(62)는 이득조절필터(58)로부터 16KHz의 입력신호를 수신하고, 32KHz의출력신호로 발생시킨다.

이것은 저주파통과 필터의 기능을 수행하기 때문에 이것의 목적은 16KHz 컴포넨트를 상당히 감쇠시키는 것이다. 출력이 32KHz이므로 이 필터는 32KHz컴포넨트를 채용한다.

두번째, 저주파통과 보간기필터(64)는 또한 32KHz 컴포넨트로서 이 저주파통과 필터는 본 발명의 시스템에 있어서 256KHz(또는 128KHz)신호를 출력해서, 32KHz 컴포넨트의 저주파통과 필터의 저주파 필터링 행하지 않고 좀 더 높은 주파수보다 낮은 등급의 어느 컴포넨트를 도입한다.

필터(62)와 (64)는 주로 고주파성분을 필터링하는 것이다. 만약 이것들이 통과대역에서 완전히 균일하지 않다면, 이러한 성능은 보통 예측할 수 있고 또 필터(56)에 의해 보상될 수 있는데 이 시스템에서는 필터(62)와 (64)가 통과대역의 높은 주위, 즉 2 또는 3KHz 주위의 신호중 일부를 감쇠하기 때문이다.

따라서, 필터(56)에는 필터(62)와 (64)에 의해 생기는 감쇠를 보상하는 보상회로가 설치된다.

필터(64)의 출력은 다음에 D/A 변환기(26)에 넣어지고 이 변환기(26)는 그 신호를 애널로그 형식으로 변환시키고, 그것들을 출력필터(28)에 개재해서 통과시킨다. 전환시스템에 있어서는 고주파성분은 저주파 성분으로부터 적어도 28dB 이하로 되지 않으면 안된다.

256KHz 샘플율에서, 신호는 3.4KHz의 컴포넨트보다 28dB이 낮다. 그래서, 이론적으로 포우스트 필터 또는 평활필터는 필요없다.

그러나, 본 발명 시스템에서는 필터(28)는 안전을 위하여 포함된다.

디지틀 필터는 기본적인 필터 방정식을 만족시키는 복잡한 연산처리기이다.

그 식은,

이중 Xi는 입력샘플을 나타내며, Yi는 출력샘플을 나타낸다.

제2도에는 때때로 횡단 또는 비순환필터라고 하는 8탭 FIR 필터가 도식적으로 예시되어 있으며, 7개의 축적된 또는 지연장치, 8개의 증배기(69)와 7개의 가산기장치(70) 등이 포함된다.

이회의 방정식 :

Y₀=A₀X₀＋A₁X_-1＋A₂X_-2＋…A₇X₇(2)

에서 표시된 형식의 필터를 실현하고 여기에 있어서, A₀-A₇의 증배기(69)에 대한 탭계수입력을 나타내고, X₀-X₇는 X의 현재의 지연된 입력값을 나타내는 것이다.

예시된 8탭장치는 그것이 피이드백을 가지고 있지 않고 출력값이 단지 입력값의 앞서 설정된 기능일 때는 절대적으로 안정하다.

제3도에는 제2차 명령순환필터가 때때로 표시되어 있는 표죽형의 11R 필터 표시되어 있으며, 이 필터는 2개의 지연장치(71), 4개의 가산기장치(72)와 4개의 증배기장치(73)를 포함한다.

이 회로는 방정식 :

Y₀=X₀＋A₀X_-1＋A_-2X＋B₀X_-1…B₁X_-2(3)

을 가지는 필터를 도식적으로 표시되는데 사용될 수 있으며 저주파통과 필터로 사용하기에 선정된다.

일반적으로, FIR 필터(단지 2개의 기억장치)보다 상당히 효과적인 이 필터는 고속 상향전이 등을 갖는다.

제4도에는 결합된 형태의 IIR 필터를 도식적으로 나타내고 있다.

이 장치는 다음과 같은 방정식을 가진 고주파통과 필터로 사용되기에 알맞다.

Y₀=X₀＋(A₁-B₀)X″_-1＋A₀X'_-1(40)

이중,

X'₀=X₀＋B₁X'_-1－B₀X″_-1

X″₀=B₀X'_-1＋B₁X″_-1

이 필터는 2개의 지연장치(74), 6개의 증배기(75) 및 5개의 가산기(76)을 포함한다는 것을 주목해야 한다. 필터는 만약 방정식(1)에서 특히 b_i=0라면 유한충격 응답(FIR)을 가지도록 고려될 수 있고, 그렇지 않다면 무한충격응답(IIR)을 갖도록 고려된다.

IIR 필터는 주어진 필터특성이 약간의 계수들로 만족된다면 좀 더 효과적으로 되려는 경향이 있다.

필터를 관찰함에 있어 기본적 교환은 1초당 증배와 가산의 총수, 입력과 출력샘플을 축적하는데 필요한 RAM 및 계수를 축적하기에 필요한 ROM의 총량이다.

최대호률 때문에 필터는 가능한한 낮은 샘플율로 작동되어야 한다. 이 말은 FIR 및 IIR 필터에 모두 적용된다.

IIR 장치는 샘플율이 증가함에 따라 필터를 만족시키기 위한 더 많은 계수를 필요로 한다.

실제로, 샘플율이 두 배가 되면 계수의 수도 대략 두 배가 된다.

따라서, 샘플율이 증가함에 따라 RAM과 ROM의 양은 일차식으로 비례하여 증가하고 연산율은 샘플율의 제곱으로 증가하는데(높아진 수학비율×높아진 계산의 수) 따라 증가한다.

IIR 필터는 샘플율이 증가함에 따라 더 많은 계수를 필요로 하지는 않지만 많은 단어를 필요로 하고 그 때문에 계산이(직렬/병렬증배기 사용) 길어지고, 계산율은 샘플율과 함께 증가한다.

적당한 구조적 선택은 저주파통과 필터로 사용하여 시스템의 샘플율을 감소시키려는 것 같으며, 이것의 정지대역은 F_S/2보다 상당히 낮은 주파수에서 시작한다. 예를들면, 저주파통과 팔터가 F_S/16 이하의 모든 컴포넨트들을 제거한다면 그 다음에 필터의 출력은 F_S/8 즉, 2xF_S/16의 샘플율이 있는 시스템에 의해 설명될 수 있다.

이 샘플율의 감소는 매 여덟번째 필터의 출력을 사용하고 나머지 7개는 버림으로써 달성된다.

보간 A/D 변환기에 있어서는, 데이터는 관심주파수의 32 내지 64배 오우버샘플링되므로 신호를 F_S/16까지 제한하는데 필요한 필터는 상당히 간단하다는 것에 주지해야 한다. 전화형식의 적용에 있어서는 샘플율은 저주파통과 필터를 512KHz에서 32 KHz까지 감소될 수 있으며, 이것의 정지대역은 16KHz에서 시작한다.

통과대역은 3.4KHz에서 끝나기 때문에, 이 필터는 실제의 저주파통과 필터기능을 수행하는데 필요한 필터보다 상당히 간단하다(이것은 4.6KHz 정지대역을 갖는다). 저주파통과 필터는 FIR 필터로서 가장 효과적으로 이행된다. 이 결론은 다음의 이유에 근거를 두고 있다. 저주파통과 샘플율 감소기(데시메이터)로서 사용되는 IIR 필터는 그 샘플율에서 작동하여야 하며, 초기의 샘플율에서 답을 계산한 후 8개의 결과중 7개를 버려야 한다. 모든 결과는 각각의 결과가 다음 결과를 계산하는데 필요하므로 계산하지 않으면 않된다.

그러나, 저주파통과 필터는 두번째 필터가 될 수 있지만 4μsec마다 5개의 계수 또는 5개의 증배와 5개의 승산, 또는 2.5MHz의 증배율과 2MHz의 가산율을 필요로 한다.

FIR 필터는 단지 매 여덟번째 결과를 계산하여야 한다. 그것은 7개의 사용하지 않은 결과를 계산할 필요는 없으며 왜냐하면 그것은 장래의 샘플계산에 필요치 않기 때문이다. 20개의 승산과 10개의 가산을 32KHz로서 필요로 하고 승산의 시기는 1.28Hz까지 감소되어 가산율은 1.204KHz이다.

더우기, 요구되는 기억의 양은 비교될 수 있고, FIR 필터는 하아드웨어를 절약하기 위해 간단한 직렬 가산기 구조로 설비될 수 있다는 것을 알 수 있다.

디지틀필터에서 가장 복잡한 기능은 승산이다. 승산기는 조건을 충족시키기 위해서 많은 양의 하아드웨어를 필요로 할 수 있고, 상당한 전력을 낭비할 수 있다.

위에서 지적된 것과 같이, 데시메이션 필터는 1.2MHz 내지 2.25MHz율이 매우 높은 승산 속도를 필요로 한다. 승산은 보통 상당히 많은 양의 하아드웨어를 필요로 하는 완전한 병렬조합회로에서 또는 가산 및 이동과 함께 직렬/병렬 기능으로서 완수된다.

직렬/병렬 승산기는 N×M 승산을 수행하기 위해 N비트 이동등록기, N＋M 비트가산기 및 N클록(clock) 사이클들을 필요로 한다.

그러나, 이 방법들 중 어느 것도 LSI 처리기를 위해 좋은 선택은 아니다.

한 가지 유망한 기술을 짧은 단어 최적화라고 불리운다. 이 기술을 이용하면 1의 수는 계수에서 최소화되고 승산을 단지 1이 존재할 때 가산만을 필요로 하게 된다. 예를들면, 배럴 이동기와 단지 3개의 1만을 포함한 12개의 비트의 계수로써, 승산은 0의 계수에 있어서 생기는 경우에 모드 가산을 무시함으로서 3개의 클록 주기 안에 달성될 수 있다. 계수를 간소화하는 기술은 상당히 복잡하며 필터를 어느 정도 손상시키는 것을 필요로 한다(이것은 복잡성을 증가시킴으로서 보상될 수 있다). 낮은 강도의 실제 필터로부터 고안된 IIR 필터는 역시 계수 간소화에 좋은 강도를 가지고 있지만 더 많은 계수를 가지고 있는 FIR 필터는 계수 간소화에 대해 부족한 감도를 가지고 있는 것 같다.

보간 A/D 변환기는 시스템의 출력보다 낮은 주파수 대역에서 관심정보를 고도로 오우샘플링하는 시스템이므로 제1도의 40,42,46 및 50에 예시된 디지틀 필터는 변환기에 의해 발생된 고주파 착오 컴포넨트를 제거하며, 저주파 신호 컴포넨트를 균분하고 평활하며, 그리고 요구되는 다른 저주파수 필터링을 하는 것이 요구된다.

디지를 필터링은 유한 충격응답(FIR) 및 또는 무한 충격응답(IIR) 필터를 사용하는 시스템을 실현하기 위해 다른 구조의 변화에 의해 이루어질 수 있다.

일반적으로 제1도에 예시된 장치의 바람직한 실시상태에서 저주파통과 데시메이션필터(40)는 4개의 탭 FIR 필터와 2개의 3-탭 FIR 필터로 되어 있으며, 이것의 첫번째 것은 512KHz 신호를 128KHz로 감소시키고, 두번째 것은 128KHz 신호를 64KHz로 감소시키고, 세번째 것은 64KHz를 32KHz로 감소시킨다.

두번째 저주파통과 데시메이션 필터(42)는 32KHz 신호를 16KHz로 감소시키는 5-탭 FIR 필터로서 구체화되며, 송신 ADC 필터(46)는 8-탭 FIR 필터이다. 송신이득조절필터(48)는 1개의 탭 FIR 필터이고 주송신필터(50)는 2개의 기본형의 저주파통과 필터와 1개의 결합형의 저주파통과 필터를 포함하는 43개의 IIR 필터장치이다.

주송신필터는 16KHz 신호를 8KHz 로 감소시킨다.

평형필터(44)는 8-탭 FIR 필터이다.

시스템은 인입음성과 송출(수신) 신호의 일부분이 입력필터(14)에 흘러들어가는 것을 허용한다.

그러나 발생된 송출신호는 물론 그것이 시스템을 통해 되돌아오는데 요구되는 시간까지고 알려져 있으므로, 평형필터(44)는 (45)에서 송신경로에 부가되고 복귀된 신호를 소거할 소거신호를 발생시키는데 사용될 수 있다.

더우기, 선특성은 초기에는 알려져 있지 않지만 시스템의 특성은 알려져 있다.

그러나, 사용자는 적당한 평형을 제공하기 위해 선로특성 및 프로그래밍 필터 (44)를 결정할 수 있으며, 필터(44)는 디지틀 형식으로 프로그래밍할 수 있으므로 이러한 취소는 매우 정확히 달성될 수 있다.

주수신필터(56)는 8KHz에서 16KHz로 수신된 신호를 증가시키는 2개의 기본적인 IIR 저주파통과 필터를 포함한다.

수신이득조절필터(58)는 1-탭 FIR 필터이며, 수신 ADC 필터(60)는 8-탭 FIR 필터이고, 저주파통과 보간기(62)는 필터(60)로부터 나온 16KHz 신호를 32KHz로 증가시키는 5-탭 FIR 필터이다.

두번절 저주파통과 보간기는 32KHz 신호를 각각 64KHz, 128KHz 및 512KHz로 각각 증가시키는 3개의 3-탭 FIR필터로 이루어진다.

임피이넌스 필터(66)는 선로특성에 맞추기 위해 사용되는 4개(혹은 8개)의 8-탭 FIR 필터이다.

좀 더 자세히 설명하면, 입피이던스 필터(66)는 2-전선시스템 입력구에서 보는 것과 같이 시스템의 입력 임피이던스를 변경하는 데 사용될 수 있다.

필터는 입력구 뒷부분에서 발생된 전압을 인입신호에 효과적으로 공급한다. 만약 적당한 증폭기와 곡성으로 이루어진다면 효과적인 입력 임피이던스의 값은 전화선의 특성 임피이던스에 맞도록 변화될 수 있다.

그러므로 필터(66)의 임피이던스의 제어는 반향을 제파하고 다른 입력선들에 맞도록 하는 것이 가능하다.

그러나, 입력 임피이던스의 변경하는 것에 의해 시스템 주파수의 이득을 예민하게 만들지만, 송신 및 수신 ADC 필터(46)과 (60)은 필터(66)의 사용으로써 생긴 어떠한 감쇠왜곡이라도 보상하도록 프로그래밍 될 수 있다.

또한 이득조절필터(58)는 신호와 발전들과 같은 송신상의 문제점을 제거하기 위해 내장손실을 가하는데 사용될 수 있다.

테스트 루우프(67)은 장치 또는 회선의 어느 하나의 시험을 가능케 하도록 설비되고 여러가지 필터하기 위한 계수의 선택을 용이하게 하도록 사용될 수 있다.

SLAC는 장치에서 몇 개의 기능들을 프로그램밍하기 위한 디지틀 제어전산기의 직렬제어접속장치(32)를 포함한다. 접속장치는 장치의 송신 및 수신이득의 설정뿐만 아니라 SLAC를 위한 송신 및 제어시간 슬롯을 프로그래밍하는데 사용되는 직렬제어모선(33)을 가지고 있다.

이것은 또한 동력중단기능도 가지고 있다.

시한입력은 데이터클럭 DCLK, 데이터 입력 DIN, 데이터출력 DOUT 및 직렬접속하기 위한 침선택 CS, ALU 때문에 시간제어를 위한 주클럭 MCLK, 송신 및 수신계시 CLKX와 CLKR, 송신 및 수신화면동기 펄스 FSX 및 FSR과 PCM 시스템에의 접속을 위한 시간 슬롯 스트로우브 TSC를 포함한다. 시간 슬롯 지정은 화면동기펄스 FS에 관한 것이다.

송신경로가 작동될 때 시간슬롯 스트로우브핀(TSC)이 그 시스템에서 요구된다면 삼-상태 완충기를 운전하도록 낮게 당겨진다.

송신 및 수신 PCM 완충기는 각기 다른 시간에(비등시에) 작동될 수 있도록 하기 위해서 분리 개시입력을 가지고 있지만, 대부분의 시스템에서는 송신 및 수신계시는 공동으로 될 것이다.

또한 화면동기펄스는 송신과 수신을 위해 분리되지만 대부분의 시스템에서는 공동펄스가 사용될 것이다.

그리고 만약 다른 시간 슬롯이 요구된다면, 이것은 시간 슬롯 선택 제어입력에서 프로그래밍될 수 있다. 직렬제어모선(33)을 사용하여 송신 및 수신시간 슬롯정보는 언제 데이터를 송신 및 수신할 것인가를 결정하기 위해 장치에 프로그래밍된다 : 임피이던스 필터(6), 평형필터(44) 송신 ADC필터(46) 및 수신 ADC필터(60)를 위한 계수들은 모두 한 개의 바이트에 동시에 프로그래밍된다 : 송신 및 수신 이득조절계수들이 역시 프로그래밍될 수 있다. 이 데이터는 모두 적당한 제어하에서 직렬접속모선(33)의 DOUT 선위에서 재판 될 수 있다.

부가하여, 이 장치는 모선(33)을 사용하여 특별한 구성으로 프로그래밍될 수 있다.

예를들면, 이 장치는 μ-법칙, A-법칙 또는 선형부호를 사용하여 작동되도록 구성될 수 있다.

더우기, 4개의 프로그래밍할 수 있는 필터(44),(46),(60) 및 (66)은 모두 값을 생략하도록 설정될 수 있다. 즉, 임피이던스 필터(66)와 평형필터(44)는 0으로 설정될 수 있고, 2개의 ADC 필터(46)과 (60)은 1로 설정될 수 있다.

이득조절필터(48)과 (58)은 1에서 설정될 수 있는 생략성 값을 가지고 있다. 또한 수신이득조절필터(58)는 수신경로를 차단하기 위해 0의 두번째 생략성 값을 가진다.

시험조건은 입력을 다양한 필터들로 변경하라는 지령으로 즉, 저주파통과 보간기(64)의 출력은 디지틀 루우프백을 위해 저주파통과 데시메이션필터(40)로 공급되고, 애널 로그 루우프백을 위해 A/D 변환기(16)의 출력이 A/D 변환기(26)로 공급되도록 프로그래밍 됨으로써 설정된다.

이러한 조작은 물론 프로그래밍 제어하에서 완수된다. 이 장치의 부가적 특징은 SLIC로의 출력에서 TTL 래치가 직렬접속모선(33)에서 제어단어들을 거쳐 출력이 프로그래밍될 수 있음으로서 제공되는 것이다.

제5도에 관하여 자세히 설명하면, 도식적 블록도표는 제1도에 예시된 A/D 변환기(16)의 조건을 충족시키기 위해 사용된 형식의 선행기술에 의한 보간부호기의 간소화된 변형을 예시한다.

기본적인 부호와 루우프에서 부피이드백은 애널로그 입력 x(t)와 이것의 수치화된 표시 q(t) 사이의 평균차리를 최소화하기 위해 사용된다. x(t)와 q(t) 사이의 차는 가산적분기(77)에 의해 x(t)와 q(t) 사이의 순간적 변화에서 적분되어 함께 통합되며 결과의 곡성은 비교기(78)에 의해 검출된다.

비교기(78)의 출력은 디지틀-애널로그변환기(80)에 의해 발생된 양자화된 신호 p(t)에서 증가 또는 감소를 지령한다.

바람직한 실시상태에서, 논리회로(79)는 바닥은 1로 충전되고(최하위 유효비트 -LSB)상부는 0으로 충전된 디지틀 축전지 역활을 하는 8-비트 양 방향성 이동등록기를 포함한다.

기록기가 논리 1로 충전됨에 따라 양자학의 크기가 증가한다.

또한 양자학의 극성은 논리회로(79)에 의해 감시되며 선(81) 위에서 신호 비트 SB의 형태인 출력이다.그 크기는 선(78) 위의 출력이다.

예시된 것과 유사한 회로의 부가적 세부사항과 동작특성은 Bruce A. Wooley와 James L. Henry에 의해 씌여진 ″An Interpolation″ pp. 14-20, IEEE Journal of Solid-State Circuits, Vol, SC 14.NO. 1, February 1979라고 하는 논문에서 볼 수 있다.

상기 기술된 부간 A/D 변환기와 선행기술에서 발표된 다른 것들은 본 발명에 따라 시스템에서 사용될 수 있지만 그러한 변환기에는 몇 가지 불리한 점이 있다.

비교기 출력은 F_S에서 샘플링되고(이것은 중요한 입력 주파수범위보다 상당히 크다) 새로히 수치화된 출력을 결정하기 위한 이동등록기를 제어하는데 사용되므로, DAC 출력은 1-비트 부호가 단지 2개의 조건만을 허용, 즉 증가와 감소,DAC 출력은 상수로 남는 상태는 허용하지 않기 때문에, 각 샘플로 변화하지 않으면 않된다.

좀 더 자세히 설명하면, 이동기록기 제어는 단지 DAC 입력이 0, ±00000001, ±0000001, ±00000111, ±00001111, ±00011111, ±00111111, ±01111111 또는 ±11111111로 되는 것만을 허용한다.

Candy 등의 ″A Per-Channel A/D Converter Having 15-Segment μ-255 Companding″ : pp. 33-42, IEEE Trans. On Communications, Vol. com-24, No. 1, January 1976에서 지적된 것과 같이, 이러한 부호들은 μ-법칙 현재 특성의 4/3의 끝점에 대응하도록 선택되었으므로 어떠한 두 점의 평균도 μ-법칙 현재의 끝점이다.

이동기록제어기는 시스템에서 단지 17개의 레벨 즉, 8개의 양성 레벨, 8개의 음성레벨 및 0만을 허용한다. 피이드백 루우프는 A/D 변환기로 하여금 적분기 출력이 0이 되도록 하게 되므로 q(t)의 정수부는 x(t)의 정수부와 같아지려고 한다.

DC 입력시호에 대하여 저항 R와 축전기 C에 의한 적당한 세트된 댐핑전항에서 시스템은 입력신호의 주위에 3레벨 발진인 제6(a)도에 예시된 발진을 발생한다.

저술자는 32개의 샘플들이 효과적으로 평균화되는 256KHZ 시스템을 설명될 수 있다.

각각의 두 판독단계는 두 판독중 낮은 것을 취하고 4/3 환산계수를 떨어뜨림으로써 평균이 된다.

예를 들면, 만약 한 판독이 끝점 n의 4/3이라면, 다음의 낮은 판독이 끝점 n의 2/3이고, 평균은 낮은 판독과 같은 부호인 끝점 n이다.

이 평균은 샘플의 수를 16까지 감소시키고 그것들은 병렬 12-비트 가산기에서 평균이 되어 12-비트 결과를 낸다. 가산기에서의 분해는 평균된 샘플들의 수(N)와 각 샘플의 분합의 함수이다.

즉, log2N각개의 샘플의 분해=결과의 분해 레솔루손, Kawagara3 기타, 아래에서 그리고 다른 것들은 또한 2KHz로의 평균으로 512MHz 시스템의 사용에 관하여 기술했다. 그러나, 이런 시스템들 모두에는 몇가지 문제점이 있으며, 그것의 이유는 본 발명에 의해 제한된 해결책과 함께 이제부터 검토될 것이다.

1. 주파수 의존 이득…이 문제에 관하여는, 샘플율과 변환기에서의 레벨의 수는 기본 시스템 제한이다. 입력 주파수가 증가함에 따라 시스템은 제7(a)도와 제7(b)도에서 보여지는 것과 같이 신호를 추적하는 더 많은 장해가 발생된다. 제7(a)도에서 나타낸 바와같이, 시스템은 250Hz에서 충분히 공평하게 잘 추적한다.

그러나, 주파수가 4KHz까지 증가하면 제7(b)도에 예시된 것과 같이 열화한다.

신호가＋전 스케일에서－전 스케일까지 작용하는 (2M-1) T의 시간이 걸리고, 시스템이 발생시킬 수 있는 전진폭에서의 최대 주파수는 F_S/2(2M-1)이다.

8-레벨 시스템에서 이것은 F_S/30이다.

그러나, 이러한 주파수들 부근에서는 착오가 생긴다. 더 낮은 주파수에서까지도 신호왜곡은 현저하다. 주파수 의존 이득은 입력신호 주파수와 256MHz 샘플율의 결과에서 A/D 변환기의 출력 컴포넨트를 측정함으로서 관찰될 수 있고, 8-레벨 시스템은 제8도에 예시되어 있다. 샘플율을 512KHZ까지 증가시킴으로서 낮은 수파수에서 응답을 개선함 수 있으나, 주파수 의존 이득은 여전히 보다 높은 주파수에서 생긴다. 만약 이것이 보정되지 않는다면 큰 문제가 야기될 수 있다.

2. DC 신호는 샘플율의 기능으로서 제한된다…제한된 DC 분해는 레벨들과 평균된 샘플들의 수 사이의 차이에 기인한다. 상기된 시스템에서 하나 걸려 있는 레벨은 2개의 레벨 사이의 중간에 있는 레벨을 의미한다. 제6(a)도의 세레벨발진은 제6(b)도에 예시된 것과 같이 F_S/2에서 두 레벨 발진기로 교체될 수 있다. 두 레벨은 2 : 1의 간격으로 떨어져 있고 분해는 평균된 샘플들의 수에 의해 결정된다.

Candy 등에 의한 연구에 의하면, 16개의 샘플들이 평균되므로 신호의 분해는 μ-법칙 또는 A-법칙 실산에 따라 얻어진 대략 32의 일보분이거나 또는 분해에 유사한 것이다.

높은 샘플율 즉, 512HKZ는 평균될 많은 샘플들의 2배를 허용할 것이고 더 많은 분해 즉 1 : 64를 허용할 것이다.

이러한 시스템들의 분해는 F_out가 출력샘플율인 1 : (F_s/F_out)라고 할 수 있다.

3. 동적범위는 샘플율의 기능으로서 제한된다…제한된 동 적범위는 제한된 분해와 유사한 문제이다. 동적범위는 가장 크게 분해된 가장 작은 레벨의 비이다.

분해된 가장 작은 레벨은 거의 영(0)이고 X₀가 부호 00000001를 위해 출력과 대등한 X₀(F_out/F_s)이다.

가장 큰 레벨은 DAC에서 M이 레벨들(양성 또는 음성)의 수인 2^MX₀이다.

그러므로 동적범위는 2^M.F_s/F_out이고 M 또는 F_s를 증가시킴으로써 증가될 수 있다. 그러나 만약 M이 F_sD를 교환하지 않고 증가된다면 문제점들은 추적하는 주파수는 저하된다.

4.제한된 높은 주파수 신호 가능출력…높은 주파수 신호가 추적될 수 없는 변환기에 사용될 때 출력은 붕괴하고 입력과 함께 위상 밖으로 180°회전하려는 경향이 있다. 어떤 상황하에서는 입력레벨 밑에서 -30dB보다 작은 대역내신호(낮은 주파수)는 또한 비추적 모우드에 의해 발생된다.

5. 대역내 주파수 신호 컴포넨트들을 발생시키는 대역의 주파 신호…상기된 회로에서 사용된 평균 디지틀 필터는 그것이 모든 대역의 신호들을 충분히 필터링 해내지 못하고 대역내 신호는 접히게 하여 통과대역으로 되는 것을 야기시킬 수 있으므로, 최적의 배열은 아니다.

대역의 신호는 대역의 입력신호에 위해서 뿐만 아니라 256KHZ 또는 512KHZ의 높은 샘플율에서 A/D전환에 의해서도 발생된다. 4와 8KHZ 사이의 신호는 충분히 감쇠되지 않고 젖혀서 통과대역이 될 것이다(0 내지 3.4KHZ 통과대역으로 추정된다).

12KHZ 부근의 신호는 단지 -13dB 감쇠와 함께 또한 젖혀서 통과대역으로 될 것이다. 그러므로 이 변환기는 음성대역신호 처리에 유용하도록 정밀한 프리필터를 필요로 하는 것 같다.

A/D는 입력레벨 아래인 -20 내지 -50dB이 범위에서 대역의 주파신호를 발생시키고, 이 신호 중 몇개는 -30dB 감쇠 이하에서 접히고 또 대역내 잡음을 증가시킨다.

그것들은 또한 시스템 신호대 잡음비를 증가시킬 것이다. 보관기는 필터를 평균하는 512KHZ 입력 및 32KHZ 출력과 함께 더 나은 성능을 가진다.

이 필터는 나중에 복잡한 필터링을 필요로 하지만 간단한 프리필터를 제외한 모든 것을 제기할 수 있다.

32 내지 36KHZ0, 60 내지 68KHZ 등의 대역들의 범위 안으로 떨어진 신호는 여전히 직접 접히는 통과 대역으로 되고 더 많은 감쇠가 이러한 대역에서 바람직하다.

제0도에 관하여 자세히 설명하면 제5도에 나타난 A/D 변환기에 관한 개량이 예시되어 있다. 형태에 있어서 다소 간소화되었지만, 회로의 점선(90)으로 둘러싸인 부분은 본질적으로 제5도에 예시된 회로와 같은 것이다.

본 발명에 따라, 두번째 비교기(91), 플립플롭(92) 및 부가적인 제어논리(93)는 제2도의 실시상태에 의해 밝혀진 1-비트 부호보다는 2-비트 부호를 발생시키기 위해 부가되었고, 디지틀 자동-영 회로(94)는 오프셋 전압을 증폭기(77)에 부가하기 위해 부가되었다.

부가비교기(91)는 입력 X(t)와 양자화된 출력 q(t)사이의 순간적 차이의 표본을 뽑는데 사용된다.

제동 저항기(R)는 더 이상 필요하지 않고 선(95)에 의해 단락되는 것으로 보여진다. 결과적으로, 원비교기(78)는 단지 델타신호 〔x(t)-q(t)〕의 정부부를 비교한다 . 2개의 비교기 시스템은 오우비슈우트도 또는 언더슈우트도 가지고 있지 않고(한 레벨 외에), 애널로그 제동도 필요로 하지 않는다.

한 개의 비교기로 단지 2개의 새로욕 상태가 가능하다…앞의 값으로부터 증가 또는 감소.

2개의 비교기로는 q(t)가 4개의 가능한 새로욕 상태를 가지는 것이 가능하다.

특별한 상태들은 더 많은(또는 더 적은) 양에 의해 증가(또는 감소)할 수 있거나 또는 같은 상태에 머무를 수도 있다. 현 시스템에서는 특별한 상태는 단지 출력이 상수로 머무르는 것을 야기시킨다. 특별한 레벨에 머무르는 능력은 DC 입력에 대하여 시스템이 샘플율로 변화하며, 입력을 일괄하는 두 개의 레벨 사이에서 진동한다는 것을 확실하게 해준다. 이것은 제6(b)도에서 볼 수 있는 것과 같이, 단지 앞의 샘플율의 반에서 레벨 발진으로 감소될 수 있다. 두번째 비교기는 정보(DC 신호에 대한)를 효과적으로 배가시키고 샘플율 또는 레벨의 수를 증가시키지 않고 6dB 이상이 동적범위 및 6dB 이상의 분해를 제공한다.

또한, 두번째 비교기는 신호가 DAC(76)에서 2.5dB 낮아지는 것을 허용함으로써 동적범위의 부가적인 2.5dB을 제공한다. 하나의 비교기 시스템은 후술의 레벨이 11111111(Vin_max×4/3)과 01111111(Vin_max×2/3) 사이에서 진동하는 시스템에 의해 나타나므로 최대의 DAC 출력이 최대의 입력레벨이 4/3에서 있다는 것이 필요하다. 2개의 비교기 시스템은 Vin_max를 나타낼 수 있게 11111111 출력을 유지할 수 있고, 그러므로 같은 전등급의 범위와 함께 이것은 하나의 비교기 시스템에서 그것들의 3/4인 레벨들을 이용할 수 있다.

이것은 2.5dB 이상의 동적 범위를 허용한다. 그러나 디지틀 신호처리는 2개의 비교기 시스템을 사용하도록 수정하지 않으면 안다다. 보다 낮은 판독의 디지틀 부호를 사용하는 것으로서 2개의 샘플인 것을 평균화될 수 없다. 그러므로, 평균(또는 다른 신호처리 산법)은 모든 샘플에 적용되어야 한다.

자동-영 회로 (94)는 DAC(96) 및 한 쌍의 6-비트업/다욕 카운터(97)과 (8)을 포함한다.

이것들의 카욕터는 고주파 통과필터 부분 앞에 있는 송신필터(50)에서 발생되고 유도도선(99)을 경유하는 8KHZ의 신호비트의 합계를 표시한다.

만약 오프셋이 시스템에 존재한다면, 카운터(97)과 (98)은 DAC(96)에 공급된 6-비트 부호(신호비트 더하기 5개의 큰 비트)에 의해 그것을 보상하기 위해 증폭기(7 0)로의 입력에서 적당한 출력레벨이 발전될 때까지 가산하거나 감산할 것이다. 그에 따라, 플러스 및 마이너스 신호 비트의 수는 같게 유지될 것이고 카욕터(7)는 단지 앞뒤로 안정될 것이다.

낮은 6개의 비트들은 카운터(98)에서 만약 쌍안정이 존재한다면 그것이 낮은 주파수에 있고 송신필터(50)의 차후의 고주파 통과 필터에 의해 필터링되어 버리도록 쌍안정의 주파수를 시스템의 통과 대역 이하로 감쇠시키는 제동비트로서 사용된다.

또 하나의 시스템의 독립적 개량은 제10도에 예시되어 있고, 더 큰 동적범위를 얻기 위해 더 많은 레벨들이 사용되도록 허락하거나 주파수응답을 개량하기 위해 필요없는 레벨들은 제거하기 위한 이동처리를 제어하는데 적합한 방법을 이용한다.

제9도에 예시된 실시예의 컴포넨트에 부가하여, 이 실시상태는 최고값 기록기 (100), 비교기(102), 감산기(104) 및 비교기를 포함한다.

적합한 산법은 시스템이 신호들을 따르기에 어려우므로 주파수가 증가함에 따라 고진폭신호들의 계산을 상실한다는 서실을 근거를 두고 있다.

주로 문제점은 양자화기가 낮은 레벨신호들을 많이 가지고 있고 입력이 그것의 최대 비율에서 변화하는 영(0)을 신호가 통과하여 지나간다는 것이다. 이것이 제7(b)도에 도시된 문제점이다.

영(0) 근처의 레벨은 큰 진폭 AC 신호에 대한 제한된 정보를 포함하고 있고, 만약 그것들이 제거될 수 있다면 시스템의 정확도는 그렇게 심각하게 감소되지는 않을 것이다. 적합한 산법은 각 사이클 동안 크기를 감지하고 시스템이 입력신호를 추적하는 것을 허용하도록 영(0) 주위의 레벨의 적당한 수를 제거한다.

좀 더 자세히 설명하면, 레지스티(98)에서 양자화된 신호값의 최고값은 레지스티 (100)에 축적되고 이 축적된 최고값은 비교기(102)에 의해 현재의 값과 비교된다.

동시에, 현재의 값은 또한 감산연산자(104)에 의해 최고값으로부터 감해지고 그 차는 (108)에서 비교기(106)에 대한 기준입력과 비교된다. 그러나, 감산연산기의 출력은 단순이 2개의 입력간의 차가 없이 각각의 입력 A와 B에서의 1의 차이가 이다.

비교기(106)에 의해 발생된 출력에 의해서 신호비트(SB)가 변화한다. 양자화된 값이 영(0)에 가까와짐에 따라 영(0) 근방의 레벨은 그것들을 건너뛰고 신호비트를 변화하는 것으로 제거된다.

신호비트가 변화되는 곳의 레벨은 최고레벨에 의해 결정된다. 표시된 적용에서는 그것은 신호상승점 이하의 다섯개의 레벨들이고(최고 레벨이 00001111 또는 그 이하가 아니라면 이러한 경우에 적용은 정상작동으로 되돌아간다), 유효한 레벨들을 유지하는 입력증폭에 좌우되는 레벨들의 다른 수를 제거한다. 최고 값은 신호레벨이 변화함에 따하 감쇠할 수 있어야 한다. 이것은 여러가지 방법으로 이행될 수 있다.

예를 들면, (a) 각각의 영(0) 교차점에서 하나의 레벨을 감소시킴으로써, (b) 만약 특별한 레벨이 고정된 시간에 미치지 않는다면(예를 들면 8KHZ 샘플율로서 최종 출력을 가진 PCM 시스템에 있어서는 125μsec와 같이) 레벨을 감소시킴으로써, 또는 (C) 고정된 주기율로서 감소시킴으로써 달성된다.

현재 사용되는 제11도에 예시된 설비는 각각의 영(0) 교차점에서 최고레벨을 감소시킨다.

이 적용기술은 능동적인 레벨의 수를 17에서 10까지 감소시키며, 추적될 수 있는 최대 주파수는 F_s/32로부터 /18까지 증가된다. 지불되는 패널티는 AC 신호에 대한 신호-대-양자화 잡음에 있어서 극히 약간의 증대 뿐이다. 증대된 잡음은 영(0) 주변의 레벨들 제기하는 것으로 된다. 그러나 제기된 레벨은 싸인파주기 1% 이하인 신호들을 나타내고, 즉 신호-대-잡음의 증대는 최소이다. 주파수 의존 이득 특성은 또한 제9도에서 보여주는 것과 같이 저주파수 신호에 대한 영향을 주지 않고, 수정되어 주파수보다 높은 쪽으로 밀어내어진다.

제7(b)와 제11도는 각각 적합한 상태 및 적합치 않는 상태 0dB, 4KHZ 신호의 응답을 보여준다.

이 방법은 샘플율의 증대를 멈춤이 없이 수행과정에서 실제적인 패널티는 없고 특별한 동작범위, 분해 및 신호대 잡음비에 어떤 영향을 수반치 않고 주파수응답 이점을 보여준다.

적용도표는 주파수응답에 대한 불이른 수반함이 없이 그것의 동적범위가 증대할 수 있게 그 시스템을 허용할 수 있다. 제5도에 예시된 DAC는 17개의 레벨을 사용하고 적응을 위한 충분한 동적범위와 분해를 가지고 있다.

이것은 단지 샘플비율 및/또는 더 많은 레벨의 부가를 증가시킴으로써 증가될 수 있다.

그러나, 더 많은 레벨을 부가하는 것은 주파수 응답 특성이 다른 방법으로는 받아들여질 수 없기 때문에 높은 샘플율을 필요로 할 것이다.

제10도에 나타낸 적용도표에서와 같이, 영(0) 주변의 더 많은 레벨들은 그것들이 단지 매우 낮은 신호에만 사용될 것으므로 주파수응답을 낮추지 않고도 가할 수 있다.

0000000000부터 ±1111111111까지의 21개의 레벨들과 함께 10-비트 DAC를 사용하는 시스템은 단지 최고 기록기에 의해 지적된 것과 같은 5개의 가장 높은 레벨들을 여전히 사용하며, 가장 낮은 레벨이 Vin_max/256 대신에 Vjn_min이므로 동적범위의 부가적 12dB를 가지려고 한다.

최대의 레벨은 항상 Vin_msx(또는 단지 하나의 비교기만이 사용된다면 Vjn_msx)와 같으려고 하므로 부가된 레벨은 영(0) 부근에 있으려고 한다.

부가될 수 있는 영(0) 부근의 레벨의 수는 시스템의 잡음에 의해 제한되고 모든 DAC 레벨의 상대적 정밀도가 같은 한, 시스템의 기능은 동적범위의 다른 12dB을 감당할 정도까지 확장된다. 제12도는 적합한 산법을 사용하는 17레벨 및 21레벨 시스템에 대한 신호-대-잡음비를 보여준다.

상기의 적합한 산법은 주어진 샘플율에서 주파수응답과 동적범위를 개선한다. 이것은 단지 입력신호의 크기로서 작동하고, 주파수와는 독립하여 전혀 동일하게 움직인다. 시스템이입력주파수에 근거를 둔 적응을 수정하도록 허용하는 또 하나의 부가가 만들어질 수 있다.

이 부가는 입력주파수가 A/D 변환기가 입력을 정확히 추적할 수 있고, 영(0) 주위의 더 많은 레벨을 제거함으로써 적응을 수할정 수 있는 곳의 주파수를 초과하는 것을 감지한다. 이것은 높은 주파수 입력들로 인하여 잡음을 증가시킬 것이지만 입력이 더 높은 주파수들까지 추적되도록 허용할 것이다. 이러한 기능을 가능하게 하는 변형은 제13도에 보여진 회로를 제10도의 회로에 부가하는 것이다.

이 회로는(비교기(110)에 의해 발생된다) 입력의 신호비트를 4-비트 카운티 (112)에 의해 결정된 것과 같은 32샘플 주기에 관한 양자화된 신호비트(DAC (96)으로부터)와 비교한다.

만약 샘플들의 50% 이상이 다르다면, 시스템은 입력을 정확히 입력을 추적하지 않고, 그 적응성은 보다 많은 레벨들을 제거함으로서 수정된다. 이 시스템은 A/D 변환기가 처음에는 10개의 유효레벨들을 사용한 후 6-비트카운터(114), 2-비트카운터 (116) 및 부호해석기(118)에 의해 결정된 것과 같이 레벨들의 수를 8, 6 및 4까지 감소시킴으로써 입력을 추적하도록 허용한다.

다음의 표를 보시오.

이것은 F_s/18, F_s/14, F_s/10 및 F_s/16 주변의 전환점을 만든다. F_s/16 이상에서 시스템은 더 이상 추적하지 않는다.

이 시스템은 또한 17개(또는 21개)의 레벨을 이용하여 차수하도록 수정될 수 있고, 그리고 나서 그것이 추적하지 않는다는 것을 감지함에 따라 레벨들을 제거할 수 있다. 이 동적으로 변화된 적응은 바로 ″어택″시간(32샘플들)을 가지나 안정을 유지하기 위해(6-비트 카운터(114)에 의해 발생된) 긴 ″소멸″시간을 가져야 한다.

제14도는 이러한 설비가 있는 것과 없는 16KHZ 신호에 대한 응답을 보여준다.

또 다른 하나의 가능한 개량의 범위는 A/D 변환기의 결과의 디지틀 신호처리에 있다.

상술한 Candy 등은 위에서 A/D 변환기의 출력 주파수를 감소시키는 평균필터의 사용에 관하여 기술하였고, Kuwahara 등은 ″Interpolatrve PCM CODECS with Multiplexed Digital Filter″, P174, Proceding1980 IEEE International Solid-state Circuits Confcrence, 1980년 2월 14일에서 출력주파수를 마지막 출력의 4배까지 감소시키고, 그리고 나서 IIR 필터를 더 낮은 주파수의 필터로 감소시키기 위한 평균 필터의 사용에 관하여 발표하였다. 그러나 2개의 키이 포인트를 이러한 선행기술의 연구에서 빠뜨렸다.

첫번째는 샘플율이 데시메이션 필터에 의해 감소되고, 필터의 가장 중요한 과제가 통과대역으로 접혀진 주파수 컴포넨트가 적당히 감소되는 것을 확실히 하는 것이다.

만약, 통과대역의 컴포넨트들이 감쇠왕곡을 가지고 있다면 그러한 왜곡은 최종적인 샘플율 또는 그 근처에서의 필터에서 보정될 수 있다.

평균필터는 사실상 대역의 신호에 적당한 감쇠를 부여하지 않는다.

두번째 문제는 A/D 변환기를 함께 사용되는 데시메이션 필터가 모든 접히는 주파수를 주위의 폭 2F_pass의 모든 대역들에 적당한 감쇠를 제공하여야 하는 것이다.

이 기능을 제공하는 한가지 방법은 모든 접히는 주파수에 다중전송 영(0)들을 배치시키는 것이다.

이것을 할 수 있는 필터는 제15도에서 볼 수 있다. 이 필터는 산술처리기(120), 계수 RON(122), 카운터(124)와 가산기 및 누산기(126)를 포함한다.

이 필터의 방정식은 다음과 같다.

이 필터는 주파수를 2F_sfinal까지 감소시키고 최종적인 디지를 필터가 어떠한 신호의 형태를 취하는 것도 허용한다. 이 필터는 샘플율을 16KHZ까지 감소시키는데 필요로 하는 모든 단계의 데시메이터의 합성물을 포함한다.

이 필터는 대역의 컴포넨트들에 대해 평균필터보다 상당히 많은 보호를 제공하며 A/D 변환기 앞의 간단한 단극필터를 제외한 모든 것의 필요를 배제한다. 또한 N의 주파수 감소를 위해 N항보다 더 많이 처리하고, 같은 A/D 변환기를 위해 더 많은 분해와 동적범위를 허용한다.

주파수감소 필터에서 N항보다 더 많이 처리하는 방식은 필터가 약간의 기억을 가지지만 이것은 제16도에 도시된 실시상태에 의해 지적된 바와 같이 최소로 유지될 수 있어야 한다는 것을 요구한다.

이 실시상태는 다중단순 필터와 함께 작동하여 몇가지 중간단계를 거쳐 샘플율을 감소시키는 앞서 기술된 회로보다는 16KHZ의 출력과 함께 단일필터단계를 제공한다.

A/D 변환기의 출력은 기억장치에 축적된 3가지 다른 합계들의 부분으로서 사용된다.

더우기, A/D 출력은 3개의 다른 상수들에 의해 승산되고 각각의 합계에 가산된다. 합계들은 다른 시간에 환결되고 새로운 합계가 시작한다.

요약하면, 보간 A/D변환기는 3개의 독립된 기술중 어느 한가지를 이용하여 개량될 수 있다.

(a) 주어진 샘플비율에 6dB(8.5dB) 부가적 동적범위와 6dB 이상의 분해를 부여하기 위해 두번째 비교기를 부가함으로써 ; (b) 높은 주파수신호들과 단지 시스템 잡음에 의해 제한되는 필요로 하는만큼 많은 부가적인 동적범위의 보다 나은 추적을 허용하기 위해 적응구조를 부가함으로써 ; 또는 (c) 주파수감소 필터를 평균필터로부터 접근 주파수를 주변에 더 많은 감쇠를 제공하고 동적범위 분해를 개량하고 잡음을 감소하기 위해 더 많은 샘플들을 처리하는 필터로 변형함으로써,

FIR 필터는 A/D 변환기 출력이 오직 1개 1만을 포함하는 부호로 변환될 수 있다는 사실을 이용하여 보간 A/D 변환기의 출력을 위해 고안될 수 있다.

이 필터는 단지 가산 및 이동만으로 설비될 수 있고, 가산의 수는 계수들의 수와 같다. 기억의 양은 각각의 샘플이 단지 적은 출력단어들만을 취하기 때문에 상당히 감소된다. 예를들면, 8의 주파수감소와 함께 20탭 필터에서 각각의 입력샘플은 20개의 출력샘플들보다는 단지 2개 또는 3개의 출력샘플들을 계산하는데 사용된다.

그러므로, a_iAX_i의 계산 총계는 유지될 수 있고 입력샘플이 축적될 필요가 없다. 입력샘플은 총계 NO1을 위한 a_i, 총계 NO.2를 위한 a_i＋8 및 총게 NO.3을 위한 a_i＋16에 의해 증배될 수 있다. 그것에서 합계가 20개의 값들을 가질 때 그것은 출력이고 축적레지스터는 떨어진다.

이 승산은 완전한 병렬이동배열 또는 탭 이동레지스터에 의해 완성될 수 있다.

병렬이동기 및 병렬가산기를 사용하는 완전한 병렬이동은 각각의 승산이 한시간 주기를 필요로 하는 것을 허용한다. 20탭 필터는 32KHZ 출력과 640KHZ의 가산비율을 필요로 한다. 만약 2MHZ 시스템 개시를 이용할 수 있다면, 이 이동기와 가산기는 1초단 1,360,000 이상의 작동에 이용할 수 있다. 하나의 비트 가산기와 10개이트 배열을 이용하는 간단한 병렬구조는 2개의 이동레지스티와 각각의 합계를 위한 하나의 가산기 또는 6개의 이동레지스티와 3개의 비트 가산기 전부를 필요로 한다. 16비트 단어길이는 4MHZ의 계시를 필요로 할 것이다(512MHZ 샘플율로 추정).

디지틀 처리는 기본적으로 A/D 변환기의 출력에서 대역내 신호의 감쇠없이 높은 주파수 착오 컴포넨트들을 제거하기 위하여 저주파통과 필터의 기능을 수행한다.

만약 높은 고주파수 컴포넨트들이 제거된다면, 신호처리기의 출력은 변환기의 출력보다 샘플율이 매우 낮을 수 있다. 이 데시메이션 필터의 기능은 출력샘플율에서 출력샘플만 계산하도록 계산의 수가 감소될 수 있기 때문에 일반적으로 FIR 필터에 의해 수행된다.

비록 대부분의 시스템들은 N을 평균하기 위해 간단한 평균필터를 사용하고, 샘플들 사용하는 인자 N에 의해 주파수를 감소시키지만, 평균필터 기술을 대역의 신호의 적당한 감쇠를 제공하지 않고 몇가지 부가 뿐만 아니라 승산까지도 요구하는 더욱 복잡한 필터들이 필요하고 하아드웨어에 문제점이 있다.

본 발명에 의하면 다음 설명은 복작한 필터링 동작을 수행하기 위해 간단하고, 저 속도의 처리를 사용하는 기술을 기술한다.

제5도에 예시된 보간기 A/D 변환기는 17레벨 시스템을 위해 0, ±00000001, ±00000011, 0±00000111, ±00001111, ±00011111, ±00111111, ±011111 11, ±11111111인 디지틀 부호의 제한된 세트를 가진다.

부호의 수정은 부호기에서 DAC를 수정하는 것을 포함하므로 최하의 비트(LSB)는 두 배로 되고 값에서 두번째 비트와 같다. 이것이 행하여진다면, DAC의 실제출력은 부호 0, ±00000010, ±000000100, ±000001000, ±000010000, ±0001000000, ±001000000, ±010000000, ±10000000000과 같을 것이다.

이동레지스터 부호들을 새로운 디지틀 형으로 변환하는 논리는 제17도의 (156)에 나타내었다.

이 새로운 부호는 (a) 각 부호는 그 중 1만을(또는 단일 0), 그리고 (b) 각 부호는 낮은 부호(0 이상의 부호 제외)의 꼭 2배라는 이점이 있다.

이러한 특징에 의해 몇가지 독특한 필터구조가 얻어진다. 비록 필터들은 일반적으로 값비싼 승산기와 가산기가 설비되지만, 이 필터는 제17도에 나타낸 것과 같이 간단한 직렬형 가산기, 두 개의 이동레지스터와 8개의 AND게이트가 설비되어 있다.

8개의 비트들로 구성된 계수단어는 ROM(152)로부터 부하가 걸려 이동레지스티(154)로 들어가고, 효과적으로 이동된 A/D 변환기 출력부호에 따르는 이동기록기의 하나의 비트를 잠그는 게이트 배열에 따르는 이동기록이의 하나의 비트를 잠그는 게이트 배열에 의한 N비트이다. 계수가 레지스터(154)를 통해 이동됨에 따라 그것은 게이트배열(156)에 의해 배치된 M에 의해 이동되고 레지스터(158)에 축적된 앞의 총계에 가산된다.

M이 그러하게 작동된 후에 그 샘플의 승산과 누적이 완결된다(M=8개의 비트＋계수의 폭(W)＋넘침비트). 만약 레지스터가 8＋W보다 짧다면 결과는 절사된다. n이 그렇게 축적된 후에, 출력레지스터(158)는 답yo를 포함한다. 레지스터 답은 이어서 출력되고 새로운 합계는 새로운 샘플의 첫번째 축적을 위해 피이드백 게이트 FG를 개입 중단 금지시킴으로써 시작된다.

만약 데시메이션 필터가 n과 같거나 또는 보다 큰 주파수 감소(Fout/Fin)를 가지고 있다면, 이 간단한 직렬구조는 작동이 잘된다.

그러나, 대부분의 일반적인 FIR 주파수 감소 필터는 Fout/Fin보다 큰 n을 가지며 각각의 입력샘플은 몇가지 출력샘플의 일부분임에 틀림없다.

제18도의 실시에는 Fin=128KHZ, Fout=16KHZ이고, n=23이다. 이러한 경우에 계산 합계는 S=nFout/Fin 또는 R=3이다. 이 시스템은 2.048MHZ에서 연속적으로 시간을 잰 16개의 이동기록들을 이용하고, 각 총계는 총합계의 결과가 16KHZ로서 이용할 수 있게 48KHZ율로 다른 것들과 함께 완성된다.

이 필터구조의 대체설비는 병렬가산기와 다중교환장치/이동배열을 사용하여 설치할 수 있다.

다중교환장치/이동배열은 입력단어가 M위치로 이동되는 것을 허용한다. 만약 입력단어가 적당한 계수이고 이동기가 A/D 변환기에 의해 제어된다면 이동배열의 출력은 곱 aixi와 같다. 이동출력은 필요한 샘플의 수가 합계될 때까지 a₁x₁의 이전의 값의 합계에 가산된다. 직렬가산기 진입에서와 같이 만약 n 샘플이 이필터에서 사용되고 샘플을 감소비가 R(Fsrn/Fout)이라면 각각의 입력샘플은 n/R 총계의 일부분임에 틀림없다.

따라서, 직렬진입을 위해 이용된 실시예는 또한 제19도에서와 같이 병렬진입에 적용될 수 있다. 이러한 경우에 병렬산술논리단위(ALU)와 이동배열은 이 필터를 위해 사용되지 않을 때 다른 산술처리를 위해 사용될 수 있다.

이 실시예에서 처리기는 256KHZ을 또한 760KHZ 가산율로 세 개의 개시 사이클에서 행하여질 수 있는 3개의 이동 및 가산조작을 수행하여야 한다.

만약 가산기 이동구조가 2.048MHZ에서 작동할 수 있다면 단지 그것의 용량의 37.5%만이 이용되고 그것은 많은 다른 수학적 조작을 수행할 수 있다.

보간 A/D 변환기 출력은 단지 M 입력 다중교환장치인 동배열을 움직인다. 배열의 하나의 비트는 배열이 그것에 있는 한계와 함께 부호에 의해 쉽게 춤직여질 수 있다는 것을 보여주는 제17도에서 (156)에 예시되었다. 표준 다중교환장치는 A/D 변환기출력이 부호화된다면 사용될 수 있다.

이것은 1개의 1의 위치를 부호화하고 log₂M 비트폭인 부호로 M비트부호를 압축한다. 즉, 9 내지 15비트부호를 4-비트부호로 압축한다. 이 압축한 부호는 표준 다중교환장치들을 조정할 수 있다.

또한 다른 형태의 필터 또는 A/D 변환기의 연속적인 출력이 서로 연관되어 있다는 사실을 인지함으로써 조립될 수 있다. 만약 본 부호를 알고 있다면 앞의 샘플은 하나의 비교기 시스템을 위하여 본 부호의 반분, 두배 또는 역전이 되어야 했다.

두 개의 비교기 시스템을 위하여 본 부호와 같은 부가적인 가능한 상태는 존재한다. 이것의 유일한 예외는 A/D 변환기에서 영(0) 부호를 허용하지 않으므로써 제거될 수 있는 영(0) 주위의 경우이다. 영(0)은 그것이 같은 양성부호와 음성부호 사이의 진동으로 나타내어질 수 있으므로 필요하지 않다.

가능한 변화의 수가 제한되어 있기 때문에(3 또는 4) 앞의 상태는(하나의 비교기 시스템을 대해서) xn-1=Kxn K=5.2 또는 -1인 2비트부호에 의해 나타내질 수 있다.

앞의 샘플은 단지 2개의 비트만이 축적될 수 있으므로, 샘플의 개열은 간단한 방법으로 축적되거나 또는 처리될 수 있다. 2가지 가능성은 조합논리 또는 ROM 순람을 이용하는 것이다.

제20도에 나타낸 조합논리회로는 작은 FIR 필터에 유용하며, 실시예는 2/4(1＋ 2Z^-1＋Z^-2) 형태의 더블제로(double zero) 필터를 사용하는 하나의 주파수 감소에 대해 2개가 될 수 있다.

이러한 필터는 만약에 본 샘플이 X_n이라면 앞의 샘플 x_n-1은 K₁K_n이고, 2개의 샘플전의 X_n-2의 값이 K₁,K₂,K₃이라는 것을 인지함으로써 복합적으로 설비될 수 있다.

합계는 (1＋2K₁＋K₁K₂)이다. K₁과 K₂는 5,2 또는 -1과 같으므로 (하나의 비교회로 보간기에서) 합계는 하나는 존재할 수 없는 단지 9개의 가능한 답들을 가진다. 마지막 답은 본 값과 K₁과 K₂를 이용하여 계산될 수 있다.

K값은 이동기록기를 제어하며, 한 비트가 신호변경을 지적하고(만약 신호가 변경되면, 다른 비트는 무시된다), 다른 비트는 이동레지스터 값의 증가(Z2) 또는 감소(X.5)를 지적하는 2비트단어인 논리에 의해 발생된다.

조합논리회로는 적은 축적을 필요로 하고 매우 빠르며 극히 간단한 구조로 국한된다. 제로의 샘플값은 부가적 K값이 요구되고 K곱들은 왜곡되기 때문에 문제점들을 야기한다. 그러므로 A/D 변환기는 영(0)을 이용하지 않고 ＋1, 0, -1 대신에 ＋1과 -1사이의 발진에 의해 영(0)을 표시한다. 그러나 아무런 기능의 저하도 발생하지 않는다.

K값을 이용하는 이 기술은 ROM을 사용하여 상당히 확장될 수 있다.

Y₀=A₀X₀＋A₁X₁＋A_nX_n(6)

의 형태의 일반적인 필터는 다음과 같이 고쳐 쓸 수 있다.

Y₀X₀[A₀＋K₁A₁＋(K_nK_n-1…K₂K₁)A_n] (7)

ROM은 K값에 의해 착수될 수 있고 합계를 축적할 수 있다. 답은 X₀에 의해 결정된 것과 같이 위치로 이동될 수 있다.

5탭 FIR의 실시예는 제21도에 나타내었다. ROM은 81개의 결합(3⁴)중 49개만이 가능하기 때문에 단지 49개의 단어들만 가진다.

그러나, ROM은 8개의 변지선과 256 상태들을 49까지 감소시키는 부호기를 가지고 있다.

각각의 단어는,

A₀＋K₁A₂＋K₁K₂A₂＋K₃K₂K₁A₃＋K₄K₃K₂K₁A₄

의 조합이다. 예를 들면,

L₁=1/2:K₂=2:K₃=2:및 K₄＋1/2

이라면 착수된 단어들은 다음과 같은 값을 가진다:

A₀＋1/2A₁＋A₂＋2A₃＋A₄

X₀의 음성 값을 위해 종결한 곱은 역으로 되거나(1의 보수연산에서 이용하기 위해) 또는 역으로 되고 1이 가산된다(2의보수).

시스템의 앞으로의 정제는 계수가 대칭적인 즉, A₀=A_n, A₁=A_n-1동인, 선형위상 필터들을 위하여 사용될 수 있다. 제22도에 도시된 실시예는 2개의 반을 따로따로 합계하므로써 8-탭 필터의 조건을 충족시킨다.

Y₀=SO(AO＋K₁A₁＋K₂K₁A₂＋K₃K₂K₁A₃

+X_-8[AO＋(1/K₇)A₁＋(1/K₇K₆)A₂＋(1K₇K₆K₅)A3 (8)

와 같은 X₀및 X_-8인 X의 두 개의 값을 축적하므로써 행하여진다.

논리번역기는 값 (1/K₇), (1/K₇K₆) 및 (1/K₇K₆K₅)를 첫번째 네 개의 계수들과 같은 ROM을 사용하는 형식으로 번역한다.

이 8-탭 시스템을 위한 ROM은 27개의 단어들로 유지되며 축적양은 6K값(12개의 비트) 및 2K값(8 내지 10개의 비트)이고 2개의 부분적 결과를 합계하는데 가산기가 필요하다. 그러나 이 필터를 충족시키는데에는 단지 하나의 가산만이 필요하다.

상기에서 발표된 본 발명의 어떠한 실시상태들은 숙고된 몇가지 다른 대안들이지만 변형들과 대체적인 설비들의 형태들은 본 분야에 숙련된 사람들에게는 명백하여질 것이다.

그러므로 첨부된 청구범위들은 본 발명의 진의와 범위 내의 모든 대안들, 변경들 및 대체적인 설비들을 망라한다고 해석되어야 한다.

Claims (1)

1. (2회 정정) 입력 애널로그 신호 x(s)와 양자화된 신호 q(t) 사이의 차를 적분해서 적분된 신호를 발생하기 위한 적분수단과, 첫번째 샘플링 주파수에서 상기 적분된 신호를 샘플링하고 상기 적분된 신호가 양성일 때 하나의 데이터 상태 및 상기 적분된 신호가 부일 때 또 다른 데이터 상태의 첫번째 신호들을 발생시키기 위한 비교기 수단과,

   상기 첫번째 신호에 응답하고, 부호 비트신호와 이동신호를 발생시키는데 작동적인 논리수단과, 상기 이동신호에 응답하고 각각 미리 예정된 수와 상기 이동신호에 의해 결정된 등급을 가진 다중비트 이진법 단어들의 계통을 발생시키는데 작동적인 이동레지스터 수단과 ;상기 이진법단어와 상기 부호비트신호에 응답하고, 상기 이진법 단어를 상기 양자화한 신호 q(t)로 변환시키는데 작동적인 디지틀 애널로그 변환기 수단을 비치하고, 상기 양자화된 신호 q(t)는 상기 부호비트의 데이터 상태에 따라 정 또는 부가되며,

   상기 입력신호 x(t)의 각 사이클 범위에서 발생되는 상기 이진법 단어의 피이크 (peak) 크기를 축적하기 위한 수단과, 상기 이진법 단어의 현재의 크기에 대해서 상기 피이크 크기를 비교하고, 또 상기 현재의 값을 상기 피이크 크기를 초과할 때마다 피이크의 크기를 증가하기 위한 비교기 수단과, 상기 피이크 크기와 상기 이진법 단어의 현재의 값과의 사이의차를 결정하고 또 그 차가 기준레벨을 초과할 대 상기 부호비트의 상태를 변화하도록 하는 적합한 수단과,

   상기 이진법 단어를 디지틀적으로 필터링하고 또 상기 입력신호 x(t)에서 최소한 가장 높은 신호주파수의 두배인 이진법 출력신호를 발생시키기 위한 디지틀 신호처리 수단을 비치한 애널로그 디지틀 변환기.

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