JPS6345129B2 - - Google Patents

Description

請求の範囲 １ 入力アナログ信号ｘ（ｔ）と、量子化された
信号ｑ（ｔ）との間の差を積分して積分された信
号を発生するための積分手段と、 第１のサンプリング周波数で前記積分された信
号をサンプリングし、かつ前記積分された信号が
正のとき一方のデータ状態の、かつ前記積分され
た信号が負のとき他方のデータ状態の第１の信号
を発生させるための第１のコンパレータ手段と、 前記入力信号ｘ（ｔ）を前記量子化された信号
ｑ（ｔ）と比較し、かつ前記第１のサンプリング
周波数で前記比較結果をサンプリングして、前記
入力信号ｘ（ｔ）が前記量子化された信号ｑ（ｔ）
よりも大きいときに一方のデータ状態の、かつ前
記入力信号ｘ（ｔ）が前記量子化された信号ｑ
（ｔ）よりも小さいとき他方のデータ状態の第２
の信号を発生するための第２のコンパレータ手段
と、 前記第１および第２の信号に応答して、かつ符
号ビツト信号、シフト左信号、シフト右信号およ
びシフトなし信号を含む複数個の信号を発生させ
るように作動的である論理手段と、 前記シフト左信号、前記シフト右信号および前
記シフトなし信号に応答し、かつ各々が予め定め
られる数のビツトと、前記シフト信号およびシフ
トなし信号によつて決定される大きさを有する一
連の多ビツト２進ワードを発生するように作動的
なシフトレジスタ手段と、 前記２進ワードおよび前記符号ビツト信号に応
答し、かつ前記２進ワードを前記量子化された信
号ｑ（ｔ）へ変換するように作動的なデイジタル
―アナログコンバータ手段とを備え、前記量子化
された信号ｑ（ｔ）は前記符号ビツトのデータ状
態に基づき正または負であり、かつ 前記一連の２進ワードをデイジタル的にフイル
タし、かつ前記入力信号ｘ（ｔ）における最も高
い信号周波数の少なくとも２倍の周波数で２進出
力信号を発生させるためのデイジタル信号処理手
段をさらに備えた、補間アナログ―デイジタルコ
ンバータ。

２ 前記入力信号ｘ（ｔ）の各サイクルの間に発
生される前記２進ワードのピーク大きさをストア
するための手段と、 前記ピーク大きさを前記２進ワードの現在の大
きさと比較し、かつ前記現在の大きさが前記ピー
ク大きさを越えるごとに前記ピーク大きさを増分
するためのコンパレータ手段と、 前記ピーク大きさと、前記２進ワードの現在の
値との間の差を決定し、かつその差が基準レベル
を越えるとき前記符号ビツトが状態を変化させる
ようにするためのアダプテイブ手段とをさらに備
えた、請求の範囲第１項記載の補間アナログ―デ
イジタルコンバータ。

３ 前記アダプテイブ手段は前記現在の値信号の
大きさを前記ピーク値大きさから減算して差信号
を発生させるための減算器論理回路と、前記差信
号を基準信号と比較し、かつ前記論理手段に対す
る入力ための符号ビツト変化信号を発生して前記
符号ビツトの状態を変化させそれによつてシステ
ムの周波数応答を改良するためのコンパレータと
を含む、請求の範囲第２項記載の補間アナログ―
デイジタルコンバータ。

４ 入力信号の符号を決定し、かつ予め定められ
たサンプル期間の間各前記量子化された信号ｑ
（ｔ）の符号に対して前記符号を比較し、かつ前
記シフトレジスタ手段の能動的な信号レベルの数
が対応的に変化されるように前記基準信号の値を
変化させるための手段をさらに備えた、請求の範
囲第２項または第３項に記載の補間アナログ―デ
イジタルコンバータ。

５ 前記信号処理手段はすべての信号折り返し周
波数で多数の送信ゼロを有するフイルタ手段を含
む、請求の範囲第１項、第２項または第３項に記
載の補間アナログ―デイジタルコンバータ。

６ 前記フイルタ手段は係数ストレージ手段と、
前記ストレージ手段にストアされた予め定められ
た係数を前記２進ワードへ乗算するための演算プ
ロセサと、前記乗算動作の積を総和しかつストア
するためのアダーおよびアキユムレータ手段とを
備えた、請求の範囲第５項記載の補間アナログ―
デイジタルコンバータ。

７ システムのオフセツトを補償するため前記積
分手段への入力に対するオフセツト補償信号を発
生するためのオートゼロ回路手段をさらに備え
た、請求の範囲第５項記載の補間アナログ―デイ
ジタルコンバータ。

８ 前記オートゼロ回路手段は前記信号処理手段
によつて発生された２進信号の符号ビツトを積分
するためのカウンタ手段と、前記カウンタ手段の
出力をアナログ形式に変換して前記オフセツト補
償信号を与えるためのデイジタル―アナログカウ
ンタとを備えた、請求の範囲第７項記載の補間ア
ナログ―デイジタルコンバータ。

９ 入力アナログ信号ｘ（ｔ）と、量子化された
信号ｑ（ｔ）との間の差を積分して積分された信
号を発生するための積分手段と、 第１のサンプリング周波数で前記積分された信
号をサンプリングし、かつ前記積分された信号が
正のとき一方のデータ状態で、かつ前記積分され
た信号が負のとき他方のデータ状態の第１の信号
を発生させるためのコンパレータ手段と、 前記第１の信号に応答しかつ前記符号ビツト信
号およびシフト信号を発生するように作動的な論
理手段と、 前記シフト信号に応答し、かつ各々が予め定め
られるビツト数と、前記シフト信号によつて決定
される大きさとを有する一連の多ビツト２進ワー
ドを発生させるように作動的なシフトレジスタ手
段と、 前記２進ワードおよび前記符号ビツト信号に応
答し、かつ前記２進ワードを前記量子化された信
号ｑ（ｔ）へ変換するように作動的なデイジタル
―アナログコンバータ手段とを備え、前記量子化
された信号ｑ（ｔ）は前記符号ビツトのデータ状
態に基づき正または負であり、 前記入力信号ｘ（ｔ）の各サイクルの間に発生
される前記２進ワードのピーク大きさをストアす
るための手段と、 前記２進ワードの現在の大きさに対して前記ピ
ーク大きさを比較し、かつ前記現在の値が前記ピ
ーク大きさを越えるごとに前記ピーク大きさを増
分するためのコンパレータ手段と、 前記ピーク大きさと、前記２進ワードの現在値
との間の差を決定し、かつその差が基準レベルを
越えるとき前記符号ビツトが状態を変化させるよ
うにするためのアダプテイブ手段と、 前記一連の２進ワードをデイジタル的にフイル
タし、かつ前記入力信号ｘ（ｔ）の最も高い信号
周波数の少なくとも２倍の周波数で２進出力信号
を発生させるたのデイジタル信号処理手段とを備
えた、補間アナログ―デイジタルコンバータ。

１０ 前記アダプテイブ手段は、前記現在の値信
号の大きさを前記ピーク値大きさから減算して差
信号を発生させる減算器論理回路と、前記差信号
を基準信号と比較し、かつ前記論理手段に対する
入力のための符号ビツト変化信号を発生して前記
符号ビツトの状態の変化を行ないそれによりシス
テムの周波数応答を改善するためのコンパレータ
とを備えた、請求の範囲第９項記載の補間アナロ
グ―デイジタルコンバータ。

１１ 入力信号の符号を決定し、かつ前記符号を
予め定められたサンプル期間の間各前記量子化さ
れた信号ｑ（ｔ）の符号と比較し、かつ前記シフ
トレジスタ手段の能動的な信号レベルの数が応じ
て変化されるように前記基準信号の値を変化させ
るための手段をさらに備えた、請求の範囲第１０
項記載の補間アナログ―デイジタルコンバータ。

１２ 前記信号処理手段はすべての信号折り返し
周波数で多数の送信ゼロを有するフイルタ手段を
含む、請求の範囲第９項記載の補間アナログ―デ
イジタルコンバータ。

１３ 前記フイルタ手段は係数ストレージ手段
と、前記２進ワードを前記ストレージ手段にスト
アされた予め定められる係数で乗算するための演
算プロセサと、前記乗算動作の積を総和しかつス
トアするためのアダーおよびアキユムレータ手段
とを含む、請求の範囲第１２項記載の補間アナロ
グ―デイジタルコンバータ。

１４ システムオフセツトを補償するため前記積
分手段への入力のためのオフセツト補償信号を発
生するためのオートゼロ回路手段をさらに備え
た、請求の範囲第１２項記載の補間アナログ―デ
イジタルコンバータ。

１５ 前記オートゼロ回路手段は前記信号処理手
段によつて発生される２進信号の符号ビツトを積
分するためのカウンタ手段と、前記カウンタ手段
の出力をアナログ形式に変換して前記オフセツト
補償信号を与えるためのデイジタル―アナログカ
ウンタとを含む、請求の範囲第１４項記載の補間
アナログ―デイジタルコンバータ。

１６ 前記入力信号ｘ（ｔ）を前記量子化された
信号ｑ（ｔ）と比較し、かつ前記第１のサンプリ
ング周波数で前記比較結果をサンプリングして、
前記入力信号ｘ（ｔ）が前記量子化された信号ｑ
（ｔ）よりも大きいとき一方のデータ状態の、か
つ前記入力信号ｘ（ｔ）が前記量子化された信号
ｑ（ｔ）よりも小さいとき他方のデータ状態の第
２の信号を発生する第２のコンパレータ手段をさ
らに備えかつ 前記論理手段はさらに前記第２の信号に応答し
かつシフトなし信号を発生するように作動的であ
り、かつ前記シフトレジスタ手段はさらに前記シ
フトなし信号に応答する、請求の範囲第１０項、
第１１項、第１３項または第１５項のいずれかに
記載の補間アナログ―デイジタルコンバータ。

発明の背景 発明の分野 この発明は一般にデイジタル電気通信システム
に関するものであり、かつ特に、アナログ形式の
入力音声信号が伝送前にデイジタル形式に変換さ
れかつ逆に言えば受信した信号がアナログ形式に
再変換される前にデイジタル形式で処理される新
しい加入者線路音声処理回路に関する。

先行技術の説明 伝送するため音声信号をデイジタル形式に変換
するための先行技術の電気通信装置は、典型的に
は、変圧器結合された技術プラス監視テストおよ
びリンギング機能を処理するための付加的な回路
を用いて２線―４線変換およびラインフイーデイ
ング動作を与える加入者線路インターフエイス回
路（SLIC）と、送信および受信アナログフイル
タと、アナログ信号をデイジタルPCMにかつそ
のPCM信号をアナログ信号に現実に変換する
CODECとを含む。集積回路の製造者は現に、こ
れらの個々の回路コンポーネントを集積回路で置
換えようと試みており、そのような集積回路はそ
れらが現に行なわれている種々の機能を達成す
る。すなわち、１個のチヤネルモノリシツク
CODECはCODEC機能に取つて代わつており、
１個のチヤネルフイルタはフイルタ機能に取つて
代わり、かつモノリシツクSLICは変圧器および
その関連のハードウエアに取つて代わる。先行技
術システムは数年前に開発されたシステムアーキ
テクチヤに基づいており、かつその当時に入手可
能なコンポーネントを利用していたので、LSI技
術を用いてコンポーネントを簡単なものに置換え
ることはその最大限の利点に対してそのような技
術を用いない。

先行技術システムは３つの主たるカテゴリに分
けられることができる多数の機能を行なう。その
３つの主たるカテゴリは、(1)加入者線路に対する
高電圧アナログインターフエイス、(2)２線―４線
変換フイルタリングおよびコーデイングを含む音
声信号の処理、および(3)プロセサまたは制御装置
からのPCM信号経路および制御ラインを含むデ
イジタル世界へのインターフエイスである。新し
いシステムを提供する際に、これらの技術に沿つ
て新しいシステムを区分けするのが合理的であ
る。加入者線路に対するアナログインターフエイ
スは高電流および高電圧装置の両方を必要とし、
かつそれゆえにバイポーラ高電圧技術で最もうま
く実現される。高電圧バイポーラ技術は緻密な技
術ではなくかつそれゆえにこの装置は可能な限り
簡単なものに維持されるべきである。信号処理お
よびデイジタルインターフエイス機能は低電圧技
術でともに実現されることができる。低電圧技術
は高密度LSI技術であり価格に対する任意の選択
はｎ―チヤネルMOSである。

現在、信号処理はアナログフイルタリング、ア
ナログサンプルおよび保持動作、ならびにアナロ
グ―デイジタルまたはデイジタル―アナログ変換
によつて追従されるアナログ２―線―４―線変換
態様である。圧伸機能もまたアナログ―デイジタ
ルおよびデイジタル―アナログコンバータでアナ
ログ態様で行なわれる。ｎチヤネルMOSはデイ
ジタル機能にとつて最適なものであるので、デイ
ジタル信号処理に新しいシステムを依存させるの
が現実的であると思われる。しかしながら、これ
までは、デイジタルフイルタを使用することがそ
のようなシステムの設計者の中でためらいがあつ
た。なぜならばそのような装置は相当量のハード
ウエアを必要とする複雑な構造でありかつ実質量
の電力を消費するからである。

デイジタルフイルタ構造を実現するために、ア
ナログ―デイジタルおよびデイジタル―アナログ
コンバータが必要とされる。しかしながら、加入
者線路音声処理機能において、アナログ―デイジ
タルおよびデイジタル―アナログコンバータはア
ナログフイルタとともに必要とされ、そのためそ
のようなコンバータを持つことによつて何のペナ
ルテイも払われなかつた。それらはちようどシス
テムの異なる部分に配置される。デイジタルフイ
ルタはまたまず手頃な量の初期オーバヘツドを必
要とする。演算処理装置、リードオンリメモリ
（ROM）およびランダムアクセスメモリ
（RAM）はすべてフイルタを実現するために必
要とされる。それゆえに、非常に簡単なフイルタ
は複雑なフイルタとほぼ同じ位の量のシリコンハ
ードウエアを必要とする。加入者線路機能のため
に必要されるフイルタは複雑なフイルタであるけ
れども、デイジタルフイルタはアナログフイルタ
と比較すると価格的に有効なものである。

（シリコン領域に基づく）フイルタのコスト
を、フイルタから要求される複雑さ（または困難
さの程度）およびバーフオーマンスに対して比較
すると、アナログ形式のフイルタでは、コストは
複雑さに直線的に比例して増大するということが
知られている。しかしながら、デイジタルフイル
タの場合、高い初期価格が払われても、付加的な
複雑さを加える価格は大いに減少される。この１
つの理由は、デイジタルフイルタはアナログフイ
ルタがすることができないハードウエアの多重化
および時分割することができるからである。デイ
ジタルフイルタはまた何ら精密なコンポーネント
を必要としないのに対し、アナログフイルタはバ
ーフオーマンス仕様に適合させるために非常に多
くの精密コンポーネント（これは事情に応じて調
節されなければならないかもしれずかつ非常に低
いドリフトを有しなければならない）を必要とす
る。デイジタルフイルタはまた計算経路により多
くのビツトを付加することによつてより正確にな
り得る。

そのような応用に対してデイジタルフイルタを
用いる際の他の問題点は多量の演算処理に基づく
電力消費であつた。典型的なデイジタルフイルタ
は相当量の電力を消費する高速マルチプライヤを
必要とする。電気通信システムは非常に低い電力
消費が必要でありかつアナログフイルタはデイジ
タルフイルタよりも低電力なものであるのは通常
であつた。したがつて、先行技術のインプリメン
テーシヨンは歴史的にデイジタルフイルタよりも
むしろアナログフイルタを用いていた。

この発明の概要 それゆえにこの発明の主たる目的は、すべての
信号処理が入力音声信号がデイジタル形式に変換
された後達成される新規な加入者線路音声処理回
路を提供することである。

この発明の他の目的は、電気通信装置のオーデ
イオ処理部分に用いるための改良されたアナログ
―デイジタル変換回路を提供することである。

この発明のさらに他の目的は、電気通信装置の
信号処理部分に用いるための改良されたデイジタ
ルフイルタリング技術を提供することである。

簡単に説明すれば、この発明の好ましい実施例
は入力フイルタと、アナログ―デイジタルコンバ
ータと、コンピユータ制御されかつユーザプログ
ラマブルデイジタルフイルタ装置を含むデイジタ
ル信号処理回路と、送信レジスタとを含む送信経
路、および受信システムと、コンピユータ制御さ
れかつユーザプログラマブルデイジタルフイルタ
装置を含むデイジタル信号処理回路と、デイジタ
ル―アナログコンバータと、出力フイルタとを含
む受信経路からなる。

この発明によつて達成される多数の利点はいく
つかの図面に示される好ましい実施例の以下の詳
細な説明を読めば当業者にとつて間違いなく明ら
かとなろう。

図 面 第１図はこの発明による加入者線路音声処理回
路のシステムアーキテクチヤを図解するブロツク
図である。

第２図はFIRフイルタを概略的に示す図であ
る。

第３図および第４図は２つの形式のIIRフイル
タを概略的に図解する図である。

第５図はこの発明に従つて用いられる形式の先
行技術の補間アナログ―デイジタルコンバータを
概略的に図解するブロツク図である。

第６ａ図および第６ｂ図はそれぞれこの発明に
従つて３―レベル補間および２―レベル補間を図
解する。

第７ａ図および第７ｂ図はこの発明による装置
の動作を示す。

第８図は第１０図に図解された形式のコンバー
タを利用するアナログ―デイジタルコンバータの
周波数に依存利得特性を示す図である。

第９図はこの発明に従つて変形された補間Ａ―
Ｄコンバータを図解するブロツク図である。

第１０図はこの発明による補間Ａ／Ｄコンバー
タの代替の実施例を示す。

第１１図は第１０図に示されたＡ／Ｄコンバー
タの動作を示す。

第１２図はこの発明によるアダプテイブＡ／Ｄ
コンバータのための信号―デイジタルノイズ比を
図解する図である。

第１３図は第１０図に示されたコンバータの動
作を変形するための回路を概略的に示すブロツク
図である。

第１４図は第１３図に示された変形を伴つたか
つ変形を伴わないコンバータの動作を示す図であ
る。

第１５図はこの発明によるデイジタルデシメー
タフイルタを示すブロツク図である。

第１６図は第１５図に示されるフイルタのハー
ドウエア実現を示す。

第１７図はこの発明によるFIRフイルタの実現
を示す論理図である。

第１８図はこの発明による23タツプFIRフイル
タの実現を概略的に示す論理図である。

第１９図はこの発明による並列アダーフイルタ
実現を概略的に示す論理図である。

第２０図はこの発明による３―タツプFIRフイ
ルタの組合わせ論理実現を概略的に示す論理図で
ある。

第２１図はROMルツクアツプ装置を利用する
５―タツプFIRフイルタを概略的に示すブロツク
図である。

第２２図はROMルツクアツプ装置を用いる８
―タツプFIRフイルタの実現を概略的に示すブロ
ツク図である。

好ましい実施例の説明 図面の第１図を参照すると、加入者線路インタ
ーフエース回路（SLIC）１２に従つて用いるた
めの加入者線路音声処理回路（SLAC）１０のブ
ロツク図が示され、その一例は同時係属中のアメ
リカ合衆国特許出願連続番号第（不明）に開示さ
れ本願発明の譲受人に譲渡された。一般に、
SLACは、入力フイルタ１４と、アナログ―デイ
ジタルコンバータ１６とデイジタル信号処理回路
１８と、送信レジスタ２０とを含む送信経路を形
成する手段からなる。受信される信号の経路は受
信レジスタ２２と、受信信号処理回路２４と、デ
イジタル―アナログコンバータ２６と、出力フイ
ルタ２８とを含む。さらに、入力／出力制御手段
３０もまた付加的なシステム制御回路３２および
SLAC制御回路３４とともに含まれる。

より詳細に説明すると、入力フイルタ１４は、
サンプル速度近くの信号が後のデシメーシヨンス
テージの間音声バンドへ折り返し戻るのを防止す
るために用いられる簡単なアンチーエイリアシン
グフイルタである。フイルタ１４は508kHzで少
なくとも10dB減衰を有する（Fs＝512kHzの場
合）。これは114kHzで置かれた１個のボールフイ
ルタを用いて達成されることができる。このフイ
ルタの遅延は公称的に1.4μsecである。

以下により詳細に説明するように、Ａ／Ｄコン
バータ１６は補間エンコーダであり、このエンコ
ーダは比較的高いサンプリング周波数、たとえば
512kHz（または256kHzの周波数で入力アナログ
（音声）信号をサンプルし、かつ各サンプルでの
信号の振幅を表わす多ビツトデイジタルワードを
発生する。

Ａ／Ｄコンバータはシステムパーフオーマンス
に対する主たる寄与成分であり、システムのエラ
ーのほとんどを作り出す。そのパーフオーマンス
は信号対ノイズ比、利得トラツキング、あきチヤ
ネルのノイズ、高調波ひずみ、帯域外周波信号応
答、補間ひずみを決定し、かつ周波数応答を制限
することができる。

送信信号処理回路１８は１対のローパスデシメ
ーシヨンフイルタ４０および４２、平衡フイルタ
４４、送信減衰ひずみ補正（ADC）フイルタ４
６と、送信利得調整回路４８と、主送信フイルタ
５０と、デイジタルコンプレツサ回路５２とを含
む。さらに以下に説明するように、Ａ／Ｄコンバ
ータ１６はまた３，4kHz以上の信号を正確に変
換し、かつそれゆえにそのような信号は伝統的な
フイルタシステムにおけるようなローパスフイル
タで減衰されなければならない。フイルタリング
はそれぞれ４０，４２および５０で示されるもの
を含む一連のローパスフイルタによつてこの発明
に従つて達成される。ローパスデシメータフイル
タ４０および４２は周波数減縮フイルタである。
送信フイルタ５０はローパスフイルタのみならず
さらに60サイクルを除去するためのバイパスフイ
ルタ部分を含み、それは通常電話システムにおけ
るアンチエイリアシングの部分として行なわれ
る。デイジタルフイルタは相当量の計算を必要と
し、周波数が高くなればなるほど要求される計算
も多くなる。なぜならば計算のより高い速度が要
求されるからである。それゆえに、経済的な観点
からは計算の数を減少し、可能な限り高速でサン
プリング速度を減少させることが重要である。し
たがつて、フイルタ４０および４２の機能はサン
プリング速度を減少させることである。より詳細
に説明すると、フイルタ４０はローパスフイルタ
の機能を与えることによつて512kHzから32kHzま
でサンプリング速度を減少させる。このフイルタ
は、32kHz以上の信号はなんら０から3.4kHzまで
の通過帯域へ折り返されないことを確実にしなけ
ればならない。さらに、フイルタ４０は可能な限
り均一な通過帯域特性を有しなければならない。
しかしながら、通過帯域特性は絶対的に均一に保
たれる必要は必ずしもなくまたは過度に臨界的な
ものでもない。なぜならばこれは付加的なデイジ
タルフイルタ部分において補償されることができ
るからである。

デイジタルフイルタを使用する１つの利点は、
それらのフイルタはまさに正確な特性を有してい
るので、他のフイルタは先行するフイルタの効果
を補償するために用いられることができることで
ある。アナログフイルタを用いる際に、後続のフ
イルタ部分を用いて先の部分の効果を埋め合すの
は非常に困難である。なぜならばフイルタの変動
はフイルタのコンポーネントによるからである。

フイルタからの32kHz信号は、次いで、第２の
ローパスデシメータフイルタ４２へ送られ、この
フイルタ４２はさらにその周波数を16kHzまで減
少させる。このフイルタは、通過帯域へ折り返さ
れる成分がないということ、および12.6kHzより
も大きな周波数（それは16kHzで、3.4kHz以下の
周波数を表わす出力には何のコンポーネントも存
在しないということを保証しなければならない。
これらの２つフイルタは１つのフイルタ構造に組
合わせられることができるけれども、この発明で
はそれらは他の回路コンポーネントによつて用い
るため32kHzおよび16kHz信号点を与えるため２
つに効果的に分割されている。

しばらくの間バイパスフイルタ４６および４
８、主送信フイルタ５０はローパスおよびバイパ
スフイルタ機能を与える。ローパスフイルタ機能
は、先行技術システムにおけるアナログフイルタ
によつて与えられる機能に類似する3.4kHzから
4.6kHzのロールオフをローパスフイルタに与え
る。さらに、このフイルタはフイルタ４０および
４２の効果およびプリフイルタ１４によつて生じ
る任意の効果を補償するため減衰補正を行なう。
このフイルタのバイパス部分は60Hzを除去し、電
話システムによつて送信されるのが望ましくない
任意の低周波数信号を除去する。フイルタ５０の
出力は線形コードである。線形コードの選択は信
号の簡単な処理を可能にするためのみならず、シ
ステムにおける優れた信号対ノイズパーフオーマ
ンスを保つために必要とされる。

デイジタルコンプレツサ５２はデイジタルアル
ゴリズムを用いて、ある電話システムに必要とさ
れるμ―ロ―（law）またはＡ―ロ―（law）コ
ードのいずれかへその線形コードを変換する。も
し線形コード出力が望ましければ、このブロツク
はシステムにおいてバイパスされることができ
る。コンプレツサの出力は送信レジスタ回路２０
へ送られ、この回路２０は、２１のシステム制御
信号入力によつて制御されるとき、データを、送
信ターミナル５０へ結合される電話スイツチへ送
信する。これまでに説明した機能的な装置は幾
分、先行技術の回路の送信フイルタおよびＡ／コ
ンバータによつて達成される伝統的な機能に類似
する。伝統的に、先行技術回路においては、利得
調節手段は、ある分類の利得増幅器によつてシス
テムの送信ブロツクの正面に設けられていた。図
解する実施例では、利得機能は、デイジタル定数
で、デシメータ４２から受信したデイジタルワー
ドを乗算することによつて利得を与える利得調節
回路４８によつて行なわれる。デイジタル定数は
ユーザによりプログラム可能であり、かつ、利得
が非常に幅広い変動範囲を有するように正確にプ
ログラムされることができ、そのような幅広い範
囲は、ユーザが装置へプログラムする利得制御ワ
ードの適当な選択によつて決定される、本質的に
＋12dBからマイナスの無限大のdBの範囲にあ
る。

先行技術システムにおいて、利得はシステムの
何らかの手動的な調節によつてプログラムされな
ければならないのに対し、この発明では、利得は
制御Ｉ／Ｏバス５１を介してプログラムされるの
で、変化する物理的なコンポーネントはなく、利
得はコンピユータ制御に従つて設置するときにプ
ログラムされることができ、製造者に対し価格お
よび時間を大いに節約する。平衡フイルタ４４は
さらに以下に説明するようにトランスハイブリツ
ド平衡機能を達成するために用いられる。

今、受信経路を参照して、端子５５で受信した
信号は受信レジスタ２２へ入力され、次いで、処
理回路２４へ入力される。この処理回路２４はデ
イジタル伸長器５４と、主受信フイルタ５６と、
利得調節回路５８と、受信減衰ひずみ補正フイル
タ６０と、１対のローパス補間回路６２および６
４と、インピーダンスフイルタ６６とを含む。

伸長器５４は５７のプログラム制御入力のもと
に、μ―ロ―またはＡ―ロ―コードのいずれかを
とり、かつ送信部分におけるように12または13ビ
ツト線形コードへそれを変換する働きをする。制
御ワードか入力ワードが線形であるということを
示せば、伸長器はバイパスされてもよい。システ
ムの入力サンプル速度は8kHzである。

受信経路の目的は、ローパスフイルタ技術を用
いて8kHzコンポーネントを現にフイルタしなけ
ればならない受信フイルタを簡略化することであ
る。さらに、この受信フイルタは低いサンプル速
度によつて生じたひずみを補償しなければならな
い。このひずみはsin Ｘ／Ｘひずみとして知られ
ており、サンプル速度の評価し得るパーセンテー
ジになるように信号周波数が達するとき信号の見
かけの減衰を生じる。たとえば、3kHzサンプリ
ングシステムにおける3.5kHz信号は補償されなけ
ればならない減衰の約２または2.5dBを有する。

この発明によれば、目的は２つの折り返しであ
る。１つはフイルタ技術を用いてサンプリング速
度を増大しかつ非常に高いサンプリング速度、す
なわち256kHz（または128kHz）のサンプリング
速度を達成するのに必要なすべてのポイントを決
定することである。より高いサンプリング速度で
は、２折り返し利点がある。第１に、sin Ｘ／Ｘ
ひずみは大いに減少され、事実、それは、それを
補正する必要のない位小さな点まで減少された。
そして、第２には、現存する4kHz以下の音声帯
域コンポーネント以外のコンポーネントのみがサ
ンプリングコンポーネントである。

256kHz（また128kHz）のような非常に高い周
波数でサンプリングコンポーネントを有すること
によつて、そのコンポーネントの大きさは大いに
減少され、かつフイルタするのが非常に簡単にな
る。なぜならば受信フイルタ５６は音声帯域信号
に対して均一でなければならずかつサンプル速度
で多数の減衰を有しなければならないからであ
る。サンプル速度が高くなればなるほど、フイル
タの通過帯域から停止帯域までの差が大きくなる
ためフイルタの設計がより容易になる。

３個のフイルタ５６，６２および６４を用いて
この発明に従つてフイルタリングが達成される。
主受信フイルタ５６はフイルタ５０のローパスコ
ンポーネントに類似するローパス装置であり16k
Hzで駆動するのに対し、フイルタ５０のバイパス
部分は8kHzで駆動する。フイルタ５６は8kHz信
号を受信するが16kHz信号を出力する。それゆえ
に、それは、任意の折り返された周波数を除去す
るためかつサンプリング速度により存在する8k
Hzコンポーネントを除去するために4.6kHzと8kHz
間で帯域におけるかなりな量の減衰を有しなけれ
ばならない。送信フイルタ５０はローパスおよび
バイパスの両フイルタであるのに対し、フイルタ
５６はローパスフイルタのみである。

送信回路におけるローパスおよびバイパスコン
ポーネント、および受信フイルタにおけるローパ
スフイルタのみに対する理由は、送信経路におい
ては、信号は電話回線から受信されかつそのよう
な回線は典型的には電力線のそばに沿つて通過す
るので、アメリカ合衆国においては60Hz信号およ
びヨーロツパにおいては50Hz信号をピツクアツプ
するのが極めて容易になるからである。その信号
のあるものは不幸にも電話システムへ入る。バイ
パスフイルタ部分５０は60Hz信号を除去するよう
に設計されており、かつ一旦それらの信号が除去
されかつシステムがデイジタル形式になると、60
Hz信号が後続のデイジタル部分へ送られる方法は
ない。その結果、受信経路における60Hzフイルタ
に対する必要性はない。

フイルタ５６の出力は利得調節回路５８へ入力
され、かつ次いで、受信減衰補正（ADC）フイ
ルタ６０へ送られ、それらはともに以下に説明さ
れる。

第１のローパス補間回路６２は回路５８から
16kHz入力信号を受信し、かつ32kHz出力信号を
発生する。それはローパスフイルタとして働き、
その目的は16kHzコンポーネントを大きく減衰さ
せることである。その出力は32kHzにあるので、
このフイルタは32kHzコンポーネントを導入す
る。

第２のローパス補間回路６４もまたローパスフ
イルタであり、このローパスフイルタはこの発明
のシステムにおいて256kHz（または128kHz）信
号を出力して32kHzコンポーネントのローパスフ
イルタのフイリタリングを行ないかつより高い周
波数でより低い振幅のあるコンポーネントを導入
する。フイルタ６２および６４は主に高周波成分
をフイルタすることに関連する。それらは通過帯
域においては完全に均一でないならば、そのよう
なパーフオーマンスは非常に予測することができ
かつフイルタ５６によつて補償されることがで
き、このシステムにおいては、それは行なわれ
る。なぜならばフイルタ６２および６４は通過帯
域の高い方、２または3kHz付近の信号のあるも
のを真に減衰させるからである。したがつて、フ
イルタ５６には、フイルタ６２および６４によつ
て生じる減衰を補償する補償回路が設けられる。

フイルタ６４の出力は次いでＤ／Ａコンバータ
２６へ与えられ、このコンバータ２６はその信号
をアナログ形式に変換し、かつそれらを出力フイ
ルタ２８を介して通過させる。電話システムにお
いては、高周波成分は低周波成分から少なくとも
28dB下でなければならない。256kHzサンプル速
度では、信号は3.4kHzのコンポーネントよりも
28dB低い。このように、理論的には何のポスト
フイルタまたは平滑フイルタも必要とされない。
しかしながら、この発明のシステムでは、フイル
タ２８は安全の目的のために含まれている。

デイジタルフイルタは次のような基本的なフイ
ルタ方程式を実現する複雑な演算プロセサであ
り、その式は、 Yi＝〔a₀＋a₁z^-1＋a₂z^-2＋…a_oz^-n／１＝b₁z^-1＋b₂z^-
2＋…ｂ z^-m〕Xi(1) ここにおいて、Xiは入力サンプルを表わしか
つYiは出力サンプルを表わす。

図面の第２図において、８タツプFIRフイルタ
は時にはトランスバーサルフイルタまたは非帰納
的フイルタとして示されており、それが概略的に
図解されており、かつ７個のストレージまたは遅
延ユニツトと、８個のマルチプライヤ６９と、７
個のアダーユニツト７０とを含む。理解されるよ
うに、この回路は方程式 Y₀＝A₀X₀＋A₁X_-1＋A₂X_-2＋…A₇X_-7 (2) によつて表わされる形式のフイルタを実現し、こ
こにおいてA₀−A₇はマルチプライヤ６９に対す
るタツプ係数入力を表わし、かつX₀−X_-7はＸの
現在のかつ遅延された入力値を表わしており、こ
れらはそれぞれのタツプ係数で乗算されるべきも
のである。示された８タツプ装置は、それが何の
スイードバツクを有しなくかつ出力値が前の組の
入力値の関数に過ぎないという点において無条件
に安定している。

第３図において、第２次のリカーシブ
（recurcive）フイルタとしてときどき示されてい
る標準型のIIRフイルタが示されており、このフ
イルタは２個の遅延ユニツト７１と、４個のアダ
ーユニツト７２と、４個の乗算器ユニツト７３と
を含む。この回路は方程式、 Y₀＝X₀＋A₀X_-1＋A_-2X＋B₀X_-1＋B₁X_-2 (3) を有するフイルタを概略的に示すために用いられ
ることができ、かつローパスフイルタとして用い
るのに適している。一般的に、このフイルタは
FIRフイルタ（２個のメモリユニツトしかない）
よりもはるかに効率的なフイルタであり、より速
いロールオフなどを有する。

第４図において、結合された形式のIIRフイル
タが概略的に示される。この装置は以下の方程式
を有するバイパスフイルタとして用いるのに適し
ている。

Y₀×X₀＋（A₁−B₀）X″_-1＋A₀X′−１ X′₀＝X₀＋B₁X¹ _-1−B₀X″_-1 X″₀＝B₀X′_-1＋B₁X″_-1 (4) このフイルタは２個の遅延ユニツト７４と、６
個の乗算器７５と、５個のアダー７６とを含むこ
とに注目されたい。

フイルタは、方程式(1)において結局ｂ＝０であ
れば有限なインパルス応答（FIR）を有するもの
と考えられることができ、さもなくば無限インパ
ルス応答（IIR）を有するものと考えられる。
IIRフイルタは、任意のフイルタ特性がより小さ
な係数で実現されることができるという点におい
てより一層効率的である傾向にある。フイルタを
見る際の基本的なトレードオフは、１秒あたりの
乗算および加算の総数と、入力および出力サンプ
ルをストアするのに要求されるメモリ（RAM）
の総数と、係数を記憶するのに必要とされるすべ
てのメモリ（ROM）とである。

最大効率のために、フイルタは可能な限り低い
サンプル速度で駆動すべきである。この説明は
FIRおよびIIRフイルタの両方に適用できる。IIR
装置はサンプル速度が増大するにしたがつてフイ
ルタを実現するためにより多くの係数を必要とす
る。事実、係数の数はサンプル速度が２倍になれ
ばほぼ２倍になる。したがつて、サンプル速度が
増大するに従つて、RAMおよびROMの量が直
線的に増大し、かつ演算速度もサンプル速度の平
方が増大するに従つて増大する（より高い数学的
速度Ｘより高い計算数）。IIRフイルタは、サン
プル速度が増大するに従つてより多くの係数を必
要としないが、より多くのワードを必要とし、そ
のため計算が（直列／並列乗算器を用いて）より
長くかかり、かつ計算速度はサンプル速度ととも
に増大する。

正しいアーキテクチヤの選択はローパスフイル
タを用いることによつてシステムのサンプル速度
を減少させるように試みるべきように思われ、そ
の停止帯域はFs／２よりはるかに低い周波数で
始まる。たとえば、ローパスフイルタがFs／16
以下のすべてのコンポーネントを除去すれば、フ
イルタの出力はFs／８のサンプル速度で、すな
わち２×Fs／16のサンプル速度でシステムによ
つて説明されることができる。このサンプル速度
の減少はフイルタの各８番目の出力を用いること
によつてかつ他の７個を捨てることによつて達成
される。補間Ａ／Ｄコンバータにおいてデータは
興味ある周波数の32ないし64倍によつて過サンプ
ルされ、そのため信号をFs／16に制限するのに
必要とされるフイルタはさらにかなり簡単になる
ということに注目されたい。電話形式の応用にお
いては、サンプル速度はローパスフイルタで
512kHzから32kHzまで減少されることができ、そ
の停止帯域は16kHzで始まる。その通過帯域は
3.4kHzで終わるので、このフイルタは実際のロー
パスフイルタ機能を行なうのに必要とされるフイ
ルタよりもはるかに簡単である（それは4.6kHzの
停止帯域を有する）。

ローパスフイルタはFIRフイルタとして最も効
率的に実現される。この結論は次の理由に基づ
く。ローパスサンプル速度減少器（デシメータ）
として用いられるIIRフイルタはサンプル速度で
作動し、初期サンプル速度で結果を計算し、次い
で８個の結果のうち７個を捨てなければならな
い。すべての結果は、各々の結果が次の結果を計
算するのに必要とされるので計算されなければな
らない。しかしながらローパスフイルタは第２次
フイルタであつてもよく、しかし毎4μ秒ごとに
５個の係数または５回の乗算および５回の加算を
必要とし、または2.5MHzの乗算速度および2MHz
の加算速度を必要とする。FIRフイルタは８番目
の結果ごとに計算しなければならない。それは７
個の使用されていない結果を計算する必要はな
い。なぜならばそれらは将来のサンプル計算に必
要とされないからである。20係数フイルタが実現
されることができ、それは20回の乗算と10回の加
算を32kHzで必要とする。乗算の周期は1.28Hzま
で減少され、加算速度は1.204kHzである。さら
に、必要とされるメモリの量は匹敵し得ることが
示されることができ、かつFIRフイルタはハード
ウエアを節約するため簡単な直列アダー構造で実
現されることができる。

デイジタルフイルタにおける最も複雑な機能は
乗算である。乗算器は実現すべき多量のハードウ
エアを必要としかつ実質的な電力を消耗し得る。
上で示したように、デシメータフイルタは1.2M
Hzないし2.25MHzの非常に高い乗算速度を必要と
する。乗算は通常、驚くべきほど多量のハードウ
エアを必要とする充分に並列な組合わせ回路にお
いて、または加算およびシフトを備えた直列／並
列関数として達成される。直列／並列乗算器はＮ
ビツトシフトレジスタ、Ｎ＋Ｍビツトアダーおよ
びＮクロツクサイクルがＮ×Ｍの乗算を行なうこ
とを必要とする。しかしながら、これらのアプロ
ーチのいずれもLSIプロセサに対する優れた選択
ではない。

１つの将来有望な技術はシヨートワード最適化
と呼ばれている。この技術を用いて１の数がその
係数において最小にされ、かつ乗算は１が存在す
るときに加算を必要とするだけである。たとえ
ば、バレルシフター、および３個の１だけを含む
12ビツトの係数では、乗算は、０が係数において
生じる場合、加算のすべてを無視することによつ
て３個のクロツク期間で達成されることができ
る。係数を簡略化するための技術は全く複雑であ
り、かつある程度までフイルタを妥協させる必要
がある（これはその複雑さを増大することによつ
て補償されることができる）。より多くの係数を
有しているFIRフイルタは、係数の簡略化に対す
る感度が少ないように思われるが、低感度の現実
のフイルタから設計されたIIRフイルタもまた係
数簡略化に対する優れた不感度を有し得る。

補間Ａ／Ｄコンバータはシステムの出力よりも
低い周波数帯域において興味ある情報で非常に過
サンプルされるシステムであるので、第１図の４
０，４２，４６および５０で示されるようなデイ
ジタルフイルタはコンバータによつて発生される
高周波エラー成分を除去し、低周波数信号成分を
平均化しかつ平滑し、かつ必要な任意の他の低周
波フイルタリングを行なうために必要とされる。
デイジタルフイルタリングは、有限インパルス応
答（FIR）および／または無限インパルス応答
（IIR）フイルタを用いてシステムを実現するた
め多種多様な異なるアーキテクチヤで実現される
ことができる。

図面の第１図に一般的に示される装置の好まし
い実施例では、ローパスデシメータ４０は４タツ
プFIRフイルタおよび２個の３タツプFIRフイル
タからなり、それらの最初のものは512kHz信号
を128kHzまで減少し、第２のものは128kHz信号
を64kHzまで減少し、かつ第３のものは64kHzを
32kHzまで減少する。第２のローパスデシメータ
４２は５タツプFIRフイルタとして実施され、こ
のフイルタは32kHz信号を16kHzまで減少し、送
信ADCフイルタ４６は８―タツプFIRフイルタ
である。送信利得調節フイルタ４８は１タツプ
FIRフイルタであり、かつ主送信フイルタ５０は
標準型の２個のローパスフイルタと、結合型の１
個にハイパスフイルタとを含む３個のIIRフイル
タ装置である。主送信フイルタは16kHz信号を8k
Hzまで減少させる。平衡フイルタ４４は８タツプ
FIR装置である。

このシステムによつて、入来する音声および出
て行く（受信）信号の一部の両方が入力フイルタ
１４へ流れ込むことができる。しかし、発生され
た出て行く信号はまたシステムを介してそれが戻
つて来るのに必要とされる時間として知られてい
るので、平衡フイルタ４４は取消信号を発生する
ために用いられることができ、この取消信号は４
５で送信経路へ加えられたものであり、復帰した
信号を相殺する。さらに、線路特性が最初に知ら
れていなくても、システムの特性は知られてい
る。しかしながら、ユーザは正しい平衡を与える
ため線路特性およびプログラムフイルタ４４を決
定することができ、かつフイルタ４４はデイジタ
ル形式でプログラム可能であるので、そのような
取消は非常に正確に達成されることができる。

主受信フイルタ５６は、8kHzから16kHzまでの
受信した信号を増大させる２個の標準型IIRロー
パスフイルタを含む。受信利得調節フイルタ５８
は１タツプFIRフイルタであり、受信ADCフイ
ルタ６０は８タツプFIRフイルタであり、かつロ
ーパス補間器６２は、フイルタ６０からの16kHz
信号を32kHzまで増大させる５タツプFIRフイル
タである。第２のローパス補間器は、32kHz信号
をそれぞれ64kHz、128kHzおよび512kHzまで増大
させる３個の３―タツプFIRフイルタからなる。

インピーダンスフイルタ６６は線路特性に整合
するように用いられる４（または８）の８タツプ
FIRフイルタである。より詳細に説明すると、イ
ンピーダンスフイルタ６６は２―線システム入力
ポートに見られるようにシステムの入力インピー
ダンスを修正するために用いられることができ
る。フイルタ６６は入力ポートで発生された電圧
を効果的に入来信号へフイードバツクする。もし
も正しい振幅および極性でなされれば、実効入力
インピーダンスの値は電話回線の特性インピーダ
ンスに整合するように変えられることができる。
このようにして、フイルタ６６のインピーダンス
の制御によつて、エコーを除去し異なる入力回線
に整合することができる。しかしながら、入力イ
ンピーダンスを変更することによつて、システム
周波数の利得が敏感になる。しかしながら、送信
および受信ADCフイルタ４６および６０はフイ
ルタ６６を用いることによつて作り出されるその
ような減衰ひずみを補償するようにプログラムさ
れることができる。利得調節フイルタもまたリン
ギングおよび発振のような送信上の問題を除去す
るために組込み損失を加えるために用いられるこ
とができる。

テストループ６７は装置または回線のいずれか
のテストを許容するために設けられ、かつ種々の
フイルタのための係数の選択を容易にするために
用いられてもよい。

SLACはまた装置における多数の機能をプログ
ラミングするためデイジタル制御コンピユータに
対する直列制御インターフエイス３２を含む。イ
ンターフエイスは直列制御バス３３を有し、この
バス３３は装置の送信および受信利得を設定する
のみならず、SLACのための送信および制御時間
スロツトをプログラムすためにも用いられる。そ
れはまた電力低下機能を有する。タイミング入力
はデータクロツクDCLK、データ入力DIN、デー
タ出力DOUT、および直列インターフエイスの
ためのチツプ選択、ALUのための時間制御
のためのマスタクロツクMCLK、送信および受
信クロツクCLKXおよびCLKR、送信および受信
フレーム同期パルスFSXおよびFSR、ならびに
PCMシステムに対するインターフエイスのため
の時間スロツトストロープTSCを含む。時間ス
ロツト割当てはフレーム同期パルスFSに関する。
送信経路が能動的になると、時間スロツトストロ
ーブピン（TSC）が、それがシステムに要求さ
れる場合は３状態バツフアを駆動するようにロー
へ引かれる。送信および受信PCMバツフアは非
同期的に作動することができるようにするため
別々のクロツク入力を有し、しかしほとんどのシ
ステムでは送信および受信クロツクは共通であ
る。フレーム同期パルスはまた送信および受信に
対して別々であるが、ほとんどのシステムでは共
通パルスが用いられ、かつ異なる時間スロツトが
要求される場合は、これは時間スロツト選択制御
入力でプログラム入力されることができる。

直列制御バス３３を用いて、送信および受信時
間スロツト情報が装置へプログラムされて、それ
がいつデータを送信しかつ受信すべきかを決定
し、インピーダンスフイルタ６６、平衡フイルタ
４４、送信ADCフイルタ４６および受信ADCフ
イルタ６０のための係数が１回に１バイトですべ
てプログラムされ、かつ送信および受信利得調整
係数もまたプログラム入力される。このデータの
すべては適当な制御に従つてバス３３のDOUT
ラインで読出されることができる。さらに、装置
はバス３３を用いて特別な形態へプログラムされ
ることができる。たとえば、装置はμ―ロ―、Ａ
―ロ―または直線コーデイングを用いて作動する
ように適合され得る。

さらに、４個のプログラム可能なフイルタ４
４，４６，６０および６６はすべて省略時の値へ
セツトされることができ、すなわち、インピーダ
ンスフイルタ６６および平衡フイルタ４４は０へ
セツトされることができ、かつ２個のADCフイ
ルタ４６および６０は１にセツトされることがで
きる。利得調整フイルタ４８および５８は１にセ
ツトされることができる省略時の値を有する。受
信利得調整フイルタ５８はまた受信経路をカツト
オフするため０の第２の省略時の値を有する。

テスト状態が種々のフイルタへの入力を修正す
る指令でプログラミングすることによつてセツト
され、すなわち、ローパス補間器６４の出力はデ
イジタルループバツクのためローパスデシメータ
４０へ与えられ、かつアナログループバツクのた
め、Ａ／Ｄコンバータ１６の出力はＤ／Ａコンバ
ータ２６へ与えられる。これらの動作はもちろん
プログラム制御に従つて行なわれる。装置の付加
的な特徴は、SLICに対する出力において、TTL
ラツチが設けられそれによつて出力が直列インタ
ーフエイスバス３３上の制御ワードを介してプロ
グラム可能であるということである。

さて、図面の第５図を参照して、第１図に示さ
れるＡ／Ｄコンバータを実現するために用いられ
る形式の先行技術の補間エンコーダの簡略化した
ものを示す概略的ブロツク図が示される。基本的
なエンコーデイングループにおいて、負のフイー
ドバツクが用いられてアナログ入力ｘ（ｔ）およ
びその量子化された表示ｑ（ｔ）との間の平均的
な差を最小にする。ｘ（ｔ）およびｑ（ｔ）の間の
差は積分増幅器７７によつてｘ（ｔ）およびｑ
（ｔ）の間の瞬間的な差で積分されかつ総和され、
かつその結果の極性はコンパレータ７８によつて
検出される。コンパレータ７８の出力はシフト制
御論理回路７９へ与えられ、この論理回路７９は
デイジタル―アナログコンバータ（DAC）８０
によつて発生される量子化された信号ｑ（ｔ）に
おける増大または減少を指令する。好ましい実施
例において、論理回路７９は８ビツト双方向性シ
フトレジスタを含み、このシフトレジスタは底部
（最下位ビツトLSB）で１および上部で０を満た
すデイジタルアキユムレータとして働く。レジス
タが論理１を満たすとき、量子化の大きさが増え
る。量子化の極性はまた論理回路７９によつてモ
ニタされ、かつライン８１の符号ビツトSBの形
式で出力される。その大きさはライン７８に出力
される。

図解したものに類似する回路のさらに詳細およ
び動作時の特性は「補間に基づく集積化されたパ
ーチヤネルPCMエンコーダ（An Integrated
Per―Channel PCM Encoder Based On
Interpolation）」の名称で、IEEE、Journal of
Solid―State CircuitsのVol、SC14、No.１の1979
年２月号におけるブルース・エイ・ウーリー
（Bruce A.Wooley）およびジエイムズ・エル・
ヘンリー（James L.Henry）による記事に見ら
れる。

上述した補間Ａ／Ｄコンバータおよび先行技術
に開示される他のものはこの発明によるシステム
に用いられてもよいが、そのようなコンバータは
いくつかの欠点を有している。コンパレータ出力
はFs（これは興味ある入力周波数範囲よりもはる
かに大きい）でサンプルされかつ新しい量子化さ
れた出力を決定するためシフトレジスタを制御す
るために用いられるので、DAC出力は各サンプ
ルで変化しなければならない。なぜならば１ビツ
トコードは２つの状態しか許容せず、すなわち増
大および減少のみを許容し、かつDAC出力が一
定のままの状態を許容しないからである。より詳
細に説明すると、シフトレジスタ制御は、DAC
入力が０、±00000001、±00000011、±00000111、±
00001111、±00011111、±00111111、±01111111、
または±11111111であるようにしか許容しない。
キヤンデイ（Candy）他の、1976年１月のIEEE
Trans.on Communicationsの第33頁ないし42頁
の「APer―Channel Ａ／Ｄ Converter
Having 15―Segment μ―255 Companding」
において指摘されるように、これらのコードはμ
―ロ―コード特性の終点の4/3倍に対応するよう
に選ばれ、そのため任意の２つの点の平均はμ―
ロ―コードの終点である。シフトレジスタ制御装
置はシステムにおいて17個のレベルのみを許容
し、たとえば、８個の正のレベル、８個の負のレ
ベルおよび０である。フイードバツクループによ
つて、Ａ／Ｄコンバータは積分器出力をゼロ方向
へ強制しようとし、そのためｑ（ｔ）の積分はｘ
（ｔ）の積分を等しくするようになる。

DC入力信号に対して、抵抗Ｒおよびコンデン
サＣによつてセツトされた正しいダンピング状態
で、システムは入力信号のまわりの３レベル発振
である第６ａ図に示されるもののようなパターン
を発生させる。著者は、32個のサンプルが１回に
２ステツプ、効果的に平均化される256kHzシス
テムを説明している。各々の２読出しステツプは
その２読出しの低い方をとることによりかつ4/3
の倍率を落とすことによつて平均化される。たと
えば、１読出しが終点ｎの4/3であれば、次のよ
り低い読出しはその終点ｎの2/3であり、かつそ
の平均はより低い読出しと同じコードである終点
ｎである。この平均はサンプルの数を16まで減少
させ、かつそれらは12―ビツト結果を与えるため
並列12―ビツトアダーにおいて平均化される。ア
ダーの分解能は平均化されたサンプルの数（Ｎ）
と各サンプルの分解能との関数であり、すなわ
ち、log₂N×個々のサンプルの分解能＝結果の分
解能である。

Kawahara他の、以下のかつ他のものはまた
32kHzまで下げるように平均化がなされた状態の
512kHzシステムの使用について説明している。
しかしながら、これらすべてのシステムはいくつ
かの問題を示しており、その理由はこの発明によ
つて提案された解決法とともに議論されよう。

１ 周波数依存利得：この問題に関して、サンプ
ル速度およびコンバータのレベルの数が基本的
なシステムの拘束である。入力周波数が増大す
るに従つて、システムは第７ａ図および第７ｂ
図に示される信号をトラツキングするより多く
の問題を有する。第７ａ図に示されるように、
システムは250Hzで充分に公平にトラツクする。
しかしながら、周波数が4kHzまで増大される
とき、トラツキングは第７ｂ図に示されるよう
に劣化する。信号が＋フルスケールから−フル
スケールまで進むために（2M−１）Ｔの時間
をとり、かつシステムが発生し得る全振幅での
最大周波数はFs／２（2M−１）である。８レ
ベルシステムに対しては、これはFs／30であ
る。しかしながら、これらの周波数の近くで
は、エラーが作られる。より低い周波数でさえ
も、信号ひずみが問題である。周波数依存利得
は入力信号周波数でＡ／Ｄコンバータの出力コ
ンポーネントを測定することによつて観察され
ることができ、かつ256kHzサンプル速度およ
び８レベルシステムに対する結果が第８図に示
される。サンプル速度を512kHzまで増大させ
ると、低周波数での応答が改善されるが、周波
数依存利得はなおもより高い周波数で生じる。
これは、それが補正されなければシステムにお
ける重大な問題を生じ得る。

２ DC信号がサンプル速度の関数として制限さ
れる：限られたDC分解能は平均化されたサン
プルのレベルおよび数との間の差による。上述
したシステムでは、すべての他のレベルは２個
のレベル間の真中にあるレベルを表わす。第６
ａ図の３レベル発振は第６ｂ図に示される
Fs／２の２レベル発振器で置換えられること
ができる。２レベルは２：１の割合で離隔さ
れ、その分解能は平均化されたサンプルの数に
よつて決定される。上述したキヤンデイ他によ
つてとられたアプローチでは、16個のサンプル
が平均化され、そのため信号の分解能は32にお
けるほぼ１個の割合、またはμ―ロ―またはＡ
―ロ―の実施に追従する際に得られる分解能に
類似する。より高いサンプル速度、すなわち
512kHzによつて、サンプルの２倍が平均化さ
れることができ、かつそのようなより高いサン
プル速度はより優れた分解能、すなわち１：64
を許容する。これらのシステムの分解能は１：
（Fs／F_put）であるといえ、この場合F_putは出力
サンプル速度である。

３ ダイナミツクレンジはサンプル速度の関数と
して制限される：制限されたダイナミツクレン
ジは制限された分解能に類似する問題である。
ダイナミツクレンジは分解される最も小さなレ
ベルと最大のレベルとの比である。分解される
最小レベルはゼロ近くであり、かつX₀（F_put／
Fs）であり、この場合X₀はコード00000001の
ための出力に等しい。最大レベルは2^MX₀であ
り、ここにＭはDACにおけるレベル（正また
は負）の数である。ダイナミツクレンジは2^M
Fs／F_putに対するものであり、かつＭまたはFs
のいずれかを増大させることによつて増大され
ることができる。しかしながら、ＭがF_sDを変
化させることなく増大されれば、トラツキング
問題を生じる周波数は低下される。

４ 制限された高周波信号能力：高周波信号が、
トラツクされることができないコンバータへ与
えられるとき、その出力は崩壊し、かつ入力と
180゜の位相が異なるようになる。ある状況のも
とでは、帯域内周波信号（低周波）もまた、入
力レベル以下の−30dB以下であるノントラツ
キングモードによつて作り出される。

５ 帯域内周波信号コンポーネントを発生させる
帯域外周波信号：上述した回路に用いられる平
均化デイジタルフイルタは最適な形態ではな
い。なぜならばそれは帯域外周波信号のすべて
を適当にフイルタしないからであり、かつ帯域
外周波信号を通過帯域への折り返しを生じ得る
からである。帯域外信号は帯域外入力信号によ
つてのみならず、256kHzまたは512kHzの高サ
ンプル速度でのＡ／Ｄスイツチングによつても
発生される。４および8kHz間の信号は適当に
減衰されず、かつ通過帯域へ折り返す（０ない
し3.4kHz通過帯域を想定する）。12kHz近辺の信
号はまた−13dB減衰のみで通過帯域へ折り返
す。それゆえに、このＡ／Ｄコンバータは音声
帯域信号処理のために有益なものとなるために
精密プリフイルタを必要とするであろうと思わ
れる。

Ａ／Ｄは入力レベル以下の−20ないし−50dB
の範囲にある帯域外周波信号を発生し、かつこれ
らの信号のいくつかは−30dB減衰以下で折り返
し、かつ帯域内ノイズを増大させる。それらはま
たシステムの信号対ノイズ比を増大させることが
できる。512kHz入力および32kHz出力平均化フイ
ルタを有する補間器はより優れたパーフオーマン
スを有する。このフイルタはあとで複雑なフイル
タリングが必要であり、しかし簡単なプリフイル
タ以外はすべて除去し得る。32ないし36kHz、60
ないし68kHzなどの帯域内にある信号はさらに直
接通過帯域へ折り返し、かつより多い減衰がこれ
らの帯域において望ましい。

今、図面の第９図を参照して、第５図に示され
るＡ／Ｄコンバータ以上の改善したものが示され
る。幾分簡略化された形式ではあるが、点線９０
内に囲まれた回路の部分は本質的に第５図で図解
した同じ回路である。この発明によれば、第２の
コンパレータ９１、フリツプフロツプ９２および
付加的な制御論理回路９３は、第２図の実施例に
よつて発生される１―ビツトコードよりもむしろ
２―ビツトコードを発生するように加えられてお
り、かつデイジタルオートゼロ回路９４はオフセ
ツト電圧を増幅器７７へ加えるように加えられ
た。

付加的なコンパレータ９１が、入力ｘ（ｔ）お
よび量子化された出力ｑ（ｔ）との間の瞬間的な
差をサンプルするために用いられる。ダンピング
抵抗Ｒはもはや必要とされず、かつライン９５に
よつて短絡されて示される。その結果、最初のコ
ンパレータ７８はデルタ信号（ｘ（ｔ）−ｑ（ｔ））
の積分のみを比較する。２個のコンパレータシス
テムは（１レベルを越えて）オーバシユートまた
はアンダシユートを何ら有せず、かつアナログダ
ンピングを必要としない。

１個のコンパレータでは、２個の新しい状態の
みが可能であつた……前の値からの増大または減
少。２個のコンパレータでは、ｑ（ｔ）が４個の
可能な新しい状態を有することが可能である。余
分な状態はより大きな（またはより小さな）量だ
け増大（または減少）され、または同じ値に留ま
ることができる。この発明のシステムにおいて、
唯一の余分な状態によつて出力は一定状態に留ま
る。特定のレベルに留まる能力によつて、DC入
力に対し、システムは入力をカツコに入れる２つ
のレベル間で発振し、同じ速度で変化する。この
ことは、第６ｂ図に示されるように、サンプル速
度の半分で２レベル発振まで減少されることしか
できない１コンパレータシステムを越えた改善で
ある。第２のコンパレータは情報（DC信号に対
して）の効果的な２倍化を与え、かつ6dB以上の
ダイナミツクレンジおよび6dB以上の分解能を、
レベルの数またはサンプル速度の増大を伴うこと
なく与える。

第２のコンパレータはまたDAC７６における
信号が2.5dBよりも低くなるようにすることがで
きることによつてダイナミツクレンジの付加的な
2.5dBを与える。１個のコンパレータシステムで
は、最大入力レベルが11111111（Vin_nax×4/3）お
よび01111111（Vin_nax×2/3）間で発振するシステ
ムによつて表わされるので最大のDAC出力は最
大入力レベルの4/3であるということが必要とさ
れる。２コンパレータシステムはVin_naxを表わす
ように11111111で出力を保持することができ、か
つそれゆえに同じフルスケールレンジでは、それ
は１個のコンパレータシステムにおけるものの3/
４であるレベルを用いることができる。これによ
つて、2.5dB以上のダイナミツクレンジが可能と
なる。しかしながら、デイジタル信号処理は２個
のコンパレータシステムを用いるために修正され
なければならない。より低い読出しのデイジタル
コードを用いることによつてもはや２個のサンプ
ルごとに平均化されることができず、かつそれゆ
えにその平均（または他の信号処理アルゴリズ
ム）はすべてのサンプルへ与えられなければなら
ない。

オートゼロ回路９４はDAC９６と、１対の６
―ビツトアツプ／ダウンカンウタ９７および９８
を含む。これらのカウンタは8kHzの符号ビツト
を積分し、その符号ビツトはそのハイパスフイル
タ部分の正面の送信フイルタ５０において発生さ
れかつリード線９９を介してフイードバツクされ
る。オフセツトがシステムに存在すれば、カウン
タ９７および９８はDAC９６へ与えられた６―
ビツトコード（符号ビツトプラス５個の大きさビ
ツト）によつてそれがオフセツトを補償するため
増幅器７０への入力に適した出力レベルを発生す
る。その後で、プラスおよびマイナス符号ビツト
の数は同じままであり、カウンタ９７はちようど
前後にトグルする。カウンタ９８におけるより低
い方の６個のビツトは任意のトグルの周波数をシ
ステムの通過帯域以下まで減少させるためのダン
ピングビツトとして用いられ、そのため任意のト
グルが存在すれば、それは低周波数にあり、かつ
送信フイルタ５０の後続のバイパスフイルタによ
つてフイルタされてしまう。

システムに対する他の独立した改良点は第１０
図に示されており、かつより大きなダイナミツク
レンジを得るためしかし周波数応答を改良するた
め不必要なレベルを除去するためにより多くのレ
ベルが用いられることができるようにする目的
で、シフトプロセスを制御するアダプテイブ方法
を利用する。第９図に示された実施例のコンポー
ネントに加えて、この実施例はピーク値レジスタ
１００と、コンパレータ１０２と、減算器１０４
と、コンパレータ１０６とを含む。適合性アルゴ
リズムは、システムがその信号に追従する困難さ
を有しているので、周波数が増大するに従つて高
振幅信号のトラツクを失うという事実に基づく。
主たる問題点は信号がゼロを介して進むときに生
じその場合量子化器は多くのローレベル信号を有
し、かつその入力は最大速度へ変化している。こ
れは第７ｂ図に示されている問題である。

ゼロ近辺のレベルは大きな振幅のAC信号に対
して限られた情報を含み、かつそれらが除去され
ることができれば、システムの精度は意義あるよ
うに減少されない。アダプテイプアルゴリズムは
各サイクルの間ピーク大きさを検知し、かつシス
テムが入力信号をトラツクすることができるよう
にゼロ付近のレベルの適当な数を除去する。より
詳細に説明すれば、レジスタ９８における量子化
された信号ピーク値はピーク値レジスタ１００に
ストアされ、かつストアされたピーク値はコンパ
レータ１０２によつてこの値と比較される。同時
に、この値はまた減算器１０４によつてピーク値
から減算され、その差が１０８でコンパレータ１
０６への基準入力と比較される。しかしながら、
減算器の出力は２個の入力間の単なる差ではな
く、むしろ入力Ａおよびの各々における１の数間
の差である。

コンパレータ１０６によつて発生された出力に
よつて符号ビツト（SB）が変化する。量子化さ
れた値がゼロ方向へ進むと、ゼロ近辺のレベルは
それらを越えてスキツプしかつ符号ビツトを変化
させることによつて除去される。符号ビツトが変
化されるレベルはピークレベルによつて決定され
る。照解された適用においては、それは信号ピー
ク以下に５個のレベルがあり（ピークレベルが
00001111またはそれよりも低くない限り、この場
合その適用は通常の動作へ戻る）および能動的レ
ベルを保つ入力大きさに基づき異なる数のレベル
を除去する。

ピーク値は信号レベルが変化すると減衰するこ
とができなければならない。これは種々の方法で
達成されることができる。たとえば、(a)各々のゼ
ロ交差で１レベルを減少させることによつて、(b)
特定のレベルが固定された時間期間（たとえば、
8kHzサンプル速度で最終出力を有するPCMシス
テムにおいては125μ秒）に到達しなければその
レベルを減少させることによつて、または(c)固定
された周期的な速度でそれを減少させることによ
つて達成される。現在用いられておりかつ第１１
図に示された実現は、各ゼロ交差でピーク値を減
少させる。この適用技術は能動的なレベルの数を
17から10まで減少させ、かつトラツクされ得る最
大周波数はFs／32からFs／18まで増大される。
支払われるペナルテイはAC信号に対して信号対
量子化ノイズにおける非常にわずかな増大だけで
ある。増大したノイズはゼロ近辺のレベルを除去
することによる。しかしながら、除去されたレベ
ルは正弦波の周期の１％以下である信号を表わ
し、かつ信号対ノイズの増大は最小である。

周波数依存利得特性もまた第８図に示される低
周波信号にほとんど影響を与えることなく修正さ
れかつ周波数をより高い方に押し出す。第７ｂ図
および第１１図はそれぞれ適合した状態および適
合しない状態のOdB、4kHz信号の応答を示す。
この方法はサンプル速度の増大を伴うことなく、
かつパーフオーマンスにおける実際のペナルテイ
なしに、特にダイナミツクレンジ、分解能、およ
び信号対ノイズ比に何ら影響を伴うことなく周波
数応答利点を与える。

適合方法は周波数応答に対する不利を伴うこと
なくそのダイナミツクレンジを増大させるように
そのシステムを許容することができる。第５図に
示されたDACは17個のレベルを用い、かつ応用
に対してまさに充分なダイナミツクレンジおよび
分解能を有する。それは、サンプル速度における
増大および／またはより多くのレベルの付加によ
つて増大されることができるに過ぎない。しかし
ながら、より多くのレベルを付加すれば、より高
いサンプル速度が要求されるであろう。なぜなら
ば周波数応答特性はさもなくば受入れることがで
きなくなるからである。第１０図に示した適合方
法では、ゼロ付近のより多くのレベルが周波数応
答を劣化させることなく加えられることができ
る。なぜならばそれらは非常に低い信号に対して
用いられるに過ぎないからである。

0000000000から±1111111111までの21個のレベ
ルを備えた10―ビツトDACを用いるシステムは、
さらに、ピークレジスタによつて示される５個の
最高レベルのみを使用し、かつ最も低いレベルは
Vin_nax／256に代わつてVin_nioになるので付加的
な12dBのダイナミツクレンジを有するであろう。
加えられたレベルは、最大レベルがVin_nax（また
はコンパレータが１個だけ用いられれば4/3
Vin_nax）に常に等しくなるので、ゼロ近くになろ
う。加えられることができるゼロ近くのレベルの
数はシステムのノイズによつて制限され、かつす
べてのDACレベルの同じ相対的精度がある限り、
システムパーフオーマンスはダイナミツクレンジ
の他の12dBをカバーするように拡大される。第
１２図はアダプテイブアルゴリズムを用いる17レ
ベルおよび21レベルシステムに対する信号対ノイ
ズの比を示す。

上述したアダプテイブアルゴリズムは与えられ
たサンプル速度で周波数応答およびダイナミツク
レンジを改良する。それは入力信号の大きさで作
動し、かつ周波数に独立して全く同様にふるま
う。

システムが入力周波数に基づき適合性を修正す
ることができる付加がなされ得る。この付加は、
入力周波数が、Ａ／Ｄコンバータが入力を正確に
トラツクしかつゼロ付近のより多くのレベルを除
去することによつてその適合性を修正することが
できる周波数を越えるのを検知する。これは高周
波入力に対するノイズを増大させるが、しかしそ
の入力がより高い周波数までトラツクされるのを
許容する。そのような能力を可能にする修正は、
第１０図の回路に対して第１３図に示される回路
を付加するものである。この回路は（コンパレー
タ１１０によつて発生される）入力の符号ビツト
を４―ビツトカンウタ１１２によつて決定される
32サンプル期間にわたり量子化された符号ビツト
（DAC９６からの）と比較する。もしもそれらが
サンプルの50％以上に対して異なつていれば、シ
ステムは正確に入力をトラツキングせず、かつそ
の適合性はより多くのレベルを除去することによ
つて修正される。このシステムによつて、Ａ／Ｄ
コンバータは10個の能動的なレベルをまず用い、
かつ次いで６―ビツトカウンタ１１４、２―ビツ
トカウンタ１１６およびデコーダ１１８によつて
決定される８、６および４までレベルの数を減少
させてその入力をトラツキングすることができ
る。次の表を参照されたい。

適合性 Q₀ Q₁ 状況 ０ ０ 10レベルを使用 ０ １ ８レベルを使用 １ ０ ６レベルを使用 １ １ ４レベルを使用 これはFs／18、Fs／14、Fs／10およびFs／16
近くの切換え点を作り出す。Fs／16以上ではシ
ステムはさらにトラツクしない。

システムはすべての17（または21）個のレベル
を用いて動き始めるようにかつ次いでそれがトラ
ツキングしていないということを検知するときに
レベルを除去するように修正されることもでき
る。このダイナミツクに変化される適合性は高速
「動作開始」時間（32個のサンプル）を有するが、
安定状態に留まるためには長い「減衰」時間（６
―ビツトカウンタ１１４によつて発生される）を
有しなければならない。第１４図はこの改良を伴
つたかつ改良を伴わない16kHz信号に対する応答
を示す。

可能な改良のさらに他の領域はＡ／Ｄコンバー
タの結果のデイジタル信号処理にある。上述した
キヤンデイ他はＡ／Ｄコンバータの出力周波数を
減少させるように平均化フイルタの使用を説明し
ており、かつクワハラ他によるProceedings
1980 IEEE International Solid―State Circuits
Ccnferenceの1980年２月14日の「多種化された
デイジタルフイルタを備えた補間PCM
CODECS（Interpolative PCM CODECS with
Multiplexed Digital Filters）」では、平均フイ
ルタを用いて出力周波数を最終出力の４倍まで減
少させ、かつ次いで無限インパルス応答（IIR）
フイルタを用いてより低い周波数をフイルタする
ことを開示している。しかしながら、２つのキー
ポイントはこれら先行技術のアプローチには見ら
れない。

第１の点は、サンプル速度がデシメーシヨンフ
イルタによつて減少されており、かつフイルタの
最も重要な役割は通過帯域へ折り返された周波数
コンポーネントが適当に減衰されるのを確実する
ということである。通過帯域におけるコンポーネ
ントは減衰ひずみを有していれば、そのようなひ
ずみは最終的なサンプル速度でまたはそのような
サンプル速度近くでフイルタにおいて補正される
ことができる。平均フイルタは帯域外周波信号に
対して適当な減衰を真に与えない。

第２の点は、Ａ／Ｄコンバータとともに用いら
れるデシメーシヨンフイルタがすべての折り返し
周波数付近で幅2F_passのすべての帯域で適当な減
衰を与えるべきであることである。このパーフオ
ーマンスを与える１つの方法はすべての折り返し
周波数で多重送信ゼロを置くことである。これを
行なうことができるフイルタが第１５図に示され
る。このフイルタは演算プロセサ１２０と、係数
ROM１２２と、カウンタ１２４と、アダーおよ
びアキユムレータ１２６とを含む。フイルタの方
程式は、 Y₀＝１／256_i=22 〓ⁱ⁼⁰ aixi (5) フイルタは周波数を2F_sfioalまで減少し、かつ最終
的なデイジタルフイルタが任意の信号整形を行な
うのを許容する。このフイルタはサンプル速度を
16kHzまで減少させるのに必要とされるデシメー
タステージのすべての複合を含む。

このフイルタは平均フイルタよりも、帯域外周
波成分に対するより優れた保護を意義深く与え、
かつＡ／Ｄコンバータの正面の簡単な１個のポー
ルフイルタを除きすべてに対する必要性を除去す
る。このフイルタはまたＮの周波数減少に対して
Ｎ項よりも多くの項目を処理し、かつ同じＡ／Ｄ
コンバータに対するより多くの分解能およびダイ
ナミツクレンジを許容する。周波数減少フイルタ
におけるＮよりも多い項を処理する考えは、この
フイルタがあるメモリを有することを必要とする
が、これは第１６図に示される実施例によつて示
される最小値へ維持されることができる。この実
施例は、いくつかの中間にあるステージとともに
サンプル速度を減少させる多数の簡単なフイルタ
で作動する先に説明した回路よりもむしろ16kHz
で出力を備えた１個のフイルタステージを与え
る。Ａ／Ｄコンバータ出力はメモリにストアされ
る３個の異なる総和の部分として用いられる。さ
らに、Ａ／Ｄ出力は３個の異なる定数で乗算さ
れ、かつ各々の総和に加えられる。総和は異なる
ときに完成されかつ新しい総和が始まる。

次に要約すると、補間Ａ／Ｄコンバータは次の
３個の独立した技術の任意のものを用いて改良さ
れることができる。すなわち、(a)6dB（8.5dB）の
付加的なダイナミツクレンジおよび6dBよりも多
い任意の与えられた速度での分解能を与えるため
第２のコンパレータを付加することによつて、(b)
高周波信号のより優れたトラツキングおよびシス
テムノイズによつてのみ必要とされ、制限される
多くの付加的なダイナミツクレンジを許容するた
めに適合性方法を付加することによつて、または
(c)折り返し周波数付近でより多くの減衰を与える
かつダイナミツクレンジ分解能を改善しノイズを
減少させるためより多くのサンプルを処理するフ
イルタへ平均フイルタから周波数減少フイルタを
修正することによつて、改善されることができ
る。

FIRフイルタはただ１個の１を含むコードへ
Ａ／Ｄ出力が変換されることができるということ
を用いて補間Ａ／Ｄコンバータの出力に対して設
計されることができる。このフイルタは加算およ
びシフタのみで実現されることができ、かつ加算
の数は係数の数に等しい。メモリの量は大いに減
少される。なぜならば各サンプルのみがわずかな
出力ワードに影響を及ぼすに過ぎないからであ
る。たとえば、８の周波数減少を伴う20タツプフ
イルタでは、各入力サンプルは20よりもむしろ２
または３の出力サンプルを計算するために用いら
れるに過ぎない。それゆえに、ai Axiの行なつ
ている総和は保たれることができ、かつ入力サン
プルはストアされる必要はない。入力サンプルは
総和No.１に対してはaiで、総和No.２に対してはai
＋８で、かつ総和No.３に対してはai＋16で乗算さ
れる。総和がその中に20の値を有すると、それは
出力でありかつそのストレージレジスタがクリア
される。この乗算は充分に並列なシフトアレイま
たはタツプ付シフトレジスタによつて達成される
ことができる。

並列シフタおよび並列アダーを用いる充分に並
列なシフトによつて各乗算は１個のクロツク期間
を必要とすることができる。32kHz出力の20タツ
プフイルタは640kHzの加算速度を必要とする。
2MHzシステムクツクが利用できれば、このシフ
トおよびアダーは毎秒1360000よりも多い動作に
対して利用できる。１ビツトアダーおよび10ゲー
トアレイを用いる簡単な並列構造は各総和ごとに
２個のシフトレジスタおよび１個のアダー、また
は６個のシフトレジスタおよび３個の１ビツトア
ダーを合計として必要とする。16ビツトのワード
長さは4MHzのクロツクを必要とする（512kHzの
サンプル速度を想定して）。

デイジタル処理は基本的には、帯域内周波信号
の減衰を伴うことなくＡ／Ｄコンバータの出力に
おける高周波エラー成分を除去するためローパス
フイルタの機能を行なう。信号処理装置の出力
は、高周波成分が除去されればコンバータのそれ
よりもはるかに低いサンプル速度になる得る。こ
の「デシメーシヨン」フイルタ機能は一般的に、
FIRフイルタによつて行なわれる。なぜならば、
計算の数は出力サンプル速度で出力サンプルをち
ようど計算するために減少されることができるか
らである。ほとんどのシステムはＮのサンプルを
平均化しかつＮのフアクタだけ周波数を減少させ
るための簡単な平均化フイルタを用いるけれど
も、平均化フイルタ技術は帯域外周波信号の適当
な減衰を与えず、かつ加算のみならずいくつかの
乗算を必要とするより複雑なフイルタが必要とさ
れ、かつハードウエア問題も提示される。この発
明によれば、次の説明は、複雑なフイルタ動作を
行なうため簡単で、低速度の処理を用いる技術を
記述する。

第５図に示される補間Ａ／Ｄコンバータは17レ
ベルシステムに対して０、±00000001、±
00000011、±00000111、±00001111、±00011111、±
00111111、±01111111、および±11111111である
限られた組のデイジタルコードを有する。しかし
ながら、これらのコードは密に関連しており、か
つ特別なフイルタ構造に対して非常に有益な物と
なるようにわずかに修正されることができる。こ
れらのコード修正は、最下位ビツト（LSB）が
２倍にされかつ値の第２のビツトに等しくなるよ
うにエンコーダにおけるDACを修正することを
含む。これが行なわれると、DACの実際の出力
はコード０，±000000010、±000000100、±
000001000、±000010000、±000100000、±
001000000、±010000000、および±100000000に等
しくなる。シフトレジスタコードを新しいデイジ
タル形式に変換するための論理が第１７図におい
て156で示される。この新しいコードは、(a)各コ
ードがその中に１個だけ（または０を１個だけ）
有し、(b)各コードはより低いコード（０以上のコ
ードを除く）のちようど２倍であるという利点を
有する。これらの特徴によりいくつかの独特なフ
イルタ構造が得られる。フイルタは一般的に高価
な乗算器および加算器で実現されるが、このフイ
ルタは第１７図に示されるように、簡単な直列ア
ダー、２個のシフトレジスタおよび８個のAND
ゲートで実現されることができる。８ビツトから
なる係数ワードがROM１５２からシフトレジス
タ１５４へロードされ、かつゲートアレイによつ
てＮビツト、効果的にシフトされ、そのゲートア
レイはＡ／Ｄ出力コードに基づきシフトレジスタ
の１ビツトのタツプ切り離しをする。その係数は
レジスタ１５４を介してシフトされるので、それ
はゲートアレイ１５６によつてＭ個の場所だけシ
フトされ、かつレジスタ１５８にストアされた前
の総和へ加算される。Ｍ個のそのような動作の
後、そのサンプルの乗算およびアキユムレーシヨ
ンが完成する（この場合、１＝８ビツト＋係数幅
（Ｗ）＋任意のオーバフロービツト）。レジスタが
８＋Ｗよりも短ければ、その結果は切り捨てられ
る。

ｎ個のそのようなアキユムレーシヨンの後、出
力レジスタ１５８は結果y₀を含む。レジスタの結
果は、次いで、出力され、かつ新しい総和が新し
いサンプルの第１のアキユムレーシヨンのための
フイードバツクゲートFGを不能化することによ
つて始められる。デシメーシヨンフイルタがｎに
等しいかまたはそれよりも大きい周波数減少
（F_put／F_ioを有せば、この簡単な直列構造はうま
く働く。しかしながら、ほとんどの一般的なFIR
周波数減少フイルタはF_put／F_ioよりも大きなｎを
有し、かつ各入力サンプルはいくつかの出力サン
プルの部分でなければならない。

第１８図には一例が示されており、その場合、
F_io＝128kHz、F_put＝16kHz、およびｎ＝23であ
る。この場合において、実行している総和は維持
させなければならず、その場合はＳ＝nF_put／F_io
であり、またはこの場合Ｒ＝３である。このシス
テムは2.048MHzで連続的にクロツクされる16ビ
ツトシフトレジスタを用いており、かつ各総和
は、合計の結果が16kHzで利用できるように48k
Hzの速度で他のものと逆相で完成される。

このフイルタ構造の代替の実現は並列アダーお
よびマルチブレクサ／シフトアレイを用いて組立
てられることができる。マルチプレクサ／シフト
アレイによつて、入力ワードはＭ個の場所をシフ
トされることができる。入力ワードが適当な係数
でありかつシフタがＡ／Ｄコンバータによつて制
御されれば、シフトアレイの出力は積Aixiに等
しい。シフタ出力は、必要なサンプル数が総和さ
れるまでaixiの前の値の総和へ加えられる。直列
アダーアプローチにおけるように、もしもｎ個の
サンプルがフイルタに用いられ、かつサンプル速
度減少比がＲ（F_sio）／F_put）であれば、各入力サ
ンプルはｎ／Ｒ総和の部分でなければならない。
このように、直列アプローチのために用いられる
例もまた第１９図に示される並列アプローチに適
応することができる。この場合、並列演算論理装
置（ALU）およびシフトアレイはこのフイルタ
のために用いられないときは他の演算処理のため
に用いられることができる。この例において、プ
ロセサは256kHzの速度でまたは760kHzの加算速
度で３個のクロツクサイクルにおいてなされるこ
とができる３個のシフトおよび加算動作を行なわ
なければならない。アダーシフト構造は2.048M
Hzで作動することができれば、その容量の37.5％
のみが用いられ、かつそれは数多くの他の数学的
な動作を行なうことができる。

補間Ａ／Ｄコンバータ出力はちようどＭ入力マ
ルチプレクサであるシフトアレイを駆動する。ア
レイの１ビツトが第１７図において１５６で示さ
れており、第１７図はアレイがその中にある１を
有するコードで簡単に駆動されることができると
いうことを示す。標準的なマルチプレクサはＡ／
Ｄ出力がエンコードされれば用いられることがで
きる。これは優先エンコーダを用いてなされるこ
とができ、このエンコーダは１個の１の位置をデ
コードし、かつＭビツトコードをlog₂Mビツト幅
のコードへ圧縮し、すなわち９―15ビツトコード
を４ビツトコードへ圧縮する。この圧縮されたコ
ードは標準的なマルチプレクサを駆動することが
できる。

他の形式のフイルタもまた、Ａ／Ｄコンバータ
の連続する出力が互いに関連するということを認
識することによつて構成されることができる。現
在のコードが知られれば、前のサンプルは１個の
コンパレータシステムに対しては現在のコードの
半分、２倍または逆転したものでなければならな
かつた。２コンパレータシステムでは、現在のコ
ードに等しい付加的な可能な状態が存在する。こ
れに対する唯一の例外はＡ／Ｄコンバータにおけ
る０コードを許容しないことによつて除去される
ことができるゼロ付近の場合である（０は必要で
はない、なぜならばそれは等しいコード、正のコ
ードおよび負のコード間の発振として表わされる
ことができるからである）。

唯一の限られた数の可能な変化（３または４）
があるので、前の状態は２ビツトコードによつて
表わされることができ、この場合x_o-1＝kx_oであ
り、ｋ＝0.5、２または−１（コンパレータシステ
ムに対して）。前のサンプルは２ビツトのみでス
トアされることができるので、一連のサンプルは
簡単な態様でストアされまたは処理されることが
できる。２つの可能性は組合わせ論理回路または
ROMルツクアツプを用いることである。

第２０図に示される組合わせ回路は小さなFIR
フイルタに対して有益であり、一例は形式2/4
（１＋2Z^-1＋Z^-）のダブルゼロフイルタを用いる
２対１周波数減少であろう。そのようなフイルタ
は、もしも現在のサンプルがXnであり、前のサ
ンプルがX_o-1でありその値がk₁Xnで、かつ２つ
前のサンプルがX_o-2であれば、その値はk₁k₂Xn
であつたということを認識することによつて組合
わせ的に実現されることができる。その総和は
（１＋2k₁＋k₁k₂）である。k₁およびk₂は0.5、２
または−１（１コンパレータ補間器に対して）に
等しいので、総和は９個の可能な値のみを有し、
その１つは存在することができない。最終の結果
は現在の値およびk₁およびk₂を用いることによつ
て計算されることができる。ｋの値はシフトレジ
スタを制御する論理回路によつて発生され、かつ
２ビツトワードであり、その場合一方のビツトは
符号の変化を示し（もしも符号が変化すれば他方
のビツトは無視される）および他方のビツトはシ
フトレジスタの値の増大（x2）または減少
（x0.5）を示す。組合わせ回路は小さなストレー
ジを必要とし、かつ非常に高速であるが、非常に
簡単なフイルタに限られる。ゼロのサンプル値で
は問題が生じる。なぜならば付加的なｋ値が必要
とされかつｋの積はひずみを生じるからである。
それゆえに、Ａ／Ｄコンバータはゼロを用いず、
かつ＋1.0、−１の代わりに＋１および−１間で発
振することによつてゼロを表わす。しかしなが
ら、何のパーフオーマンスの劣化も生じない。

ｋの値を用いるこの技術はROMを用いて大い
に拡大されることができる。式 Y₀＝A₀X₀＋A₁X₁＋AnXn (6) の一般的なフイルタは次のように書換えられるこ
とができる。

Y₀＝X₀〔A₀＋K₁A₁＋K₂K₁A₂ ＋……（KnK_o-1……K₂K₁）An〕 (7) ROMはｋ値によつてアドレスされることがで
き、かつ総和をストアすることができる。その結
果は次いでX₀によつて決定されるｎ個の場所を
シフトされる。

５タツプFIRの一例が第２１図に示される。
ROMは、81個の組合わせ（3⁴）のうち49個のみ
が可能であるので、41個のワードのみを有する。
しかしながら、ROMは８個のアドレスライン
と、256個の状態を49まで下げるデコーダとを有
する。各ワードは次の組合わせである。

A₀＋K₁A₁＋K₂K₁A₂ ＋K₈K₂K₁A₈＋K₄K₈K₂K₁A₄ たとえば、もしK₁＝1/2；K₂＝２；K₈＝２；
およびK₄＝1/2であれば、アドレスされるワード
は、次の値を有する。

A₀＋1/2A₁＋A₂＋2A₈＋A₄ X₀の負の値に対して、生じる積は反転され
（１の補数演算に用いるため）るか、または反転
されて１が加えられる（２の補数）。

このシステムの将来の洗練は、係数が対称なも
の、すなわちA₀＝An、A₁＝A_o-1などのような線
形位相フイルタのために用いられることができ
る。第２２図の例は別々に２つの半分の部分を総
和することによつて８―タツプフイルタを実現す
る。これは、 Y₀＝SO（AO＋K₁A₁＋K₂K₁A₂＋K₈K₂K₁A₈） ＋X_-8〔AO＋（１／K₇）A₁＋（１／K₇K₆）A₂ ＋（1K₇K₆K₅）A₈〕 (8) のようなＸの２つの値、すなわちX₀およびX_-8を
ストアすることによつてなされる。

論理トランスレータは値（１／K₇）、（１／
K₇K₆）および（１／K₇K₆K₅）を最初の４個の係
数と同じROMを用いるための形式に翻訳する。
この８―タツプシステムのためのROMは27ワー
ドまで保持され、ストレージの量は6K値（12ビ
ツト）および2X値（８ないし10ビツト）であり、
かつアダーは２個の部分的な結果を総和するため
に必要とされる。しかしながら、１個の加算のみ
がこのフイルタを実現するために必要とされる。

この発明の或る実施例を上述したが、数多くの
他の変更、修正および代替の実施例の形式が当業
者にとつて明らかとなることが意図される。それ
ゆえに、請求の範囲はこの発明の真の精神および
範囲内にあるそのような変形、修正および代替の
実現をカバーするものとして解釈されるべきこと
を意図する。