JP2585246B2 - コンバ−タ回路 - Google Patents

コンバ−タ回路

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JP2585246B2 JP62045097A JP4509787A JP2585246B2 JP 2585246 B2 JP2585246 B2 JP 2585246B2 JP 62045097 A JP62045097 A JP 62045097A JP 4509787 A JP4509787 A JP 4509787A JP 2585246 B2 JP2585246 B2 JP 2585246B2
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Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、変換されるべき入力信号が供給される入
力端子と、出力端子とを具備し、前記入力端子と前記出
力端子との間に第１の減算回路と、第１の積分回路と、
第２の減算回路と、第２の積分回路と、符号検出装置と
の直列結合を具備する第１の順方向ブランチを有する第
１の制御ルーブを備え、前記出力端子は前記第１の制御
ループの第１のフィードバック制御路を介して前記第２
の減算回路および前記第１の減算回路に結合されている
コンバータ回路に関する。
［従来の技術］ そのようなコンバータ回路はすでに文献に記載されて
いる（例えばIEEE Journalof Solid State Circuit,SC
−20,No.3,679〜687頁）。
この文献に記載されているコンバータ回路は、第１お
よび第２の積分回路が設けられ、それらは入力周波数の
多重倍の周波数で動作する。さらに、各積分回路はそこ
に含まれた情報を保持するように加算器に結合された内
部フィードバック制御路を備えている。この従来のコン
バータ回路がそのアイドル状態にあり、ゼロに等しい入
力信号がそれに供給されているとき、回路の出力信号も
またアイドル状態をとる。しかしながら、入力信号があ
る程度ゼロでない状態にあつて後にゼロに等しくなつた
ときには、以前の情報が回路中に存在したことによつて
出力信号は正確に入力信号に従つたものとはならない。
［発明が解決しようとする課題］ この発明の目的は、コンバータ出力信号中の不所望な
低い周波数成分が著しく減少される前記の型式のコンバ
ータを提供することである。
［課題を解決するための手段］ この発明によれば、この目的は、入力端子と出力端子
との間に直列に結合された第１の減算回路と、第１の積
分回路と、第２の減算回路と、第２の積分回路と、符号
検出装置とを具備する第１の順方向ブランチと、出力端
子から記第２の減算回路および第１の減算回路にフィー
ドバックする第１のフィードバック制御路とを含んでい
る第１の制御ループを具備し、入力端子に供給される低
い周波数で高いビット数のデジタルワードよりなる入力
信号を入力信号のデジタルワードより高い周波数で低い
ビット数のデジタルワードよりなる出力信号に変換して
出力端子より出力させるデジタルシグマ・デルタ変調装
置形式のコンバータ回路において、第１の順方向ブラン
チは第１の減算回路と第１の積分回路との間に結合され
た第３の減算回路とを備え、第１の積分回路の出力をそ
の入力に供給することによって出力信号中の低い周波数
成分を減少させる第２の制御ループを具備し、この第２
の制御ループは、第３の減算回路と第１の積分回路との
直列結合により形成されて第１の減算回路と第２の減算
回路との間に結合された第１の順方向ブランチの一部を
構成する順方向ブランチ部分と、第１の積分回路の出力
と第３の減算回路の減算入力との間に結合された第２の
フィードバック制御路とを有し、この第２のフィードバ
ック制御路は第１の積分回路の出力の符号を検出する第
２の符号検出装置と、この第２の符号検出装置の検出し
た符号に応答して予め定められた固定された信号値を前
記第３の減算回路にフィードバックする回路との直列接
続を具備していることを特徴とするデジタルシグマ・デ
ルタ変調装置形式のコンバータ回路によつて達成され
る。
［作用］ 本発明によれば、第２のフィードバック制御路を有し
ていることによって入力信号がゼロに等しい場合には第
１の積分回路の出力信号は急速にゼロに近付くことがで
きる。何故ならば第２の制御ループはこの第２のフィー
ドバック制御路により第１の積分回路の出力信号の振幅
の大きさに関係なく、出力の符号に応じて固定された値
の信号を第３の減算回路に供給し、それを介して第１の
積分回路に供給するからであり、第１の積分回路の出力
信号は従来より迅速にゼロに減少する。同じことは第２
の積分回路についても言うことができ、それ故コンバー
タ出力信号についても言うことができる。換言すれば、
第２の制御ループはそれに供給された信号を漏洩させて
減少させる一種の漏洩路として作用する。
上述の、およびその他のこの発明の目的および特徴は
添附図面を参照にした以下の実施例の説明により明瞭に
なるであろう。
［実施例］ 第１図に示されたデジタル通信システムDTSは、交換
回路網SNWと通信ラインＬに接続された加入者ラインイ
ンターフエイス回路SLICとの間に配置されたデジタル信
号プロセッサDSPを備えている。
デジタル信号プロセッサDSPは加入者ラインインター
フエイス回路SLICを介して通信ラインＬから受信したア
ナログ信号を交換回路網SNWにより使用されるデジタル
信号に変換するA/D（アナログ・デジタル）変換装置ADC
と、交換回路網SNWから受信したデジタル信号を加入者
ラインインターフエイス回路SLICを介して通信ラインＬ
に伝送されるアナログ信号に変換するD/A（デジタル・
アナログ）変換装置DACと、両方向性で交換回路網SNWと
加入者ラインインターフエイス回路SLICに結合されてAD
CとDACの動作を制御することのできる制御装置CNTとを
備えている。
D/A変換装置DACについて第２図を参照にして以下詳細
に説明する。
このD/A変換装置DACは交換回路網SNWに接続された入
力端子INと、加入者ラインインターフエイス回路SLICに
接続された出力端子OUTを有する。それはまたフィルタ
と直列接続された第１の補間装置INP1と、直流阻止回路
DCBと、第２の補間装置INP2と、コンバータまたはシグ
マ・デルタ変調装置SDMと、D/A変換装置DATとを具備し
ている。入力端子INは第１の補間装置INP1の入力に接続
され、D/A変換装置DATの出力は出力端子OUTに接続され
ている。INP1とDCB、DCBとINP2、INP2とSDM,SDMとDATの
間の接続端子はそれぞれT1,T2,T3,T4で示されている。
第１の補間装置INP1は前記従来技術の回路と同様の構
造でよく、従来技術の回路と同様に４次インフィニツト
・レスポンスフィルタ（IIR）を備えているが本発明の
説明には直接関係はないので図示しない。
直流阻止回路DCBは第３図に比較的詳細に示され、入
力端子T1と出力端子T2を有する。それは入力端子T1に接
続された加算（＋）入力端子A11と、減算（−）入力端
子A12、出力端子T2に接続された出力端子A13とを有する
代数加算回路または減算回路AD1を備え、前記出力端子A
13はDCBの一部を形成しているデジタル積分装置DI1に含
まれた第２の代数加算回路または減算回路AD2の第１の
加算（＋）入力端子A21にも接続されている。デジタル
積分装置DI1は第２の代数加算回路AD2の外に遅延回路DC
1を備え、その入力および出力端子はそれぞれ第２の代
数加算回路AD2の出力端子A23および第２の加算（＋）入
力端子A22に接続されている。デジタル積分装置D11の出
力端子でもある遅延回路DC1の出力端子は直流阻止回路D
CBの一部であるシフトレジスタSRIによつて構成された
割算装置を介して代数加算回路ADIの減算（−）入力端
子A12にフィードバックされる。
第２の補間装置INP2は第４図で示され、入力端子T2と
出力端子T3とを備えている。それは入力端子T2に接続さ
れた加算（＋）入力端子A31と、減算（−）入力端子A32
と、第２の補間装置INP2に含まれているデジタル積分装
置DI2に保持レジスタHRを介して接続された出力端子A33
とを有する代数加算回路または減算回路AD3を備えてい
る。デジタル積分回路DI2の出力端子は直接出力端子T3
に接続され、また第２の補間装置INP2に含まれているサ
ンプリングゲートSGを介して代数加算回路AD3の減算
（−）入力端子A32に接続されている。デジタル積分回
路DI2は前記デジタル積分装置DI1と同様の構成であり、
同様に動作する。
本発明のコンバータを構成しているシグマ・デルタ変
調装置SDMは第５図で示され、入力端子T3と出力端子T4
とを備えている。それは３個の代数加算回路または減算
回路AD4、AD5、AD6と、２個のデジタル積分装置DI3およ
びDI4と、２個の符号検出装置SD1、SD2と、３個のシフ
トレジスタSR2、SR3、SR4とを備えている。代数加算回
路AD4は入力端子T3に接続された加算（＋）入力端子A41
と、減算（−）入力端子A42と、次の代数加算回路AD5の
加算（＋）入力端子A51に接続された出力端子A43とを備
え、代数加算回路AD5はさらに減算（−）入力端子A52と
出力端子A53とを備えいる。デジタル積分装置DI3は代数
加算回路AD5の出力端子A53に接続された入力端子と、フ
ィードバック制御路を形成している符号検出装置SD2と
シフトレジスタSR4の直列接続を介して代数加算回路AD5
の減算（−）入力端子A52に接続された出力端子とを備
えている。デジタル積分装置DI3の出力端子はまた代数
加算回路AD6の加算入力端子A61に接続され、代数加算回
路AD6は加算（＋）入力端子A61の外に減算（−）入力端
子A62と出力端子A63とを備えおり、この出力端子A63の
デジタル積分装置DI4の入力端子に接続されている。デ
ジタル積分装置DI4の出力は符号検出装置SD1を介して出
力端子T4に接続されている。出力端子T4はシフトレジス
タSR2により形成されたフィードバック制御路を介して
代数加算回路AD6の減算（−）入力端子A62により接続さ
れ、さらにシフトレジスタSR2とSR3の直列接続により形
成された別のフィードバック制御路を介して代数加算回
路AD4の減算（−）入力端子A42に接続されている。デジ
タル積分装置DI3およびDI4も前述の積分装置DI2と同様
に前記デジタル積分装置DI1と同一である。
以上説明したデジタル信号ブロセッサDSPのD/A変換装
置DACは次のとおり動作する。
交換回路網SNWは例えば8kHzのワード周波数を有する1
3ビットの線形符号化されたデジタルワードにより構成
された時分割多重（TDM）信号をD/A変換装置DACの入力
端子INに供給する。ここで使用されている周波数および
ビット数は現在のデジタル通信システムで普通に使用さ
れているものを例示として示したものであり、これらに
限定されるものではない。負のデジタルワードは２の補
数の形態で表わされる。これらの各デジタルワードの最
上桁ビツトMSBは符号ビットであり、その２進値0/1はワ
ードが正のデジタル値か負のデジタル値かを示す。
補間装置INP1においては、交換回路網SNWにより供給
された8kHzの周波数の13ビットのデジタルワードは32kH
zのサンプリングまたはワード周波数を有する17ビット
のデジタルワードに変換される。このような17ビットの
デジタルワードの内容は第６図にａで示されている。MS
Bすなわち第１ビットb1は符号ビットＳであり、それに
続く15のビットb2乃至b16はデジタルワードの整数部分
Ｗを表わし、最後のビットである最小桁ビットb17はデ
ジタルワードの小数点部分、すなわちラウンドビットＲ
である。内部的には補間装置INP1はその動作の正確性を
増加するために17ビットより大きいデジタルワードで動
作することもできることに注意されたい。また、デジタ
ルワードをそれより多いビット数のデジタルワードに変
換する補間装置はよく知られているものであり、本発明
に直接関係するものではないので、ここでは補間装置に
関する詳細な説明は省略する。
直流阻止回路DCBにおいては、入力端子T1において32k
HZの周波数で受信された17ビットの入力デジタルワード
のそれぞれは加算回路AD1の入力端子A11に供給される。
この加算回路AD1において、この17ビットのデジタルワ
ードはラウンドビットＲであるビットb17をこのデジタ
ルワードの整数部分であるＷ、すなわちb2〜b16に加算
することによつて丸められる。ラウンド動作は最後のビ
ットb17の切捨てよりも好ましい。何故ならばこの場合
には雑音誤差が略々ゼロの平均値を有することが認めら
れるからである。これはこれらのデジタルワードが実用
上直流誤差成分を有しないことを意味する。加算回路AD
1において入力端子A12に供給されるフィードバックされ
た16ビットのデジタルワードは丸められた16ビットの入
力デジタルワードから減算され、その結果生じた16ビッ
トの差のデジタルワードはデジタル積分装置DI1に供給
される前に下位桁ビットを追加した19ビットのデジタル
ワードに変換される。これはこの積分装置の動作の正確
さを改善するために行われるものである。しかしなが
ら、そのような19ビットワードの17ビットだけが出力端
子T2に供給される。デジタル積分装置DI1は加算回路AD2
を備え、そこにおいて入力端子A21に供給された19ビツ
トのデジタルワードは１サンプリングまたはワード周期
に相当する遅延を与える遅延回路DC1の出力に発生した
フィードバックワードに加算される。この19ビットのフ
ィードバックワードはまた下位桁ビットが除かれて16ビ
ットワードに減少されてシフトレジスタSR1において2n
で割算された後加算回路AD1の入力端子A12に供給され
る。ここでＮは整数である。この割算はシフトレジスタ
中でワードをＮ回右にシフトすることによつて行われ
る。
デジタルワードの長さを考慮することなく、直流阻止
回路DCBは休止状態からスタートするとき次のように動
作する。
スタートの瞬間には加算回路AD1の入力端子A12にはフ
ィードバックされるデジタルワードは存在しないから、
加算回路AD1の入力端子A11に受信された第１のデジタル
ワードは出力端子T2および積分装置DI1に供給される。
その積分装置DI1中で、このワードは１サンプリング周
期の遅延を受け、それから加算回路AD2の入力端子A22が
供給され、また2nで割算された後加算回路AD1の入力端
子A12に供給される。その瞬間に、第２のデジタルワー
ドが加算回路AD1の入力端子A11に供給され、それ故、第
１のデジタルワードから導出されたフィードバックがこ
の第２のデジタルワードから減算される。加算回路AD1
の出力端子A13から得られたその減算結果の差のワード
は加算回路AD2中でDC1から出力される第１のワードから
導出されたフィードバックワードと加算される。
このようにして、遅延回路DC1の出力におけるフィー
ドバックワードは入力端子T1に供給された入力ワードの
直流成分と同一になり、それが加算回路AD1において減
算されるために出力端子T2に発生されたワードはこの直
流成分とは無関係なものとなる。
上述の32kHZの周波数で直流阻止回路DCBの出力端子T2
に供給される17ビットのデジタルワードは補間装置INP2
の同じ名称の入力端子T2に供給される。補間装置INP2中
の加算回路AD3においては、入力端子A31に供給されたこ
れらの各ワードは直流阻止回路DCBに関して前述したの
と同様の方法でまず加算回路AD3中において16ビットに
丸められ、それから加算回路AD3の入力端子A32に供給さ
れたフィードバックワードがこの丸められたワードから
減算される。後述するように、このフィードバックワー
ドはすぐ前のサンプリング周期中に端子T2に供給された
デジタルワードである。加算回路AD3の出力端子A33に発
生され２個の連続するサンプル例えばＸとＹの差に等し
い値Ｄを有する各差のデシタルワードはサンプリング周
期に等しい期間の間保持レジスタ内に蓄積される。積分
装置DI2は値Ｄの各蓄積された差のデシタルワードから
次のような連続する値を有する一連の８個のデジタルワ
ードを出力する。
Ｘ＋D/8,X＋2D/8,…,X＋Ｄ＝Ｙ 第３図の遅延回路DC1に相当する積分装置DI2中の遅延
回路（図示せず）は１サンプリング周期すなわち前記の
２個のサンプルＸとＹの間の期間の８分の１に等しい遅
延を与えるものとする。これは次のようにして行われ
る。
＊ 値Ｄをもつ16ビットは1/8にするために３回シフト
することによって下位に３ビットが加えられてD/8に等
しい値を有する19ビットのワードに変換され、積分装置
DI2の加算回路の第１の入力端子に供給される。この加
算回路の第２の入力端子におけるワードはＸに等しい値
をするから、値Ｘ＋D/8を有する19ビットデジタルワー
ドがこの加算回路の出力に発生される。このワードはIN
P2の出力端子T3におけるサンプリング周期の1/8の遅延
後に現われる。
＊ 後者のワードはまた積分装置DI2の加算回路の第２
の入力端子に供給される。この加算回路の第１の入力端
子には値D/8を有するワードが依然として供給される。
結論としてこの加算回路の出力に発生されるワードはＸ
＋2D/8に等しい値を有し、値Ｘを有するワードの発生か
ら2/8のサンプリング周期に等しい遅延後に出力端子T3
に現われる。
＊ 同様に、値Ｘ＋3D/8乃至Ｘ＋7D/8がINP2の出力端子
T3に発生される。
＊ 最後に、全サンプリング周期の終わりにおいて、値
Ｘ＋8D/8すなわちＹがINP2の出力端子T3に発生される。
その瞬間にサンプリングゲートSGが開かれ、値Ｙを加算
回路AD3の入力端子A32に供給し、この加算回路AD3は例
えばサンプルＹとZO間の次の差の値を計算する。
INP2の出力端子T3に発生される256Hzの周波数の19ビ
ットデジタルワードのそれぞれの15ビットだけがシグマ
・デルタ変調装置SDM（第５図）の入力端子T3に供給さ
れる。何故ならばこのシグマ・デルタ変調装置SDMにお
いては、14ビットの精度で充分であり、14ビットに丸め
る動作は15ビットあればよいからである。これらの15ビ
ットのデジタルワードの一つが第６図にｂで示されてお
り、符号ビットＳ＝b1（MSB）、b2乃至b13で構成される
12ビットの整数部分Ｗ、およびb14およびb15（LSB）よ
りなる小数点部分から構成される。可能な最大数は212
−１であり、一方最も負の数は−212である（２の補数
の２進ローテーシヨン）。
このシグマ・デルタ変調装置SDMは前記の文献に記載
されたものと類似しているが、主要な相違点は、回路SD
2、SR4および加算回路AD5を有するフィードバックルー
プが存在することである。この実施例ではシグマ・デル
タ変調装置SDMは前記文献のものと同様に256kHzの周波
数の15ビット入力デシタルワードを1024kHzの周波数の
１ビット出力デシタルワードに変換している。
すでに述べたように、SD1、SD2は符号検出装置であ
り、一方AD4、AD5は代数加算回路（減算回路）である。
SR2はシフトレジスタであり、それはその出力に前記第
１ビットワードの値に応じて＋213または−213のワード
を出力する。SR3は２で割算するために使用されるシフ
トレジスタであり、それはその出力に＋212または−212
に等しい値を出力する。最後にSR4はその出力にSD2によ
つて出力されたビットの符号に応じて＋0.5または−0.5
の値を有するワードを出力するシフトレジスタである。
シグマ・デルタ変調装置SDMの入力端子T3に供給され
る15ビットデジタルワードのそれぞれは加算回路AD4で
前記直流阻止回路DCBについて説明したのと同様に14ビ
ットに丸められる。加算回路AD4においては、入力端子A
42に供給された＋212または−212に等しい値を有するフ
ィードバックワードはこのようにして得られた丸めたワ
ードから減算され、その結果AD4の出力端子A43に現われ
た差のワードは加算回路AD5の入力端子A51に供給され
る。加算回路AD5の減算（−）入力端子A52に供給された
＋0.5または−0.5の値を有するフィードバックワードは
加算回路AD4から出力された差のワードから減算され、
その結果得られた加算回路AD5の出力端子A53に現われた
新しい差のワードはデジタル積分装置DI3に供給され、
この積分装置DI3は1024kHzに等しい周波数で動作する。
積分装置DI3における積分の後、このようにして得られ
た出力ワードはSD2とSR4よりなるフィードバック回路の
入力および加算回路（減算回路）AD6の入力に供給され
る。この加算回路AD6において＋213または−213に等し
い値を有するワードはこの出力ワードから減算され、そ
の結果得られたワードはは同様に1024kHzに等しい周波
数で動作する積分装置DI4中で積分される。このワード
符号ははSDMの出力端子T4に供給されると共に、フィー
ドバック回路SR2を介して加算回路AD6に、またSR2とSR3
を介して加算回路AD4に供給される。
SD2、SR4およびAD5が存在しないときのシグマ・デル
タ変調装置SDMの欠点は、一連のゼロでない入力ワード
に続いて例えばゼロに等しい入力ワードがあるとき、シ
グマ・デルタ変調装置SDMの出力におけるワードは、入
力がゼロに等しい時間よりもずつと長い期間に亙ってゼ
ロでない平均値を有することである。事実、そのような
ゼロに等しい入力ワードがT3に供給されるとき、すでに
積分装置DI3中に存在しそこで循環しているゼロでない
デジタルワードはAD4の入力A42に与えられたフィードバ
ック信号のみによつて決定され、それ故積分装置DI3の
出力ワードの平均値および、したがつてDI4の出力ワー
ドの平均値はこのフィードバック信号の減少に対応して
ゆつくりとゼロに向かって変化するに過ぎない。これは
入力端子T4における不所望な低周波数成分の上昇を与え
る。
この発明の回路においては、そのような不所望な低周
波数成分は積分装置DI3のフィードバック路SD2、SR4に
よつて著しく減少される。事実符号検出装置SD2は積分
装置DI3の出力に現われるデジタルワードから符号ビッ
トを抽出して、それをシフトレジスタSR4に供給し、こ
のシフトレジスタSR4は各正および負の符号に対して＋
0.5または−0.5に等しいデジタルワードを発生する。こ
のデジタルワード＋0.5または−0.5は第６図のｂにビッ
トb15として表わされ、積分装置DI3中に蓄積されたデジ
タルワードの値をさらに急速に減少させるためにAD5の
減算入力A52に供給される。したがってフィードバッグ
路SD2、SR4およびAD5はDI3に含まれたデジタルワードが
フィードバッグの途中で漏洩して減少するように作用す
る一種の漏洩路を形成し、積分装置DI3の出力における
デジタルワードの平均値を通常このような第２のフィー
ドバック路SD2、SR4およびAD5の存在しない場合に比較
して急速にゼロにする。SR4により発生されたデジタル
ワードはこの漏洩に対応するものである。漏洩動作は線
形ではない。何故ならば、一定の値である＋0.5または
−0.5がデジタルワードから減算され、そのため０に値
付いた小さいデシタルワードは大きいデシタルワードよ
りも高い割合で減少されるからである。DI3に含まれた
デジタルワードが正のとき、デジタルワード＋0.5がそ
れから減算され、一方負のときはデジタルワード−0.5
がそれから減算される。DI3に蓄積されたデジタルワー
ドの値がゼロに等しいときには特別の状態が生じる。も
しも、SD2においてゼロが正であると考えられるなら
ば、その場合、漏洩路のために入力端子A52を介して＋
0.5が減算される。この場合にはDI3の出力におけるデジ
タルワードの値はゼロに等しいのでなく、−0.25に等し
い平均値を有する。DI3の出力A61における値はDI4によ
りさらに積分される。
ゼロに等しくすることのできる好ましい実施例におい
ては、SD2はゼロに等しい信号がその入力に供給される
ときゼロに等しい第３の出力信号を出力する。
シグマ・デルタ変調装置SDMの入力に現われる信号は
上述の線形ではない漏洩路により影響され、丸められ
る。すでに説明したようにこの減衰は低い信号、例えば
雑音に対して通常の通信信号、例えば通話信号よりも大
きく、したがつて通話信号は実際上影響を受けない。そ
の結果、D/A変換装置DACの雑音しきい値が改善される。
シグマ・デルタ変調装置SDMの出力端子T4に発生され
たIMHZのパルスはD/A変換装置DATに供給され、そこでこ
のパルス流はこれらパルスの値の関数であるパルス密度
を有する別のパルス流に変換される。最後に、D/A変換
装置DATは第７図に示されるようなリターン・ツー・ゼ
ロ符号として知られている符号化技術技術を使用して2M
HZのクロック周波数で次のように動作する。
すなわち、入力パルスが２進値０を有するとき、端子
OUTの発生した出力信号は2MHZのクロックCLKの対応する
２サイクル中−５ボルトに等しく、一方入力信号が２進
値１を有するとき、この出力信号はクロックCLKの対応
するクロックサイクルの第１および第２のサイクル中−
５ボルトおよび＋５ボルトに等しい。その１例が第７図
に示されている。端子T4におけるIMHZの入力パルス流IS
の連続する２進値001111が第７図のｂに示され、D/A変
換装置DATの端子OUTにおける2MHZの出力信号OSが第７図
のＣに示されている。これらの図から、２進値１を有す
る入力パルスに対応する出力信号OSは１個の立上がり縁
部と１個の立下がり縁部とを有し、一方２進値０を有す
る入力パルスに対応する出力信号OSは立上がり、立下が
り縁部を有しない。その結果、出力信号の縁部の数は常
に偶数であり、それ故その非直線歪は減少する。さらに
縁部の数は少ないから（２進値０に対して縁部はゼロ、
２進値１に対して縁部は２に過ぎない）、出力信号OSは
クロックCLKの生じる可能性のあるジッターに対して感
受性が低く、高周波範囲における高周波が少ない。
しかしながら、この変換によつて、出力信号OSに対応
するアナログ出力信号は直流成分を含む。しかし、それ
は一定の既知のものであり、D/A変換装置DATに結合され
たアナログ増幅器およびフィルタ回路（図示せず）によ
つて実際上容易に除去することができる。
以上、この発明の原理を特定の装置に関連して説明し
てきたがこの説明は単なる例示に過ぎないものであり、
特許請求の範囲に記載されたこの発明の技術的範囲を限
定するものではないことを明瞭に理解するべきである。
【図面の簡単な説明】
第１図はこの発明の１実施例のコンバータ回路を含むD/
A変換装置を備えた通信交換システムの簡単なプロック
図であり、第２図は第１図のD/A変換装置DACのブロック
図であり、第３図、第４図および第５図はそれぞれ第２
図における直流阻止回路DCB、第２の補間装置INP2、お
よびこの発明の１実施例であるシグマ・デルタ変調装置
形式のコンバータを詳細に示したものである。第６図は
この発明のコンバータ回路に生じるデジタルワードを示
し、第７図は第５図のコンバータ回路に現われる入力お
よび出力信号を示す。 AD1〜６……減算（加算）回路、DI1……積分回路と、SD
1,2……符号検出装置、SR1〜４……シフトレジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヨゼフ・デイルク・ギュイド・レオニ ー・キャナエルツ ベルギー国、 1940−ザベンテム、ワー イエンベルグ ３ (56)参考文献 特開 昭60−31315（ＪＰ，Ａ) 特開 昭59−44137（ＪＰ，Ａ) 特開 昭59−61219（ＪＰ，Ａ)

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】入力端子（T3）と出力端子（T4）との間に
    直列に結合された第１の減算回路（AD4）と、第１の積
    分回路（DI3）と、第２の減算回路（AD6）と、第２の積
    分回路（DI4）と、符号検出装置（SD1）とを具備する第
    １の順方向ブランチと、前記出力端子から前記第２の減
    算回路および前記第１の減算回路にフィードバックする
    第１のフィードバック制御路とを含んでいる第１の制御
    ループを具備し、入力端子（T3）に供給される低い周波
    数で高いビット数のデジタルワードよりなる入力信号を
    入力信号のデジタルワードより高い周波数で低いビット
    数のデジタルワードよりなる出力信号に変換して出力端
    子より出力させるデジタルシグマ・デルタ変調装置形式
    のコンバータ回路において、 前記第１の順方向ブランチは第１の減算回路（AD4）と
    前記第１の積分回路（DI3）との間に結合された第３の
    減算回路（AD5）とを備え、 前記第１の積分回路（DI3）の出力をその入力に供給す
    ることによって出力信号中の低い周波数成分を減少させ
    る第２の制御ループを具備し、 この第２の制御ループは、前記第３の減算回路（AD5）
    と前記第１の積分回路（DI3）との直列結合により形成
    されて前記第１の減算回路（AD4）と前記第２の減算回
    路（AD6）との間に結合された第１の順方向ブランチの
    一部を構成する順方向ブランチ部分と、前記第１の積分
    回路（DI3）の出力と前記第３の減算回路（AD5）の減算
    入力との間に結合された第２のフィードバック制御路と
    を有し、この第２のフィードバック制御路（SD2,SR4）
    は前記第１の積分回路（DI3）の出力の符号を検出する
    第２の符号検出装置（SD2）と、この第２の符号検出装
    置（SD2）の検出した符号に応答して予め定められた固
    定された信号値を前記第３の減算回路（AD5）にフィー
    ドバックする回路（SR4）との直列接続を具備している
    ことを特徴とするデジタルシグマ・デルタ変調装置形式
    のコンバータ回路。
  2. 【請求項２】前記第２のフィードバック制御路（SD2,SR
    4）は、前記第３の減算回路（AD5）に前記予め定められ
    た固定された信号値（0.5,−0.5,0）の中の第１の信号
    値（0.5）または第２の信号値（−0.5）を供給し、それ
    らは絶対値は同一であるが、前記第１の積分回路（DI
    3）によって与えられた信号がゼロと異なっているとき
    反対の符号であることを特徴とする特許請求の範囲第１
    項記載のコンバータ回路。
  3. 【請求項３】前記第２のフィードバック制御路は前記第
    １の積分回路によって与えられた信号がゼロに等しいと
    き前記第３の減算回路に前記予め定められた固定された
    信号値（0.5,−0.5,0）の中の第３の信号値（０）を供
    給することを特徴とする特許請求の範囲第１項記載のコ
    ンバータ回路。
  4. 【請求項４】前記第３の信号値がゼロに等しいことを特
    徴とする特許請求の範囲第３項記載のコンバータ回路。
  5. 【請求項５】前記第２の符号検出装置（SD2）は前記第
    １の積分回路の出力における正、負およびゼロに等しい
    信号に対応する３個の異なった出力信号を出力すること
    を特徴とする特許請求の範囲第３項記載のコンバータ回
    路。
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