JPS62225028A - コンバ−タ回路 - Google Patents
コンバ−タ回路Info
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- JPS62225028A JPS62225028A JP62045097A JP4509787A JPS62225028A JP S62225028 A JPS62225028 A JP S62225028A JP 62045097 A JP62045097 A JP 62045097A JP 4509787 A JP4509787 A JP 4509787A JP S62225028 A JPS62225028 A JP S62225028A
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/3002—Conversion to or from differential modulation
- H03M7/3004—Digital delta-sigma modulation
- H03M7/3015—Structural details of digital delta-sigma modulators
- H03M7/3031—Structural details of digital delta-sigma modulators characterised by the order of the loop filter, e.g. having a first order loop filter in the feedforward path
- H03M7/3033—Structural details of digital delta-sigma modulators characterised by the order of the loop filter, e.g. having a first order loop filter in the feedforward path the modulator having a higher order loop filter in the feedforward path, e.g. with distributed feedforward inputs
- H03M7/304—Structural details of digital delta-sigma modulators characterised by the order of the loop filter, e.g. having a first order loop filter in the feedforward path the modulator having a higher order loop filter in the feedforward path, e.g. with distributed feedforward inputs with distributed feedback, i.e. with feedback paths from the quantiser output to more than one filter stage
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B14/00—Transmission systems not characterised by the medium used for transmission
- H04B14/02—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation
- H04B14/06—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation using differential modulation, e.g. delta modulation
- H04B14/062—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation using differential modulation, e.g. delta modulation using delta modulation or one-bit differential modulation [1DPCM]
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/3002—Conversion to or from differential modulation
- H03M7/3004—Digital delta-sigma modulation
- H03M7/3015—Structural details of digital delta-sigma modulators
- H03M7/302—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution
- H03M7/3024—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
- H03M7/3028—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a single bit one
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- Engineering & Computer Science (AREA)
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- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、変換されるべき入力信号が供給される入力
端子と、出力端子とを具備し、前記入力端子と前記出力
端子との間に第１の減算回路と、第１の積分回路と、第
２の減算回路と、第２の積分回路と、符号検出装置との
直列結合を具備する第１の順方向ブランチを有する第１
の制御ループを備え、前記出力端子は前記第１の制御ル
ープの第１のフィードバック制御路を介して前記第２の
減算回路および前記第１の減算回路に結合されているコ
ンバータ回路に関する。
端子と、出力端子とを具備し、前記入力端子と前記出力
端子との間に第１の減算回路と、第１の積分回路と、第
２の減算回路と、第２の積分回路と、符号検出装置との
直列結合を具備する第１の順方向ブランチを有する第１
の制御ループを備え、前記出力端子は前記第１の制御ル
ープの第１のフィードバック制御路を介して前記第２の
減算回路および前記第１の減算回路に結合されているコ
ンバータ回路に関する。
［従来の技術］
そのようなコンバータ回路はすでに文献に記載されてい
る〈例えばＩ Ｅ Ｅ Ｅ Ｊ ｏｕｒｎａｌ ｏ
ｆＳｏｌｉｄ ５ｔａｔｅ Ｃ１ｒｃｕｉｔ、 ５
Ｃ−２０、Ｎｏ、３１９８５年６月６７９〜６８７頁）
。
る〈例えばＩ Ｅ Ｅ Ｅ Ｊ ｏｕｒｎａｌ ｏ
ｆＳｏｌｉｄ ５ｔａｔｅ Ｃ１ｒｃｕｉｔ、 ５
Ｃ−２０、Ｎｏ、３１９８５年６月６７９〜６８７頁）
。
この従来知られているコンバータでは第１と第２の積分
回路の両者は入力信号の周波数の多重倍のある周波数で
動作する。さらに各積分回路はそこに含まれた情報を保
持するように加算器に結合された内部フィードバック制
御路を備えている。
回路の両者は入力信号の周波数の多重倍のある周波数で
動作する。さらに各積分回路はそこに含まれた情報を保
持するように加算器に結合された内部フィードバック制
御路を備えている。
この従来のコンバータ回路がそのアイドル・状態にあり
、ゼロに等しい入力信号がそれに供給されているとき、
回路の出力信号もまたアイドル状態をとる。しかしなが
ら、入力信号がある程度ゼロでない状態にあって後にゼ
ロに等しくなったときには、以前の情報が回路中に存在
したことによって出力信号は正確に入力信号に従ったも
のとはならない。
、ゼロに等しい入力信号がそれに供給されているとき、
回路の出力信号もまたアイドル状態をとる。しかしなが
ら、入力信号がある程度ゼロでない状態にあって後にゼ
ロに等しくなったときには、以前の情報が回路中に存在
したことによって出力信号は正確に入力信号に従ったも
のとはならない。
［発明の解決すべき問題点］
この発明の目的は、コンバータ出力信号中の不所望な低
い周波数成分が著しく減少される前記の型式のコンバー
タを提供することである。
い周波数成分が著しく減少される前記の型式のコンバー
タを提供することである。
［問題点解決のための手段］
この発明によれば、この目的は、前記第１と第２の減算
回路の間に結合され第３の減算回路と前記第１の積分回
路の直列結合を含む第２の順方向ブランチと、前記第１
の積分回路と前記第３の減算回路の出力間に結合された
第２のフィードバック制御路とを有する第２の制御ルー
プとを具備することによって達成される。
回路の間に結合され第３の減算回路と前記第１の積分回
路の直列結合を含む第２の順方向ブランチと、前記第１
の積分回路と前記第３の減算回路の出力間に結合された
第２のフィードバック制御路とを有する第２の制御ルー
プとを具備することによって達成される。
［作用］
入力信号がゼロに等しい場合には第１の積分回路の出力
信号は急速にゼロに変化する。何故ならば第２の制御ル
ープは前記の追加の・フィードバックループ信号を第３
の減算回路に供給し、それ故また第１の積分回路に供給
するからである。第１の積分回路の出力信号はそれ故ず
つと迅速にゼロに減少する。同じことは第２の積分回路
についても言うことができ、それ故コンバータ出力信号
についても言うことができる。言葉を代えれば、第２の
制御ループはそれに供給された信号に対する漏洩路とし
て作用する。
信号は急速にゼロに変化する。何故ならば第２の制御ル
ープは前記の追加の・フィードバックループ信号を第３
の減算回路に供給し、それ故また第１の積分回路に供給
するからである。第１の積分回路の出力信号はそれ故ず
つと迅速にゼロに減少する。同じことは第２の積分回路
についても言うことができ、それ故コンバータ出力信号
についても言うことができる。言葉を代えれば、第２の
制御ループはそれに供給された信号に対する漏洩路とし
て作用する。
上述の、およびその他のこの発明の目的および特徴は添
附図面を参照にした以下の実施例の説明により明瞭にな
るであろう。
附図面を参照にした以下の実施例の説明により明瞭にな
るであろう。
［実施例］
第１図に示されたデジタル通信システムＤＴＳは、交換
回路網ＳＮＷと通信ラインしに接続された加入者ライン
インターフェイス回路５ＬＩＣとの間に配置されたデジ
タル信号プロセッサＤＳＰを備えている。
回路網ＳＮＷと通信ラインしに接続された加入者ライン
インターフェイス回路５ＬＩＣとの間に配置されたデジ
タル信号プロセッサＤＳＰを備えている。
デジタル信号プロセッサＤＳＰは加入者ラインインター
フェイス回路５ＬＩＣを介して通信ラインＬから受信し
たアナログ信匂を交換回路網ＳＮＷにより使用されるデ
ジタル信号に変換するＡ／Ｄ （アナログ・デジタル）
変換装置ＡＤＣと、交換回路ｍ５ＮＷから受信したデジ
タル信号を加入者ラインインターフェイス回路５ＬＩＣ
を介して通信ラインしに伝送されるアナログ信号に変換
するＤ／Ａ （デジタル・アナログ）変換装置ＤＡＣと
、両方向性で交換回路網ＳＮＷと加入者ラインインター
フェイス回路５ＬＩＣに結合されてＡＤＣとＤＡＣの動
作を制御することのできる制御装置とを備えている。
フェイス回路５ＬＩＣを介して通信ラインＬから受信し
たアナログ信匂を交換回路網ＳＮＷにより使用されるデ
ジタル信号に変換するＡ／Ｄ （アナログ・デジタル）
変換装置ＡＤＣと、交換回路ｍ５ＮＷから受信したデジ
タル信号を加入者ラインインターフェイス回路５ＬＩＣ
を介して通信ラインしに伝送されるアナログ信号に変換
するＤ／Ａ （デジタル・アナログ）変換装置ＤＡＣと
、両方向性で交換回路網ＳＮＷと加入者ラインインター
フェイス回路５ＬＩＣに結合されてＡＤＣとＤＡＣの動
作を制御することのできる制御装置とを備えている。
Ｄ／Ａ変換装置ＤＡＣについて第２図を参照にして以下
詳細に説明する。
詳細に説明する。
このＤ／Ａ変換装置ＤＡＣは交換回路網ＳＮＷに接続さ
れた入力端子ＩＮと、加入者ラインインターフェイス回
路５ＬＩＣに接続された出力端子０ｔＪＴを有する。そ
れはまたフィルタと直列接続された第１の挿間装置ＩＮ
ＰＩと、直流阻止回路ＤＣＢと、第２の挿間装置ＩＮＰ
２と、コンバータまたはシグマ・デルタ変調装置ＳＤＭ
と、Ｄ／Ａ変換装置ＤＡＴとを具備・している。入力端
子ＩＮは第１の挿間装置ＩＮＰＩの入力に接続され、Ｄ
／Ａ変換装置［）ＡＴの出力は出力端子ＯＵＴに接続さ
れている。ＩＮＰｌとＤＣＢ、ＤＣＢとＩＮＰ２ 、Ｉ
ＮＰ２とＳＤＭ％ＳＤＭとＤＡＴの間の接続端子はそれ
ぞれＴＩ 、 Ｔ２ 、 Ｔ３ 、 Ｔ４で示されてい
る。
れた入力端子ＩＮと、加入者ラインインターフェイス回
路５ＬＩＣに接続された出力端子０ｔＪＴを有する。そ
れはまたフィルタと直列接続された第１の挿間装置ＩＮ
ＰＩと、直流阻止回路ＤＣＢと、第２の挿間装置ＩＮＰ
２と、コンバータまたはシグマ・デルタ変調装置ＳＤＭ
と、Ｄ／Ａ変換装置ＤＡＴとを具備・している。入力端
子ＩＮは第１の挿間装置ＩＮＰＩの入力に接続され、Ｄ
／Ａ変換装置［）ＡＴの出力は出力端子ＯＵＴに接続さ
れている。ＩＮＰｌとＤＣＢ、ＤＣＢとＩＮＰ２ 、Ｉ
ＮＰ２とＳＤＭ％ＳＤＭとＤＡＴの間の接続端子はそれ
ぞれＴＩ 、 Ｔ２ 、 Ｔ３ 、 Ｔ４で示されてい
る。
その目的については後述する第１の挿間装置ＩＮＰ１は
第４次インフィニット・レスポンスフィルタ（ＩＩＲ）
（図示せず）を備えている。
第４次インフィニット・レスポンスフィルタ（ＩＩＲ）
（図示せず）を備えている。
直流阻止回路ＤＣＢは第３図に比較的詳細に示され、入
力端子Ｔ１と出力端子Ｔ２を有する。それは入力端子Ｔ
１に接続された加ｎ（＋）入力端子Ａｌｌと、減算（−
）入力端子Ａ１２と、出力端子Ｔ２に接続された出力端
子、１３とを有する代数加算回路または減算回路ＡＤ１
を備え、前記出力端子Ａ１３はＤＣＢの一部を形成して
いるデジタル積分装置Ｄ１１に含まれた第２の代数加算
回路または減算回路ＡＤ２の第１の加算（＋）入力端子
Ａ２１にも接続されている。デジタル積分装置Ｄ１１は
第２の代数加算回路ＡＤ２の外に遅延回路ＤＣ１を備え
、その入力および出力端子はそれぞれ第２の代数加算回
路ＡＤ２の出力端子Ａ２３および第２の加算（＋）入力
端子Ａ２２に接続されている。デジタル積分装置０１１
の出力端子でもある遅延回路ＤＣ１の出力端子は直流阻
止回路ＤＣＢの一部であるシフトレジスタＳＲ１によっ
て構成された割算装置を介して代数加算回路ＡＤ１の減
算（−）入力端子Ａ１２にフィードバックされる。
力端子Ｔ１と出力端子Ｔ２を有する。それは入力端子Ｔ
１に接続された加ｎ（＋）入力端子Ａｌｌと、減算（−
）入力端子Ａ１２と、出力端子Ｔ２に接続された出力端
子、１３とを有する代数加算回路または減算回路ＡＤ１
を備え、前記出力端子Ａ１３はＤＣＢの一部を形成して
いるデジタル積分装置Ｄ１１に含まれた第２の代数加算
回路または減算回路ＡＤ２の第１の加算（＋）入力端子
Ａ２１にも接続されている。デジタル積分装置Ｄ１１は
第２の代数加算回路ＡＤ２の外に遅延回路ＤＣ１を備え
、その入力および出力端子はそれぞれ第２の代数加算回
路ＡＤ２の出力端子Ａ２３および第２の加算（＋）入力
端子Ａ２２に接続されている。デジタル積分装置０１１
の出力端子でもある遅延回路ＤＣ１の出力端子は直流阻
止回路ＤＣＢの一部であるシフトレジスタＳＲ１によっ
て構成された割算装置を介して代数加算回路ＡＤ１の減
算（−）入力端子Ａ１２にフィードバックされる。
第２の挿間装置ＩＮＰ２は第４図で示され、入力端子Ｔ
２と出力端子Ｔ３とを備えている。それは入力端子Ｔ２
に接続された加算り＋）入力端子Ａ３１．！：、減ｔｓ
（−）入力端子Ａ３２と、第２の挿間装置ｌＮＦ２に含
まれているデジタル積分装置Ｄ１２に保持レジスタＨＲ
を介して接続された出力端子Ａ３３とを有する代数加算
回路または減算回路ＡＤ３を備えている。デジタル積分
装＠０１２の出力端子は直接出力端子Ｔ３に接続され、
また第２の挿間装置ＩＮＰ２に含まれているサンプリン
グゲートＳＧを介して代数加算回路ＡＤ３の減算（−）
入力端子Ａ３２に接続されている。デジタル積分装置Ｄ
Ｉ２は前記デジタル積分装置Ｄｌｌと同様に動作する。
２と出力端子Ｔ３とを備えている。それは入力端子Ｔ２
に接続された加算り＋）入力端子Ａ３１．！：、減ｔｓ
（−）入力端子Ａ３２と、第２の挿間装置ｌＮＦ２に含
まれているデジタル積分装置Ｄ１２に保持レジスタＨＲ
を介して接続された出力端子Ａ３３とを有する代数加算
回路または減算回路ＡＤ３を備えている。デジタル積分
装＠０１２の出力端子は直接出力端子Ｔ３に接続され、
また第２の挿間装置ＩＮＰ２に含まれているサンプリン
グゲートＳＧを介して代数加算回路ＡＤ３の減算（−）
入力端子Ａ３２に接続されている。デジタル積分装置Ｄ
Ｉ２は前記デジタル積分装置Ｄｌｌと同様に動作する。
コンバータまたはシグマ・デルタ変調装置ＳＤＭは第５
図で示され、入力端子Ｔ３と出力端子Ｔ４とを備えてい
る。それは３個の代数加算回路または減算回路ＡＤ４
、ＡＤ５ 、ＡＤ６と、２個のデジタル積分装置１１Ｄ
１３およびＤＩ４と、２個の符号検出装置ＳＤ１、Ｓ
Ｏ２と、３ｆｌｉｌのシフトレジスタＳＲ２、ＳＲ３、
ＳＲ４とを備えている。代数加算回路ＡＤ４は入力端子
Ｔ３に接続された加算（＋）入力端子Ａ４１と、減算（
−）入力端子Ａ４２と、次の代数加算回路ＡＤ５の加算
（＋）入力端子Ａ５１に接続された出力端子Ａ４３とを
備え、代数加算回路ＡＤ５はさらに減算（−）入力端子
Ａ５２と出力端子Ａ５３とを備えいる。デジタル積分装
置ＤＩ３は代数加算回路ＡＤ５の出力端子Ａ５３に接続
された入力端子と、フィードバック制卸路を形成してい
る符号検出装置ＳＤ２とシフトレジスタＳＲ４の直列接
続を介して代数加算回路ＡＤ５の減算（−）入力端子Ａ
５２に接続された出力端子とを備えている。デジタル積
分装ｆｌｔＤＩ３の出力端子はまた代数加算回路ＡＤ６
の加算入力端子Ａ６１に接続され、代数加算回路ＡＤ６
は加算（＋）入力端子Ａ６１の外に減算（−）入力端子
Ａ６２と出力端子Ａ６３とを備えおり、この出力端子Ａ
６３はデジタル積分装置ｆＤＩ４の入力端子に接続され
ている。デジタル積分装ｆｌＤＩ４の出力は符号検出装
置ＳＤＩを介して出力端子Ｔ４に接続されている。
図で示され、入力端子Ｔ３と出力端子Ｔ４とを備えてい
る。それは３個の代数加算回路または減算回路ＡＤ４
、ＡＤ５ 、ＡＤ６と、２個のデジタル積分装置１１Ｄ
１３およびＤＩ４と、２個の符号検出装置ＳＤ１、Ｓ
Ｏ２と、３ｆｌｉｌのシフトレジスタＳＲ２、ＳＲ３、
ＳＲ４とを備えている。代数加算回路ＡＤ４は入力端子
Ｔ３に接続された加算（＋）入力端子Ａ４１と、減算（
−）入力端子Ａ４２と、次の代数加算回路ＡＤ５の加算
（＋）入力端子Ａ５１に接続された出力端子Ａ４３とを
備え、代数加算回路ＡＤ５はさらに減算（−）入力端子
Ａ５２と出力端子Ａ５３とを備えいる。デジタル積分装
置ＤＩ３は代数加算回路ＡＤ５の出力端子Ａ５３に接続
された入力端子と、フィードバック制卸路を形成してい
る符号検出装置ＳＤ２とシフトレジスタＳＲ４の直列接
続を介して代数加算回路ＡＤ５の減算（−）入力端子Ａ
５２に接続された出力端子とを備えている。デジタル積
分装ｆｌｔＤＩ３の出力端子はまた代数加算回路ＡＤ６
の加算入力端子Ａ６１に接続され、代数加算回路ＡＤ６
は加算（＋）入力端子Ａ６１の外に減算（−）入力端子
Ａ６２と出力端子Ａ６３とを備えおり、この出力端子Ａ
６３はデジタル積分装置ｆＤＩ４の入力端子に接続され
ている。デジタル積分装ｆｌＤＩ４の出力は符号検出装
置ＳＤＩを介して出力端子Ｔ４に接続されている。
出力端子Ｔ４はシフトレジスタＳＲ２により形成された
フィードバック制御路を介して代数加算回路ＡＤ６の減
ＩＩ（−）入力端子Ａ６２に接続され、さらにシフトレ
ジスタＳＲ２とＳＲ３の直列接続により形成された別の
フィードバック制御路を介して代数加算回路ＡＤ４の減
算（−）入力端子Ａ４２に接続されている。デジタル積
分装置ＤＩ３およびＤＩ４は共に前記デジタル積分装置
Ｄｌｌと同一である。
フィードバック制御路を介して代数加算回路ＡＤ６の減
ＩＩ（−）入力端子Ａ６２に接続され、さらにシフトレ
ジスタＳＲ２とＳＲ３の直列接続により形成された別の
フィードバック制御路を介して代数加算回路ＡＤ４の減
算（−）入力端子Ａ４２に接続されている。デジタル積
分装置ＤＩ３およびＤＩ４は共に前記デジタル積分装置
Ｄｌｌと同一である。
以上説明したデジタル信号プロセッサＤＳＰのＤ／Ａ変
換装置ＤＡＣは次のとおり動作する。
換装置ＤＡＣは次のとおり動作する。
交換回路網ＳＮＷは８ｋＨｚのワード周波数を有する１
３ビツトの線形符号化されたデジタルワードにより構成
された時分割多重（ＴＤＭ）信号をＤ／Ａ変換装置ＤＡ
Ｃの入力端子ＩＮに供給する。負のデジタルワードは２
の補数の形態で表わされる。これらの各デジタルワード
の最上桁ビットＭＳＢは符号ピットであり、その２進値
０／１はワードが正のデジタル値か負のデジタル値かを
示す。
３ビツトの線形符号化されたデジタルワードにより構成
された時分割多重（ＴＤＭ）信号をＤ／Ａ変換装置ＤＡ
Ｃの入力端子ＩＮに供給する。負のデジタルワードは２
の補数の形態で表わされる。これらの各デジタルワード
の最上桁ビットＭＳＢは符号ピットであり、その２進値
０／１はワードが正のデジタル値か負のデジタル値かを
示す。
挿間装置ＩＮＰ１においては、交換回路網ＳＮＷにより
供給された１−３ビツトのデジタルワードは３２ｋＨｚ
のサンプリングまたはワード周波数を有する１７ビツト
のデジタルワードに変換される。このような１７ビツト
のデジタルワードの内容は第６図にａで示されている。
供給された１−３ビツトのデジタルワードは３２ｋＨｚ
のサンプリングまたはワード周波数を有する１７ビツト
のデジタルワードに変換される。このような１７ビツト
のデジタルワードの内容は第６図にａで示されている。
ＭＳＢすなわち第１ビツトｂ１は符号ピットＳであり、
それに続く１５のビットｂ２乃至ｂ１６はデジタルワー
ドの整数部分Ｗを表わし、最後のピットである最小桁ピ
ット ｂ１７はデジタルワードの小数点部分、すなわち
ラウンドピットＲである。内部的には挿間装置ＩＮＰＩ
はその動作の正確性を増加するために１７ビツトより大
きいデジタルワードで動作することに注意されたい。
それに続く１５のビットｂ２乃至ｂ１６はデジタルワー
ドの整数部分Ｗを表わし、最後のピットである最小桁ピ
ット ｂ１７はデジタルワードの小数点部分、すなわち
ラウンドピットＲである。内部的には挿間装置ＩＮＰＩ
はその動作の正確性を増加するために１７ビツトより大
きいデジタルワードで動作することに注意されたい。
直流阻止回路ＤＯ８においては、入力端子■１において
３２ｋｌ−１ｚの周波数で受信された１７ビツトの入力
デジタルワードのそれぞれは加算回路ＡＤ１の入力端子
Ａ１１に供給される。そこにおいて、この１７ビツトの
デジタルワードはラウンドピットＲ−ｂ１７をこのデジ
タルワードの整数部分Ｗ−ｂ２／ ｂ１６に加算するこ
とによって丸められる。
３２ｋｌ−１ｚの周波数で受信された１７ビツトの入力
デジタルワードのそれぞれは加算回路ＡＤ１の入力端子
Ａ１１に供給される。そこにおいて、この１７ビツトの
デジタルワードはラウンドピットＲ−ｂ１７をこのデジ
タルワードの整数部分Ｗ−ｂ２／ ｂ１６に加算するこ
とによって丸められる。
ラウンド動作はＲ債のピット ｂ１７の切捨てが好まし
い。何故ならばこの場合には雑音誤差が略々ゼロの平均
値を有することが認められるからである。
い。何故ならばこの場合には雑音誤差が略々ゼロの平均
値を有することが認められるからである。
これは、これらのデジタルワードが実用上直流誤差成分
を有しないことを意味する。加算回路ＡＤ１において入
力端子Ａ１２に供給されるフィードバックさた１６ビツ
トのデジタルワードは丸められた１６ビツトの入力デジ
タルワードから減算され、その結果生じた１６ビツトの
差のデジタルワードはデジタル積分装置Ｄ１１に供給さ
れる前に１９ビツトのデジタルワードに変換される。こ
れはこの積分装置の動作の正確さを改善するために行わ
れる。しかしながら、そのような１９ビツトワードの１
７ビツトだけが出力端子Ｔ２に供給される。
を有しないことを意味する。加算回路ＡＤ１において入
力端子Ａ１２に供給されるフィードバックさた１６ビツ
トのデジタルワードは丸められた１６ビツトの入力デジ
タルワードから減算され、その結果生じた１６ビツトの
差のデジタルワードはデジタル積分装置Ｄ１１に供給さ
れる前に１９ビツトのデジタルワードに変換される。こ
れはこの積分装置の動作の正確さを改善するために行わ
れる。しかしながら、そのような１９ビツトワードの１
７ビツトだけが出力端子Ｔ２に供給される。
デジタル積分装置０１１は加算回路ＡＤ２を備え、そこ
において入力端子Ａ２１に供給された１９ビツトのデジ
タルワードは１サンプリングまたはワード周期に相当す
る遅延を与える遅延回路ＤＣ１の出力に発生したフィー
ドバックワードに加算される。この１９ビツトのフィー
ドバックワードはまた１６ビツトワードに減少され加算
回路ＡＤ１の入力端子ＡＩ２に供給される前に２ｎで割
算される。
において入力端子Ａ２１に供給された１９ビツトのデジ
タルワードは１サンプリングまたはワード周期に相当す
る遅延を与える遅延回路ＤＣ１の出力に発生したフィー
ドバックワードに加算される。この１９ビツトのフィー
ドバックワードはまた１６ビツトワードに減少され加算
回路ＡＤ１の入力端子ＡＩ２に供給される前に２ｎで割
算される。
ここでＮは整数である。この割算はシフトレジスタ中で
ワードをＮ回右にシフトすることによって行われる。
ワードをＮ回右にシフトすることによって行われる。
デジタルワードの長さを考慮することなく、回路ＤＣＢ
は休止状態からスタートするとき次のように動作する。
は休止状態からスタートするとき次のように動作する。
スタートの瞬間には加算回路ＡＤ１の入力端子Ａ１２に
はフィードバックされるデジタルワードは存在しないか
ら、加算回路ＡＤＩの入力端子Ａ１１に受信された第１
のデジタルワードは出力端子Ｔ２および積分ｉ＠Ｄ１１
に供給される。その積分装置ＤＩＩ中でこのワードは１
サンプリング周期の遅延を受け、それから加算回路ＡＤ
２の入力端子Ａ２２供給され、また２ｎで割算された後
加算回路ＡＤＩの入力端子Ａ１２に供給される。その瞬
間に、第２のデジタルワードが加算回路ＡＤ１の入力端
子Ａ１１に供給され、それ故、第１のデジタルワードか
ら導出されたフィードバックワードがこの第２のデジタ
ルワードから減算される。加算回路ＡＤＩの出力端子Ａ
１３得られたその減算結果の差のワードは加算回路ＡＤ
２中でＤＣｌから出力される第１の入力ワードから導出
されたフィードバックワードと加算される。
はフィードバックされるデジタルワードは存在しないか
ら、加算回路ＡＤＩの入力端子Ａ１１に受信された第１
のデジタルワードは出力端子Ｔ２および積分ｉ＠Ｄ１１
に供給される。その積分装置ＤＩＩ中でこのワードは１
サンプリング周期の遅延を受け、それから加算回路ＡＤ
２の入力端子Ａ２２供給され、また２ｎで割算された後
加算回路ＡＤＩの入力端子Ａ１２に供給される。その瞬
間に、第２のデジタルワードが加算回路ＡＤ１の入力端
子Ａ１１に供給され、それ故、第１のデジタルワードか
ら導出されたフィードバックワードがこの第２のデジタ
ルワードから減算される。加算回路ＡＤＩの出力端子Ａ
１３得られたその減算結果の差のワードは加算回路ＡＤ
２中でＤＣｌから出力される第１の入力ワードから導出
されたフィードバックワードと加算される。
このようにして、遅延回路ＤＣ１の出力におけるフィー
ドバックワードは入力端子Ｔ１に供給された入力ワード
の直流成分と同一になり、出力端子Ｔ２に発生されたワ
ードはこの直流成分とは独立したものとなる。
ドバックワードは入力端子Ｔ１に供給された入力ワード
の直流成分と同一になり、出力端子Ｔ２に発生されたワ
ードはこの直流成分とは独立したものとなる。
上ｉＭの３２ｋＨ２の周波数でＤＣＢの出力端子Ｔ２に
供給される１７ピツトのデジタルワードは挿間装置Ｉ
Ｎ Ｐ２の同じ名称の入力端子Ｔ２に供給される。挿間
装置ＩＮＰ２中の加算回路ＡＤ３においては、入力端子
Ａ３１に供給されたこれらの各ワードは直流阻止回路Ｄ
ＣＢに関して前述したのと同様の方法でまず１６ビツト
に丸められ、それから加算回路ＡＤ３の入力端子Ａ３２
に供給されたフィードバックワードがこの丸められたワ
ードから減算される。後述するように、このフィードバ
ックワードはすぐ前のサンプリング周期中に端子Ｔ２に
発生されたデジタルワードである。加算回路ＡＤ３の出
力端子Ａ３３に発生され２個の連続するサンプル例えば
ＸとＹの差に等しいｌ１ＩＤを有する各差のデジタルワ
ードはサンプリング周期に等しい期間の間保持レジスタ
中に蓄積される。積分装＠Ｄ １２は値りの各蓄積され
た差のデジタルワードから次のような連続する値を有す
る一連の８個のデジタルワードを出力する。
供給される１７ピツトのデジタルワードは挿間装置Ｉ
Ｎ Ｐ２の同じ名称の入力端子Ｔ２に供給される。挿間
装置ＩＮＰ２中の加算回路ＡＤ３においては、入力端子
Ａ３１に供給されたこれらの各ワードは直流阻止回路Ｄ
ＣＢに関して前述したのと同様の方法でまず１６ビツト
に丸められ、それから加算回路ＡＤ３の入力端子Ａ３２
に供給されたフィードバックワードがこの丸められたワ
ードから減算される。後述するように、このフィードバ
ックワードはすぐ前のサンプリング周期中に端子Ｔ２に
発生されたデジタルワードである。加算回路ＡＤ３の出
力端子Ａ３３に発生され２個の連続するサンプル例えば
ＸとＹの差に等しいｌ１ＩＤを有する各差のデジタルワ
ードはサンプリング周期に等しい期間の間保持レジスタ
中に蓄積される。積分装＠Ｄ １２は値りの各蓄積され
た差のデジタルワードから次のような連続する値を有す
る一連の８個のデジタルワードを出力する。
Ｘ＋Ｄ／８．Ｘ＋２０／８． ・Ｘ＋０−Ｙ第３図の遅
延回路ＤＣ１に相当する積分装置ＤＩ２中の遅延回路（
図示せず）は１サンプリング周期すなわち前記の２個の
サンプルＸとＹとの間の期間の８分の１に等しい遅延を
与えるものとする。これは次のようにして行われる。
延回路ＤＣ１に相当する積分装置ＤＩ２中の遅延回路（
図示せず）は１サンプリング周期すなわち前記の２個の
サンプルＸとＹとの間の期間の８分の１に等しい遅延を
与えるものとする。これは次のようにして行われる。
◎ 値りをもつ１６ビツトワードはシフトによってＤ／
８に等しい値を有する１９ピツトのワードに変換され、
積分装置ＤＩ２の加算回路の第１の入力端子に供給され
る。この加算回路の第２の入力端子におけるワードはＸ
に等しい値を有するから、値Ｘ＋Ｄ／８を有する１９ビ
ツトデジタルワードがこの加算回路の出力に発生される
。このワードはＩＮＰ２の出力端子Ｔ３におけるサンプ
リング周期の１／８の遅延後に現われる。
８に等しい値を有する１９ピツトのワードに変換され、
積分装置ＤＩ２の加算回路の第１の入力端子に供給され
る。この加算回路の第２の入力端子におけるワードはＸ
に等しい値を有するから、値Ｘ＋Ｄ／８を有する１９ビ
ツトデジタルワードがこの加算回路の出力に発生される
。このワードはＩＮＰ２の出力端子Ｔ３におけるサンプ
リング周期の１／８の遅延後に現われる。
◎ 後者のワードはまた積分装置ＤＩ２の加算回路の第
２の入力端子に供給される。この加算回路の第１の入力
端子には値Ｄ／８を有するワードが依然として供給され
る。結論としてこの加算回路の出力に発生されるワード
はＸ＋、２０／ｆ３に等しい値を有し、！［Ｘを有する
ワードの発生から２／８のサンプリング周期に等しい遅
延後に出力端子Ｔ３に現われる。
２の入力端子に供給される。この加算回路の第１の入力
端子には値Ｄ／８を有するワードが依然として供給され
る。結論としてこの加算回路の出力に発生されるワード
はＸ＋、２０／ｆ３に等しい値を有し、！［Ｘを有する
ワードの発生から２／８のサンプリング周期に等しい遅
延後に出力端子Ｔ３に現われる。
Ｑ 同様に、（［Ｘ＋ ３Ｄ／８ 乃至Ｘ＋ ７Ｄ／
８がＩＮＰ２の出力端子Ｔ３に発生される。
８がＩＮＰ２の出力端子Ｔ３に発生される。
◎ 最後に、全サンプリング周期の終わりにおいて、値
Ｘ＋ ８［）／８すなわちＹがＩＮＰ２の出力端子Ｔ３
に発生される。その瞬間にサンプリングゲートＳＧが開
かれ、値Ｙを加算回路ＡＤ３の入力端子Ａ３２に供給し
、この加算回路ＡＤ３は例えばサンプルＹとＺの間の次
の差の埴を計算する。
Ｘ＋ ８［）／８すなわちＹがＩＮＰ２の出力端子Ｔ３
に発生される。その瞬間にサンプリングゲートＳＧが開
かれ、値Ｙを加算回路ＡＤ３の入力端子Ａ３２に供給し
、この加算回路ＡＤ３は例えばサンプルＹとＺの間の次
の差の埴を計算する。
ＩＮＰ２の出力端子Ｔ３に発生される２５６ｋＨｚの周
波数の１９ビツトデジタルワードのそれぞれの１５ピツ
トだけがシグマ・デルタ変調装ｆｌｉｓＤＭ（第５図）
の入力端子Ｔ３に供給される。
波数の１９ビツトデジタルワードのそれぞれの１５ピツ
トだけがシグマ・デルタ変調装ｆｌｉｓＤＭ（第５図）
の入力端子Ｔ３に供給される。
何故ならばこのシグマ・デルタ変調装置ＳＤＭにおいて
は、１４ビツトの精度で充分であり、１４ビツトに丸め
る動作は１５ビツトあればよいからである。これらの１
５ビツトのデジタルワードの一つが第６図にｂで示され
ており、符号ビット５−ｂｌ （ＭＳＢ） 、ｂ２乃至
ｂｌ３で構成される１２ビツトの整数部分Ｗ、およびｂ
４およびｂ５ （Ｌ Ｓ Ｂ ）よりなる小数点部分か
ら構成される。可能な最大数は２１２−１であり、−５
最も負の数は−２１２である（２の補数の２進ローテー
シヨン）。
は、１４ビツトの精度で充分であり、１４ビツトに丸め
る動作は１５ビツトあればよいからである。これらの１
５ビツトのデジタルワードの一つが第６図にｂで示され
ており、符号ビット５−ｂｌ （ＭＳＢ） 、ｂ２乃至
ｂｌ３で構成される１２ビツトの整数部分Ｗ、およびｂ
４およびｂ５ （Ｌ Ｓ Ｂ ）よりなる小数点部分か
ら構成される。可能な最大数は２１２−１であり、−５
最も負の数は−２１２である（２の補数の２進ローテー
シヨン）。
このシグマ・デルタ変調装置ＳＤＭは前記の文献に記載
されたものと類似しているが、主要な相違点は、回路Ｓ
Ｄ２ 、ＳＲ４および加算回路ＡＤ５を有するフィード
バックループが存在することである。シグマ・デルタ変
調装置ＳＤＭは２５６ｋ）−１ｚの周波数の１５ビツト
入力デジタルワードを１０２４ｋＨ２の周波数の１ビツ
ト出力デジタルワードに変換するものである。
されたものと類似しているが、主要な相違点は、回路Ｓ
Ｄ２ 、ＳＲ４および加算回路ＡＤ５を有するフィード
バックループが存在することである。シグマ・デルタ変
調装置ＳＤＭは２５６ｋ）−１ｚの周波数の１５ビツト
入力デジタルワードを１０２４ｋＨ２の周波数の１ビツ
ト出力デジタルワードに変換するものである。
すでに述べたようにＳＤＩ 、ＳＯ２は符号検出装置で
あり、一方ＡＤ４ 、ＡＣ５は代数加算回路（減算回路
）である。ＳＲ２はシフトレジスタであり、それはその
出力に前記１ビツトワードの値に応じて＋２１３または
−２１３のワードを出力する。ＳＲ３は２で割算するた
めに使用されるシフトレジスタであり、１それはその出
力に＋２１２または−２１２に等しい値を出力する。最
後にＳＲ４はその出力にＳＯ２によって出力されたビッ
トの符号に応じて＋０．５または−０，５の値を有する
ワードを出力するシフトレジスタである。
あり、一方ＡＤ４ 、ＡＣ５は代数加算回路（減算回路
）である。ＳＲ２はシフトレジスタであり、それはその
出力に前記１ビツトワードの値に応じて＋２１３または
−２１３のワードを出力する。ＳＲ３は２で割算するた
めに使用されるシフトレジスタであり、１それはその出
力に＋２１２または−２１２に等しい値を出力する。最
後にＳＲ４はその出力にＳＯ２によって出力されたビッ
トの符号に応じて＋０．５または−０，５の値を有する
ワードを出力するシフトレジスタである。
シグマ・デルタ変調装置ＳＤＭの入力端子Ｔ３に供給さ
れる１５ビツトデジタルワードのそれぞれは加算回路Ａ
ＤＪ中で前記直流阻止回路ＤＣＢについて説明したのと
同様に１４ビツトに丸められる。加算回路ＡＤ４におい
ては、入力端子Ａ４２に供給された＋２１２または一２
ｔｚに等しい値を有するフィードバックワードはこのよ
うにして得られた丸めたワードから減算され、その結果
ＡＤ４の出力端子Ａ４３に現われた差のワードは加算回
路ＡＤ５の入力端子Ａ５１に供給される。加算回゛路Ａ
Ｄ５の減算（−）入力端子Ａ５２に供給された＋０．５
または−０，５の値を有するフィードバックワードは差
のワードから減算され、その結果得られた加算回路ＡＤ
５の出力端子Ａ５３に現われた新しい差のワードはデジ
タル積分装ｆｆＤ、Ｉ３に供給され、この積分装置０１
３は１０２４に、Ｈｚに等しい周波数で動作する。積分
装置１ＤＩ３における積分の後、このようにして得られ
た出力ワードはＳＯ２とＳＲ４よりなるフィードバック
回路の入力および加算回路（減算回路）ＡＣ６の入力に
供給される。この加算回路ＡＤ６において、＋２１３ま
たは−２１３に等しい値を有するワードはこの出力ワー
ドから減算され、その結果得られたワードはは同様に１
０２４ｋＨｚに等しい周波数で動作する積分装置ＤＩＪ
中で積分される。
れる１５ビツトデジタルワードのそれぞれは加算回路Ａ
ＤＪ中で前記直流阻止回路ＤＣＢについて説明したのと
同様に１４ビツトに丸められる。加算回路ＡＤ４におい
ては、入力端子Ａ４２に供給された＋２１２または一２
ｔｚに等しい値を有するフィードバックワードはこのよ
うにして得られた丸めたワードから減算され、その結果
ＡＤ４の出力端子Ａ４３に現われた差のワードは加算回
路ＡＤ５の入力端子Ａ５１に供給される。加算回゛路Ａ
Ｄ５の減算（−）入力端子Ａ５２に供給された＋０．５
または−０，５の値を有するフィードバックワードは差
のワードから減算され、その結果得られた加算回路ＡＤ
５の出力端子Ａ５３に現われた新しい差のワードはデジ
タル積分装ｆｆＤ、Ｉ３に供給され、この積分装置０１
３は１０２４に、Ｈｚに等しい周波数で動作する。積分
装置１ＤＩ３における積分の後、このようにして得られ
た出力ワードはＳＯ２とＳＲ４よりなるフィードバック
回路の入力および加算回路（減算回路）ＡＣ６の入力に
供給される。この加算回路ＡＤ６において、＋２１３ま
たは−２１３に等しい値を有するワードはこの出力ワー
ドから減算され、その結果得られたワードはは同様に１
０２４ｋＨｚに等しい周波数で動作する積分装置ＤＩＪ
中で積分される。
このワードの符号ははＳＤＭの出力端子Ｔ４に供給され
ると共に、フィードバック回路ＳＲ２を介して加算回路
ＡＤ、６に、またＳＲ２とＳＲ３を介して加算回路ＡＤ
４に供給される。
ると共に、フィードバック回路ＳＲ２を介して加算回路
ＡＤ、６に、またＳＲ２とＳＲ３を介して加算回路ＡＤ
４に供給される。
Ｓ［）２ 、ＳＲ４およびＡＣ５が存在しないときのシ
グマ・デルタ変調装置ＳＤＭの好ましくない特性は、一
連のゼロでない入力ワードに続いて例えばゼロに等しい
入力ワードがあるとき、シグマ・デルタ変調装置ＳＤＭ
の出力におけるワードは、入力がゼロに等しい時間より
もずっと長い期間に１ってゼロでない平均値を有するこ
とである。事実、そのようなゼロに等しい入力ワードが
Ｔ３に供給されるとき、すでに積分装置０１３中に存在
しそこで循環しているゼロでないデジタルワードはＡＣ
３の入力Ａ４２に与えられたフィードバック信号によっ
てのみ影響され、それ故積分装置ＤＩ３の出力ワードの
平均値および、したがってＤＩ４の出力ワードの平均値
はゆっくりとゼロに向かって変化するに過ぎない。これ
は出力端子Ｔ４における不所望な低周波数成分の上昇を
与える。
グマ・デルタ変調装置ＳＤＭの好ましくない特性は、一
連のゼロでない入力ワードに続いて例えばゼロに等しい
入力ワードがあるとき、シグマ・デルタ変調装置ＳＤＭ
の出力におけるワードは、入力がゼロに等しい時間より
もずっと長い期間に１ってゼロでない平均値を有するこ
とである。事実、そのようなゼロに等しい入力ワードが
Ｔ３に供給されるとき、すでに積分装置０１３中に存在
しそこで循環しているゼロでないデジタルワードはＡＣ
３の入力Ａ４２に与えられたフィードバック信号によっ
てのみ影響され、それ故積分装置ＤＩ３の出力ワードの
平均値および、したがってＤＩ４の出力ワードの平均値
はゆっくりとゼロに向かって変化するに過ぎない。これ
は出力端子Ｔ４における不所望な低周波数成分の上昇を
与える。
この発明の回路においては、そのような不所望な低周波
数成分は積分装置ＤＩ３のフィードバック路ＳＤ２、Ｓ
Ｏ４によって著しく減少される。
数成分は積分装置ＤＩ３のフィードバック路ＳＤ２、Ｓ
Ｏ４によって著しく減少される。
事実符号検出装ＭＳＤ２は積分装ＷＩＤＩ３の出力に現
われるデジタルワードから符号ビットを抽出して、それ
をシフトレジスタＳＲ４に供給し、このシフトレジスタ
ＳＲ４は８正および負の符号に対して＋０．５または−
０，５に等しいデジタルワードを発生する。このデジタ
ルワード＋０．５または−０，５は第６図にビットｂ１
５として表わされ、積分装置１Ｄｔ３中に蓄積されたデ
ジタルワードの値をさらに急速に減少させるためにＡＣ
３の減算入力Ａ５２に供給される。したがってフィード
バック路ＳＤ２ 、ＳＯ２およびＡＣ３は０１３に含ま
れたデジタルワードに対する漏洩路を形成し、積分装置
ＤＩ３の出力におけるデジタルワードの平均値をさらに
急速にゼロにする。ＳＲ４により発生されたデジタルワ
ードは漏洩に対応する。
われるデジタルワードから符号ビットを抽出して、それ
をシフトレジスタＳＲ４に供給し、このシフトレジスタ
ＳＲ４は８正および負の符号に対して＋０．５または−
０，５に等しいデジタルワードを発生する。このデジタ
ルワード＋０．５または−０，５は第６図にビットｂ１
５として表わされ、積分装置１Ｄｔ３中に蓄積されたデ
ジタルワードの値をさらに急速に減少させるためにＡＣ
３の減算入力Ａ５２に供給される。したがってフィード
バック路ＳＤ２ 、ＳＯ２およびＡＣ３は０１３に含ま
れたデジタルワードに対する漏洩路を形成し、積分装置
ＤＩ３の出力におけるデジタルワードの平均値をさらに
急速にゼロにする。ＳＲ４により発生されたデジタルワ
ードは漏洩に対応する。
漏洩動作は線形ではない。何故ならば、一定値十０．５
または−０，５がデジタルワードから減算され、そのた
め小さいデジタルワードは大きいデジタルワードよりも
強く影響を受けるからである。
または−０，５がデジタルワードから減算され、そのた
め小さいデジタルワードは大きいデジタルワードよりも
強く影響を受けるからである。
０１３中に含まれたデジタルワードが正のとき、デジタ
ルワード＋０．５がそれから減算され、−力負のときは
デジタルワード−０，５がそれから減算される。Ｄ［３
に蓄積されたデジタルワードの値がゼロに等しいときに
は特別の状態が生じる。
ルワード＋０．５がそれから減算され、−力負のときは
デジタルワード−０，５がそれから減算される。Ｄ［３
に蓄積されたデジタルワードの値がゼロに等しいときに
は特別の状態が生じる。
もしもも、ＳＣ２においてゼロが正であると考えられる
ならば、その場合には漏洩路のために入力端子Ａ５２を
介して＋０．５が減算される。この場合には０１３の出
力におけるデジタルワードの値はゼロに等しいのではな
く−０，２５に等しい平均値を有する。０１３の出力Ａ
６１における圃はＤＩ４によりさらに積分されＳＤＭを
２５６ｋｌ−Ｉ Ｚの方形波により構成された実質上ア
イドル状態にさせ、位相のジャンプが１０２４ｋＨ２信
号の規則的な間隔で生じる。これらのジャンプは出力端
子Ｔ４に不所望ではあるが、許容できる低い周波数、例
えば１００ｋｌ−１ｚ以下の周波数の信号の上昇を生じ
る。
ならば、その場合には漏洩路のために入力端子Ａ５２を
介して＋０．５が減算される。この場合には０１３の出
力におけるデジタルワードの値はゼロに等しいのではな
く−０，２５に等しい平均値を有する。０１３の出力Ａ
６１における圃はＤＩ４によりさらに積分されＳＤＭを
２５６ｋｌ−Ｉ Ｚの方形波により構成された実質上ア
イドル状態にさせ、位相のジャンプが１０２４ｋＨ２信
号の規則的な間隔で生じる。これらのジャンプは出力端
子Ｔ４に不所望ではあるが、許容できる低い周波数、例
えば１００ｋｌ−１ｚ以下の周波数の信号の上昇を生じ
る。
好ましい実施例においては、ＳＣ２はゼロに等しい信号
がその入力に供給されるときゼロに等しい第３の出力信
号を出力する。この場合にはＳＤＭは実際のアイドル状
態、すなわち低い周波数成分を有しない２５６ｋＨｚの
方形波に到達する。
がその入力に供給されるときゼロに等しい第３の出力信
号を出力する。この場合にはＳＤＭは実際のアイドル状
態、すなわち低い周波数成分を有しない２５６ｋＨｚの
方形波に到達する。
シグマ・デルタ変調装置ｆＳＤＭの入力に現われる信号
は上述の線形ではない漏洩路により影響され、丸められ
る。すでに説明したようにこの減衰は低い信号、例えば
雑音に対して通常の通信信号、例えば通話信号よりも大
きく、したがって通話信号は実際上影響を受けない。そ
の結果、Ｄ／Ａ変換装＠ＤＡＣの雑音しきい値が改善さ
れる。
は上述の線形ではない漏洩路により影響され、丸められ
る。すでに説明したようにこの減衰は低い信号、例えば
雑音に対して通常の通信信号、例えば通話信号よりも大
きく、したがって通話信号は実際上影響を受けない。そ
の結果、Ｄ／Ａ変換装＠ＤＡＣの雑音しきい値が改善さ
れる。
シグマ・デルタ変調装置ＳＤＭの出力端子Ｔ４に発生さ
れたＩＭ）−１２のパルスはＤ／Ａ変換装置ＤＡＴに供
給され、そこでこのパルス流はこれらパルスの値の関数
であるパルス密度を有する別のパルス流に変換される。
れたＩＭ）−１２のパルスはＤ／Ａ変換装置ＤＡＴに供
給され、そこでこのパルス流はこれらパルスの値の関数
であるパルス密度を有する別のパルス流に変換される。
最後に、Ｄ／Ａ変換装置ＤＡＴは第７図に示されるよう
なリターン・ツー・ゼロ符号として知られている符号化
技術技術を使用して２ＭＨ２のクロック周波数で次のよ
うに動作する。：入力パルスが２進値０を有するとき、
端子０ＬＩＴに発生した出力信号は２ＭＨｚのりＯツク
ＣＬＫの対応する２サイクル中−５ボルトに等しく、−
万人力信号が２進値１を有するとき、この出力信号はク
ロックＣＬＫの対応するクロックサイクルの第１および
第２のサイクル中−５ボルトおよび＋５ボルトに等しい
。
なリターン・ツー・ゼロ符号として知られている符号化
技術技術を使用して２ＭＨ２のクロック周波数で次のよ
うに動作する。：入力パルスが２進値０を有するとき、
端子０ＬＩＴに発生した出力信号は２ＭＨｚのりＯツク
ＣＬＫの対応する２サイクル中−５ボルトに等しく、−
万人力信号が２進値１を有するとき、この出力信号はク
ロックＣＬＫの対応するクロックサイクルの第１および
第２のサイクル中−５ボルトおよび＋５ボルトに等しい
。
１例が第７図に示されている。端子Ｔ４におけるＩＭＨ
２の入力パルス流ｔＳの連続する２進値００１１１１が
第７図のｂに示され、Ｄ／Ａ変換装置ＤＡＴの端子ＯＵ
Ｔにおける２ＭＨ２の出力信号Ｏ８が第７図のＣに示さ
れている。これらの図から、２進値１を有する入力パル
スに対応する出力信号Ｏ８は１個の立上がり縁部と１１
ＩＩｉｌの立下がり縁部とを有し、一方２進値Ｏを有す
る入力パルスに対応する出力信号Ｏ８は立上がり、立下
がり縁部を有しない。その結果、出力信号の縁部の数は
常に偶数であり、それ故その非直線歪は減少する。さら
に縁部の数は少ないから（２進値０に対して縁部はゼロ
、２進値１に対して縁部は２に過ぎない）、出力信号Ｏ
８はりＯツクＣＬＫの生じる可能性のあるジッターに対
して感受性が低く、高周波範囲における高調波が少ない
。
２の入力パルス流ｔＳの連続する２進値００１１１１が
第７図のｂに示され、Ｄ／Ａ変換装置ＤＡＴの端子ＯＵ
Ｔにおける２ＭＨ２の出力信号Ｏ８が第７図のＣに示さ
れている。これらの図から、２進値１を有する入力パル
スに対応する出力信号Ｏ８は１個の立上がり縁部と１１
ＩＩｉｌの立下がり縁部とを有し、一方２進値Ｏを有す
る入力パルスに対応する出力信号Ｏ８は立上がり、立下
がり縁部を有しない。その結果、出力信号の縁部の数は
常に偶数であり、それ故その非直線歪は減少する。さら
に縁部の数は少ないから（２進値０に対して縁部はゼロ
、２進値１に対して縁部は２に過ぎない）、出力信号Ｏ
８はりＯツクＣＬＫの生じる可能性のあるジッターに対
して感受性が低く、高周波範囲における高調波が少ない
。
しかしながら、この変換によって、出力信号Ｏ８に対応
するアナログ出力信号は直流成分を含む。しかし、それ
は一定の既知のものであり、Ｄ／Ａ変換装ｆｉＤＡＴに
結合されたアナログ増幅器およびフィルタ回路（図示せ
ず）によって実際上容易に除去することができる。
するアナログ出力信号は直流成分を含む。しかし、それ
は一定の既知のものであり、Ｄ／Ａ変換装ｆｉＤＡＴに
結合されたアナログ増幅器およびフィルタ回路（図示せ
ず）によって実際上容易に除去することができる。
以上、この発明の原理を特定の装置に関連して説明して
きたがこの説明は単なる例示に過ぎないものであり、特
許請求の範囲に記載されたこの発明の技術的範囲を限定
するものではないことを明瞭に理解すべきである。
きたがこの説明は単なる例示に過ぎないものであり、特
許請求の範囲に記載されたこの発明の技術的範囲を限定
するものではないことを明瞭に理解すべきである。
第１図はこの発明の１実施例のコンバータ回路を含むＤ
／Ａ変換装置を備えた通信交換システムの簡単なブロッ
ク図であり、第２図は第１図のＤ／Ａ変換装置ＤＡＣの
ブロック図であり、第３図、第４図および第５図はそれ
ぞれ第１図における直流阻止回路ＤＯ８、挿間装置ＩＮ
Ｐ２およびこの発明の１実施例であるコンバータを詳細
に示したものである。第６図はこの発明のコンバータ回
路に生じるデジタルワードを示し、第７図は第５図のコ
ンバータ回路に現われる入力および出力信号を示す。 ＳＮＷ・・・交換回路網、ＤＳＰ・・・デジタル信号プ
ロセッサ、５ＬＩＣ加入者ラインインターフェイス回路
、ＩＮＰｌ 、１ＮＰ２・・・挿間装ぽ、ＤＣＢ・・・
直流阻止回路、ＳＤＭ・・・シグマ・デルタ変調装置、
ＤＡＴ・・・Ｄ／Ａ変換装置Ａ０１〜６代数加算回路（
減算回路）、Ｄ１１〜４・・・積分装置、ＤＣｌ・・・
遅延回路、ＳＤＩ 、２・・・符号検出器装置、ＳＲ１
〜４・・・シフトレジスタ。
／Ａ変換装置を備えた通信交換システムの簡単なブロッ
ク図であり、第２図は第１図のＤ／Ａ変換装置ＤＡＣの
ブロック図であり、第３図、第４図および第５図はそれ
ぞれ第１図における直流阻止回路ＤＯ８、挿間装置ＩＮ
Ｐ２およびこの発明の１実施例であるコンバータを詳細
に示したものである。第６図はこの発明のコンバータ回
路に生じるデジタルワードを示し、第７図は第５図のコ
ンバータ回路に現われる入力および出力信号を示す。 ＳＮＷ・・・交換回路網、ＤＳＰ・・・デジタル信号プ
ロセッサ、５ＬＩＣ加入者ラインインターフェイス回路
、ＩＮＰｌ 、１ＮＰ２・・・挿間装ぽ、ＤＣＢ・・・
直流阻止回路、ＳＤＭ・・・シグマ・デルタ変調装置、
ＤＡＴ・・・Ｄ／Ａ変換装置Ａ０１〜６代数加算回路（
減算回路）、Ｄ１１〜４・・・積分装置、ＤＣｌ・・・
遅延回路、ＳＤＩ 、２・・・符号検出器装置、ＳＲ１
〜４・・・シフトレジスタ。
Claims (10)
- （１）変換されるべき入力信号が供給される入力端子と
、出力端子とを具備し、 前記入力端子と前記出力端子との間に第１の減算回路と
、第１の積分回路と、第２の減算回路と、第２の積分回
路と、符号検出装置との直列結合を具備する第１の順方
向ブランチを有する第１の制御ループを備え、 前記出力端子は前記第１の制御ループの第１のフィード
バック制御路を介して前記第２の減算回路および前記第
１の減算回路に結合され、 さらに、前記第１の減算回路と第２の減算回路との間に
結合され、第３の減算回路と前記第１の積分回路との直
列結合を含む第２の順方向ブランチと、前記第１の積分
回路の出力と前記第３の減算回路との間に結合された第
２のフィードバック制御路とを有する第２の制御ループ
を具備することを特徴とするコンバータ回路。 - （２）前記第２のフィードバック制御路は前記第１の積
分回路によって与えられた信号の符号の関数として前記
第３の減算回路に第１または第２の信号値を供給するこ
とを特徴とする特許請求の範囲第１項記載のコンバータ
回路。 - （３）前記第１または第２の信号値は絶対値は同一であ
るが反対の符号であることを特徴とする特許請求の範囲
第２項記載のコンバータ回路。 - （４）前記第２のフィードバック制御路は前記第１の積
分回路により与えられた信号がゼロに等しいとき前記第
３の減算回路に第３の信号値を供給することを特徴とす
る特許請求の範囲第２項記載のコンバータ回路。 - （５）前記第３の信号値がゼロに等しいことを特徴とす
る特許請求の範囲第４項記載のコンバータ回路。 - （６）前記第２のフィードバック制御路は第２の符号検
出装置とこの第２の符号検出装置の出力に応答して前記
信号値を出力する回路との直列接続を具備していること
を特徴とする特許請求の範囲第２項記載のコンバータ回
路。 - （７）前記第２の符号検出装置は前記第１の積分回路の
出力における正、負およびゼロに等しい信号に対応する
３個の異なった出力信号を出力することを特徴とする特
許請求の範囲第４項または第６項記載のコンバータ回路
。 - （８）前記コンバータの入力信号が直流阻止回路を通っ
て前記第１の減算回路に供給されていることを特徴とす
る特許請求の範囲第１項記載のコンバータ回路。 - （９）前記直流阻止回路は第４の減算回路と第３の積分
回路との直列接続により構成された第３の順方向ブラン
チと、割算回路により構成され前記第４の減算回路に結
合された第３のフィードバック制御路とを具備している
第３の制御ループを備えていることを特徴とする特許請
求の範囲第８項記載のコンバータ回路。 - （１０）前記直流阻止回路の出力と前記第１の減算回路
との間に結合された挿間装置を具備していることを特徴
とする特許請求の範囲第８項記載のコンバータ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| BE2/60933 | 1986-02-27 | ||
| BE2/60933A BE904297A (fr) | 1986-02-27 | 1986-02-27 | Circuit convertisseur. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62225028A true JPS62225028A (ja) | 1987-10-03 |
| JP2585246B2 JP2585246B2 (ja) | 1997-02-26 |
Family
ID=3865799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62045097A Expired - Lifetime JP2585246B2 (ja) | 1986-02-27 | 1987-02-27 | コンバ−タ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4733219A (ja) |
| EP (1) | EP0234666B1 (ja) |
| JP (1) | JP2585246B2 (ja) |
| AU (1) | AU588428B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0308982B1 (en) * | 1987-09-25 | 1995-09-06 | Nec Corporation | Analog-to-digital converter having an excellent signal-to-noise ratio for small signals |
| FI80548C (fi) * | 1988-11-09 | 1990-06-11 | Nokia Oy Ab | Foerfarande foer kaskadkoppling av tvao eller flera sigma-deltamodulatorer samt ett sigma-delta-modulatorsystem. |
| US5001725A (en) * | 1989-05-19 | 1991-03-19 | Teknekron Communications Systems, Inc. | Differential switched-capacitor sigma-delta modulator |
| JPH07105724B2 (ja) * | 1989-07-14 | 1995-11-13 | ヤマハ株式会社 | ディジタル・アナログ変換回路 |
| ES2079471T3 (es) * | 1990-09-18 | 1996-01-16 | Alcatel Nv | Interpolador para aumentar la velocidad de las palabras de salida de una señal digital. |
| US5196850A (en) * | 1991-11-13 | 1993-03-23 | Crystal Semiconductor | Fourth order digital delta-sigma modulator |
| US5942999A (en) * | 1997-08-08 | 1999-08-24 | International Business Machines Corporation | Controllable integrated linear attenuator for a D/A converter |
| WO2004088843A2 (en) * | 2003-03-28 | 2004-10-14 | Ess Technology, Inc. | System and method for compensating for error in a sigma delta circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6031315A (ja) * | 1983-07-29 | 1985-02-18 | Nec Corp | ２次デルタ・シグマ変調器 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5120148B1 (ja) * | 1971-05-19 | 1976-06-23 | ||
| FR2462062A1 (fr) * | 1979-07-20 | 1981-02-06 | Petit Jean P | Codeur delta sigma a double integration analogique et codeur delta sigma a double integration numerique |
| US4439756A (en) * | 1982-01-20 | 1984-03-27 | International Telephone And Telegraph Corporation | Delta-Sigma modulator with switch capacitor implementation |
| BE904297A (fr) * | 1986-02-27 | 1986-08-27 | Itt Ind Belgium | Circuit convertisseur. |
-
1987
- 1987-02-17 AU AU69004/87A patent/AU588428B2/en not_active Ceased
- 1987-02-21 EP EP87200302A patent/EP0234666B1/en not_active Expired
- 1987-02-26 US US07/019,443 patent/US4733219A/en not_active Expired - Fee Related
- 1987-02-27 JP JP62045097A patent/JP2585246B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6031315A (ja) * | 1983-07-29 | 1985-02-18 | Nec Corp | ２次デルタ・シグマ変調器 |
Also Published As
| Publication number | Publication date |
|---|---|
| AU588428B2 (en) | 1989-09-14 |
| JP2585246B2 (ja) | 1997-02-26 |
| US4733219A (en) | 1988-03-22 |
| EP0234666B1 (en) | 1992-04-22 |
| EP0234666A2 (en) | 1987-09-02 |
| AU6900487A (en) | 1987-09-03 |
| EP0234666A3 (en) | 1989-05-03 |
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