JPS62502091A - アナログ・デイジタル変換器における又は関する改良 - Google Patents
アナログ・デイジタル変換器における又は関する改良Info
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- JPS62502091A JPS62502091A JP61501228A JP50122886A JPS62502091A JP S62502091 A JPS62502091 A JP S62502091A JP 61501228 A JP61501228 A JP 61501228A JP 50122886 A JP50122886 A JP 50122886A JP S62502091 A JPS62502091 A JP S62502091A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はアナログ・ディジタル変換器に関する。
公知のアナbグ・ディジタル変換器はディジタル・アナログ(D/A)変換器と
組合わせてフィードバック・ループ内に比較的低い分解能のアナログ・ディジタ
ル(A/D)変換器を備えており、このD/A変換器は前記A/D変換器よりも
ずっと精密な分解能を有する。低分解能A/D変換器は高い標本化速度で標本化
され、続いて低分解能A/D変換器から得た出力標本値の平均化を行なう。
低分解能A/D変換器の出力に現れるm子化信号はこれに供給されたアナログ信
号の近似値であり、この近似値はm子化処理の量子化幅、即ち団子化のステップ
量と、m子化処理において用いた標本化速度とに依存している。
a間上のあらゆる点で、アナログ入力信号と低分解能A/D変換器の出力標本値
との差は、母子化防差(一般にQと呼ばれる)として知られている。
低分解能A/D変換器の出力は精密なり/A変換器に導かれ、その出力はフィー
ドバックされて受信するアナログ入力信号と組合わせられ、ディジタル化される
。しかし、利用されているD/A変換器も、一般にD/A変換器の分解能により
定められる誤差を生ずる。
このような補間A/D変換器は、低分解能A/D変換器への信号経路内に通常、
ゲインAの高ゲイン増幅器の形式でアナログ・コントローラを備えている。
本発明によれば、アナログ入力信号を受信する組合わせ手段と、前記組合わせ手
段の出力を受信するアナログ・コントローラ手段と、前記アナログ・コントロー
ラ手段の出力を受信する低分解能A/D変i!に器と、前記組合わせ手段に対す
るフィードバック畢ループ内に配置されたディジタル・アナログ変換器とを備え
た高分解能アナログ・ディジタル変換器が備えられ、更に前記アナログ・ディジ
タル変換器はその出力により直列接続された複数の遅延素子を有する非巡回型フ
ィルタを駆動するように配置されたアキュムレータを備え、前記複数の遅延素子
の出力信号を加算して前記ディジタル出力信号を得ると共に、前記複数の遅延素
子の出力信号を用いて前記組合わせ手段に供給するアナログ・フィードバック信
号を得る。
好適な一実施例において、前記遅延素子は1ピツト遅延素子である。
一実施例において、前記組合わせ手段は引算装置であり□、そのアナログ入力信
号を前記アナログ・フィードバック信号と拍算形式で組合わせている。
他の実施例において、前記組合わせ手段は加算装置であり、前記アナログ・フィ
ードバック信号をインバータを介して前記組合わせ手段に供給し、かつ前記組合
わせ手段において前記アナログ入力信号と加葬形式で組合わせている。
前記アナログ・ディジタル変換器はディジタル・オバーフロー・アキュムレータ
を有することを特徴とする。
添付する呻を串照して、本発明を実施例により更に詳細に説明する。因において
、
第1図は1ビットm子化器に関連する補間アナログ・ディジタル変換器のブロッ
ク図、
第2図は第1図のアナログ・ディジタル変換器の標本化データ・モデルのブロッ
ク図、
第3図は第1図のアナログ・ループ・コントローラのブロック図、
第4図は分解能に対する帯域幅F[及びクロック速度Fsの比のグラフ、
第5図は変形したアナログ・ディジタル変換器のブロック図、
第6図は第5図のアナログ・ディジタル変換器の標本化データ・モデルのブロッ
ク図、
第7図は第6図のフィードバックにより安定化した標本化データ・モデルのブロ
ック図、
第8図は補間アナログ・ディジタル変換器のブロック図、
第9図は形式1の補間アナログ・ディジタル変換器のブロック図、
第10図は本発明の一実施例による線形アナログ・ディジタル変換器のブロック
図、
第11図゛は第10図のアナログ・ディジタル変換器に用いた低域通yA3次フ
ィルタのブロック図である。
補間アナログ・ディジタル変換器の設計については多くの文献があり、また良く
理解されている。このような装置による最大の線形性は第1図に示すように1ピ
ツトa子化器を用いることにより達成される。第1図において、組合わせ回路4
はアナログ入力信号v1を入力する。
組合わせ回路4はアナログ・コントローラ手段6に接続され、その出力はスライ
サ手段8の形式にある1ピツトi子化器に接続される。スライサ手段8と組合わ
せ回路4との間には、フィードバック・コントロール・ループ10の形式にある
フィードバック手段が備えられている。
スライサ手段8はディジタル・フィルタ12に接続され、ディジタル・フィルタ
12はディジタル出力信号を出力する。
クロック速度1”s及びゲインAを適当に選択することにより、量子化誤差Qを
必要とするレベルに減少させることができる。帯域幅FL内の出力ビツト列り。
、1をディジタル的にフィルタ処理することにより必要とするピット数の” 0
1lTを発生している。
第2図はこのような装置の標本化データ・モデルを示し、このモデルは一連のサ
ンプリング・ゲート14.16.18を表わしている。このモデルの分析により
、この装置の開ループ・ゲインを増加することにより、h子化誤差が減少するこ
とを示ずことができる。この装置は、「速示」閉ループ応答を有するときに、そ
の開ループ・ゲインが最適値になる。
A(s)を物理的に実現した一例を第3図に示す。ループ部品の値は、
T
CIRI−−□
T
C2R2−−
これらの値は形式2の安定な二次コーデックが可能とする最大分解能を与える。
これを次のように示すこともできる。
第4図にこの式をプロットしである。
第4図、から可能とする最大分解能がクロック速度1”sによって、のみ制限さ
れることが分かる。20ピツトの変換器を必要とするときは、下記のディジタル
・フィルタにおいて20ビツトの加算に掛かる時間がl”sの最大値を決定する
ものとなる1例えば10MHzのクロック・パルス速度が信頼性をもって用いる
ことがで台るものとdる。例えばFLが10KHzのときは、可能とする分解能
は21.5ピツトである。
従って、ループ・コントローラの部品定数値は典型的なものとして、
CI R1−6,66x10
これは、演算増幅器が下記以上の帯域幅を有しなければならないことを意味する
。
flで必要とする最大出力振幅は所要スルー(slew)レートを決定する。
1ピツト量子化器の出力を5V、、と仮定する。(即ち、供給レール)
V
スルーレート−−−38V/μS
t
m子化器の5v出力と、N−1とにより、スポット雑音は
Es −11,4nV/FIT
使用する増幅器は、5v供給し、−ルからの20ピツト分解能を実現するために
、これに等しいか、又はそれ以下のスポット雑音を有しなければならない。
120dBのダイナミック・レンジを有するためには、vj4算増算器幅器0d
BV又はそれ以上の3次遮断点を有しなければならない。
演算増幅器の最低限の仕様は
BY −10HHz
スルーレート−50V/μ5
ES−10nvZF1丁
3次遮断−606BV
前記の条件は、線形性仕様を除き、全て満足しなければならない。しかし、20
ビツトの分解能が得られる可能性は未だない。これは、演算増幅器の入力段にお
いて38v/μsに達するスルーレートにより、高い周波数の多くの補間雑音が
相互変調をし、10KHz以下で高いレベルの雑音を発生するためである。
この理由のために、15ピツトを超えた分解能、即ち線形性を有する1ピツト変
換器は、未だ文献で報告されていない。これは理論的な予測にも係わらず、測定
結果を遥かに超えている。
演算増幅器に基づくこれらの制約をどのようにすれば克服可能かについては、以
下に示されている。20ピツトの線形A/D変換器の実流となる変形した設計方
法を示す。
A/D変換器の線形性はアナログ・コントリーラで用における要求を少なくする
ことは、当該@近の総合的な線形性を改善するものとなる。
これは第5図に示すようにして達成可能である。ここで、信号処理はアナログ・
コントローラ6と、ディジタル・コントローラ22との罰で分担される。アナロ
グ・コント0−56とディジタル・コントローラ22との間のインタフェースは
低分解能nピットA/D変換520が行なっている。
ディジタル・スライプ8の量子化雑音は、ディジタル・コントローラ22と、ア
ナログ・コントローラ6との組合わせにより低下される。アナロ、グ・コントロ
ーラ6の存在により、低分解能nピットA/D変換器20の量子化雑音の下方値
を低下させている。
当該装置の雑音パフォーマンスは、第6図の標本化データ・□モデルから得るこ
ともできる。低分解能nピットA/D変換器20の量子化雑音Ql (Z)はア
ナログ。
コントローラにより低減され、またディジタル・スライサ8の量子化雑音Q2(
z)はアナログ・コントローラとディジタル・コントローラとを組合わせること
により低減されるということができる。
当該装置の安定性は、第7図に示すようにディジタル・コントローラとディジタ
ル・スライサとにフィードバックを行なったときに高められる。ディジタル・ス
ライサの出力り。、□は組合わせ手段24にフィードバックさ環形式で組合わせ
られ、組合わせた信号はディジタル・コントローラ22の入力として供給される
。
アナログ・コントローラ6に必要なゲイン・Wl域幅の積はこの変形装置により
更に低減される。従って、「速示」パフォーマンスを有する装置は必要としない
。
20.5ピット変換器には、次の値を心数とすることが分かった。
Fg −10Hllz
コントローラの仕様は以下のように緩やかなものとなる。
f、−240にH2
ES−11,4nv/(T+7
デイジタル・コントローラ及び1ビツト・スライサについてフィードバックを行
なうことにより、第8図に示すような補間D/A変換器が得られる。この装置は
サイクルを制限してディジタル入力ワードD1に比例する平均的なマーク対スペ
ースを有する出力ピット列り。を発生させる。
このピット列が1ビツト・アナログ非巡回型(FIR)フィルタ11に供給され
ると、voに中間電圧レベルが得られる。中間値の数はFIRフィルタ抵抗の重
みづけと、ディジタル・コントローラ22の特性とに基づいている。
補間D/A変換器と、アナログFIRフィルタ11と組合わせることにより、無
条件に線形となるD/A変換器が得られる。抵抗タップ間のミスマツチングは基
準点でDCオフセットを発生させる。従って、その結果の伝達関数はシフトされ
たものとなり、従来のD/A変換器の場合のように歪むことはない。これは、従
来のラダー回路網D/A変換器の場合のように、−回だけではなく、1ビツトの
アナログFIRフィルタ11の実施にそれぞれ抵抗を用いたためである。゛
このようなり/A変換器の一例を第9図に示す。引算器の形式にある組合わせ手
段24の出力は、ディジタル・コントローラ22の加算器3oの形式にある他の
組合わせ手段に供給される。加算器30の出力はディジタル・スライサ8と、フ
ィードバック線36内の1ビツト遅延回路34を介して加算器30とに供給され
る。ディジタル・スライサ8の出力は1ビツトのアナログFIRフィルタ11に
供給される。これは、形式1の装置であるので、1ビツトのアナログFIRフィ
ルタ11における並列抵抗R1R2・・・・・・Rxは全て等しく、かつブロッ
ク40は1ビツト遅延回路である。
可能とする出力レベル数は、
L−x+i
ただし、X−遅延タップ数。
5タツプを有する完全な補間D/A変換器を変形したものは、A/D変換器に関
連付けられる。これはアナログ・コントローラ6の入力に更に4つの中間値を発
生させるので、演算増幅器のスルーレート条件を5だけ減少させる。これは、ア
ナログ・コントローラの最大ステップ幅を5だけ減少させるためである。第10
図はこのA/D変換器の一実施例を示す装置全体のブロック図である。
先の図に示した同じような特性に関する参照番号は同一にしである。線形ディジ
タル・アナログ変換器はその初段にディジタル的なオバーフロー・アキュムレー
タとして機能する複数の要素を備えており、このオバーフロー・アキュムレータ
は複数の直列構成の1ビツト遅延回路44と、複数の並列構成の抵抗Rとを有す
る非巡回型(pinite impulse response )フィルタ4
2を駆動している。非巡回型フィルタ42のタップは直列接続された複数の加算
器52の形式にある組合わせ手段50に供給される。。
非巡回型フィルタ42の出力電圧V。は線54を介して引算装置である組合わせ
回路4に供給され、そのアナログ入力をアナログ・フィードバック電圧v0と引
算形式で組合わせる。インバータ(図示なし)を854に挿入したときは、組合
わせ回路4は加算器の形式を取る必要がある。ここで必要とするアナログ・コン
トローラの仕様は次のようになる。
’1 ” 240 KIIZ
t
ES−11,4nv/r’W
必要とするアナログ・コントローラの仕様は次のようES−’11.4 nv/
E■−
ただし、
F s−10MHz
FL−10K)jZ
アナログ・コントローラ内のゲイン配分も入力段に対する要求が最小となるよう
に変形される。抵抗性の周波数補正も用いられる。従って、アナログ・コントロ
ーラにより導入された非線形性は大きく低減される。
変換器の出力ビットD。、1の歪みは、20ピット以上に屋る可能分解能を得る
ために、120Kllz帯域幅でフィルタ処理される必要がある。
このフィルタは第11図に示されており、直列接続の3つの段を有する。各段は
引算器60の形式にある組合わせ手段を備えており、この組合わせ手段は2の逆
数倍のフィード・フォワード係数を有する乗n器62に接続されている。乗算器
62は加算器64に接続され、加算器64の出力は1ビツト遅延66に接続され
、1ビツト遅延66の出力はフィードバック線68により加算器64にフィード
バックされている。D OUTのロチ化雑音スペクトルは周波数の増加と共に2
次勾配で増加するので、3次フィルタがこの分解能を達成するために必要となる
。
第11図に示す低域通過ディジタル・フィルタは乗算処理を必要とすることなく
、必要な分解能を得ている。
これはフィード・フォワード係数が常に2の逆倍数であることによる。
この低域通過ディジタル・フィルタの遮断周波数は表Aはこの低域通過フィルタ
を用いた完全なA/D変換器の可能分解能を示ず。最終出力N。U□は10F、
で再度標本化されるものと仮定している。
表 A
FC(KH2) A N□u1
6、23 8 22.2
12.48 7 19.7
25.06 6 17.2
50.53 5 14.7
102.7 4 12.4
本発明のA/D変換器は、アナログ、・コントローラにおける増幅器のスルーレ
ート仕様を低減するように非巡回型フィルタを用いることより、公知の補間フィ
ードバックA/D変換器に関連した線形性の問題を解決するものである。
第11図の新しいIIRディジタル・デシメーション・フィルタはプログラム可
能であり、容易に実施される。
更に、前記変1!に器及びデシメーション・フィルタは従来のA/D変換器より
も優れた線形性及び分解能を有する簡単、かつ安価なA/D変換器が得られる。
特定の一実施例によって本発明を説明したが、本発明の!!凹内で複数の変形が
可能なことは理解すべきである。
歌
lト
シ
1fiUH62−502091(6)
国際調査報告
Claims (5)
- 1.アナログ入力信号を受信する組合わせ手段と、前記組合わせ手段の出力を受 信するアナログ・コントローラ手段と、前記アナログ・コントローラ手段の出力 を受信する低分解能A/D変換器と、前記組合わせ手段に対するフイードパツク ・ルーフ内に配置されたデイジタル・アナログ変換器とを備えたアナログ・デイ ジタル変換器において、前記アナログ・デイジタル変換器はその出力により直列 接続された複数の遅延素子を有する非巡回型フイルタを駆動するように形成され たアキユムレータを有し、前記複数の遅延素子の出力信号を加算してデイジタル 出力信号を得ると共に、前記複数の遅延素子の出力信号を用いて前記組合わせ手 段に供給されるアナログ・フイードバツク信号を得るようにしたことを特徴とす るアナログ・デイジタル変換器。
- 2.請求の範囲第1項記載のアナログ・デイジタル変換器において、前記複数の 遅延要素は複数の1ピツト遅延要素のコントローラ手段であることを特徴とする アナログ・デイジタル変換器。
- 3.請求の範囲第1項又は第2項記載のアナログ・デイジタル変換器において、 前記組合わせ手段は引算器であり、前記アナログ入力信号を前記アナログ・フイ ードパツク信号との組合わせにより引算することを特徴とするアナログ・デイジ タル変換器。
- 4.請求の範囲第1項又は第2項記載のアナログ・デイジタル変換器において、 前記組合わせ手段は加算器であり、前記アナログ・フイードパツク信号をインバ ータを介して前記アナログ入力信号と組合わせるより加算することを特徴とする アナログ・デイジタル変換器。
- 5.請求の範囲第1項から第4項のうちのいずれか一つに記載のアナログ・デイ ジタル変換器において、前記アキユムレータはデイジタル・オバへーフロー・ア キユムレータの形式にあることを特徴とするアナログ・デイジタル変換器。
Applications Claiming Priority (2)
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GB8504711 | 1985-02-23 |
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Family Applications (1)
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Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5173698A (en) * | 1986-12-24 | 1992-12-22 | Zdzislaw Gulczynski | Flash analog-to-digital converter with integrating input stage |
JP2650711B2 (ja) * | 1988-03-25 | 1997-09-03 | 株式会社日立製作所 | オーバーサンプリングa/d変換器 |
DE3876979D1 (de) * | 1988-03-31 | 1993-02-04 | Itt Ind Gmbh Deutsche | Schaltungsanordnung zur mittelwertbildung bei der pulsdichte-d/a- oder -a/d-umsetzung. |
GB8813162D0 (en) * | 1988-06-03 | 1988-07-06 | British Telecomm | Digital-to-analogue conversion |
GB2237944A (en) * | 1989-11-06 | 1991-05-15 | Plessey Co Plc | Analogue to digital converter |
US5057840A (en) * | 1990-12-26 | 1991-10-15 | Motorola, Inc. | Σ-Δmodulator for digital-to-analog converter |
GB9103777D0 (en) * | 1991-02-22 | 1991-04-10 | B & W Loudspeakers | Analogue and digital convertors |
US5208595A (en) * | 1991-08-21 | 1993-05-04 | Wavephore, Inc. | Digitally controlled adaptive slew rate delta modulator |
GB2270595B (en) * | 1992-09-09 | 1995-12-06 | Guy De Warrenne Bruce Adams | An audio system |
US6885326B2 (en) * | 1999-02-04 | 2005-04-26 | Med-El Elektromedizinische Geraeta Gmbh | Accumulator for adaptive Σ-Δ modulation |
US6836228B1 (en) * | 2002-11-20 | 2004-12-28 | Xicor, Inc. | Analog-to-digital converter with switched integrator |
US7834935B2 (en) * | 2006-08-24 | 2010-11-16 | Ati Technologies, Inc. | SCART fast blanking signal processing |
US8242941B2 (en) * | 2007-11-20 | 2012-08-14 | The Tc Group A/S | Pulse modulation A/D-converter with feedback |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3925731A (en) * | 1974-04-18 | 1975-12-09 | Bell Telephone Labor Inc | Differential pulse coded system using shift register companding |
-
1985
- 1985-02-23 GB GB858504711A patent/GB8504711D0/en active Pending
-
1986
- 1986-02-21 WO PCT/GB1986/000093 patent/WO1986005048A1/en active IP Right Grant
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GB8604335D0 (en) | 1986-03-26 |
GB8504711D0 (en) | 1985-03-27 |
GB2171568B (en) | 1988-07-27 |
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