JP3706187B2 - ビデオ無線周波又は中間周波信号のａ／ｄ変換用回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、中間周波入力端子が、一方で制限されたダイナミック分解能の第１のＡ／Ｄ変換器を介し、他方で減算段と第２のＡ／Ｄ変換器を介して総和段の入力に接続され、上記第１のＡ／Ｄ変換器の出力が、Ｄ／Ａ変換器を介して上記減算段の第２の入力に接続されたテレビジョン受像機又はビデオレコーダのビデオ無線周波又は中間周波信号のＡ／Ｄ変換用回路に関する。
【０００２】
【従来の技術】
テレビジョン受像機の設計において、特に、チューナーの無線周波（ＲＦ）及び中間周波（ＩＦ）のアナログからディジタルへの変換用のディジタル信号の適用処理技術は重要性を増している。一方、上記信号の高周波性に起因して、特に、２５ＭＨｚの高サンプリング周波数と、１２ビットの高ダイナミック分解能に対する非常に強い要求がある。重畳された隣接チャンネルの信号に対し５０乃至６０ｄＢ劣化した中間周波数を有する所望の信号を受信する最悪の場合を想定すると、要求されるダイナミック分解能は約２０ビットに達する。その上、テレビジョンセットで得られる可能性のある中間周波信号は、少なくとも８０ＭＨｚでサンプリングする必要がある。
【０００３】
低価格のＡ／Ｄ変換器の形をなすハードウェアを使用して上記要求に合致するため、所謂２段階のＡ／Ｄ変換が提案されている。かかる回路内において、入力されるアナログ中間周波信号は、サンプル・ホールド回路を介して、ダイナミック分解能が制限された第１のＡ／Ｄ変換器に供給される。上記Ａ／Ｄ変換器の出力は、Ｄ／Ａ変換器を介して、もう一方が上記サンプル・ホールド回路の出力によって供給された減算段に供給される。上記減算段の出力は、第２のサンプル・ホールド回路を介して、より高いダイナミック分解能の第２のＡ／Ｄ変換器に供給される。上記第１のＡ／Ｄ変換器と上記第２のＡ／Ｄ変換器の出力は総和段で組み合わされ、総和段の出力は最終的なディジタル化された中間周波又は無線周波信号として使用される。このような回路は、１９９１年１０月２４日発行の“電子設計(Electronic design) ”の４７乃至５９ページに記載されている。
【０００４】
【発明が解決しようとする課題】
本発明の目的は、上記回路を単純化し、低価格のＡ／Ｄ変換器の適用を可能にすることである。本発明の一実施例によれば、ディジタル適応的較正は、実質的により高精度のハードウェア部品の新しい可能性を提供する。
【０００５】
【課題を解決するための手段】
本発明は、中間周波入力端子が、一方で制限されたダイナミック分解能の第１のＡ／Ｄ変換器を介し、他方で減算段と第２のＡ／Ｄ変換器を介して総和段の入力に接続され、上記第１のＡ／Ｄ変換器は、Ｄ／Ａ変換器を介して上記減算段の第２の入力に接続されたテレビジョン受像機又はビデオレコーダのビデオ無線周波又は中間周波信号のＡ／Ｄ変換用回路に係る。
【０００６】
本発明によれば、上記目的を達成するため、上記第１の端子と上記減算段の間にアナログ遅延装置が介挿されている。
本発明の一実施例によれば、上記減算段の出力は、ローパスフィルタとサンプル・ホールド回路と、Ａ／Ｄ変換器の直列回路を介して、上記総和段の入力に接続されている。好ましくは、上記第１のＡ／Ｄ変換器の入力に接続された入力を有し、第２のＤ／Ａ変換器を介して、上記第１のＡ／Ｄ変換器の出力と上記減算段の入力の間に介挿された加算段の入力に接続された出力を有する訂正アルゴリズム装置が設けられている。
【０００７】
本発明の第２の実施例によれば、上記第１のＡ／Ｄ変換器の出力は、一方で通常使用されるＤ／Ａ変換器のモデルを介し、他方で理想的なＤ／Ａ変換器を介して、上記総和段に接続された出力を有する第２の減算段の入力に接続されている。
本発明の更なる実施例によれば、ディジタル化されるべき信号の占有されていない周波数領域にあるテスト信号は、上記信号中に挿入され、上記Ｄ／Ａ変換器の持続的な適応的較正のため使用される。
【０００８】
上記第１のＡ／Ｄ変換器と上記Ｄ／Ａ変換器は、共に、完全な回路の通常のクロックレートよりも実質的に高い増加したクロックレートを有するクロック信号によって制御される。
本発明をより良く理解するため、以下、添付図面を参照して本発明の実施例を説明する。
【０００９】
【発明の実施の形態】
図１において、入力する中間周波テレビジョン信号は、端子１から自動利得制御（ＡＧＣ）回路３によって増幅率が制御される制御可能増幅器２に供給される。増幅器２の増幅は、次の段で入力信号が有効ダイナミックレンジを完全に活用するように制御される。従来技術の回路によれば、サンプル・ホールド回路は増幅器２の出力に接続されている。本発明の一実施例によれば、このサンプル・ホールド回路は取り除かれ、減算段５に接続された出力を有するアナログ遅延装置４が代わりに用いられている。増幅器２からの出力電圧は、ビット数がｌビット、場合によっては１０ビットの制限されたダイナミック分解能を有する第１のＡ／Ｄ変換器１０に供給されている。変換器１０からのアナログ出力信号は、Ｄ／Ａ変換器１１を介して減算段５の入力に接続され、上記アナログ出力信号は、減算段５において増幅器２により供給され遅延装置４によって遅延された中間周波信号から減算される。減算段５の出力で得られた差分信号は、増幅率２l の帯域制限増幅器６の中を通り、クロック信号ｆｓを供給されたサンプル・ホールド回路７に達する。サンプル・ホールド回路７は、Ａ／Ｄ変換器８内の第２のＡ／Ｄ変換のため動作する。第２のＡ／Ｄ変換器８は、誤差訂正のためｌビット以上の分解能を有する。Ａ／Ｄ変換器１０の入力と、Ｄ／Ａ変換器１１の出力の間に別のサンプル・ホールド回路を使用しないようにするため、Ａ／Ｄ変換器１０とＤ／Ａ変換器１１は、増加したクロックレートｎｆｓで動作する必要がある。Ａ／Ｄ変換器１０とＡ／Ｄ変換器８の出力は、共に、出力端子１２に最終的なディジタル化された中間周波信号を発生する総和段９に供給される。
【００１０】
アナログ遅延装置４をできる限り簡単に構成するため、その遅延時間はＡ／Ｄ変換器１０とＤ／Ａ変換器１１を最大クロックレートで駆動することにより最小限に維持される。
以下、信号の誤差訂正をより詳しく説明する。Ｄ／Ａ変換器の誤差は、実際のアナログ出力と、あるディジタルコードがその変換器に印加されたとき期待される出力との間の差である。差の発生源は、利得誤差、零位置誤差、線形性誤差及びノイズによって生じる。最後のノイズ、即ち、内部的に発生されたランダムノイズは、Ｄ／Ａ変換器の場合、主な要因ではない。Ｄ／Ａ変換器において、より重要な要因は、非常に多様な方法でディジタル信号のカップリングのためにＤ／Ａ変換器の出力に生じる高振幅、低電力のスパイクの形をした干渉である。しかし、この妨害は、サンプル・ホールド回路が第２のＡ／Ｄ変換器８の前に設けられている図１に示した回路によれば実質的に低減される。利得誤差に関し、適当な電源は、そのアーキテクチャーで要求される論理レベルと、利用されるべきアナログ出力信号を考慮して利用される。負の数に対応する負の電流を実際に発生する殆ど全てのバイポーラ変換器の代わりに、ユニポーラＤ／Ａ変換器が使用され、出力は最上位ビットの半分オフセットされるので、オフセット誤差は利得誤差と同様の電源電圧への依存性を示す。線形性に関し、あらゆる二つの隣接するディジタルコードによって、厳密に最下位１ビットの隔たりのある出力値が測定される。測定された較差の理想的な差からの偏りは、最下位１ビットのサブ乗数倍で表わされた差分非線形性と呼ばれる。かかる差分非線形性は、通常、Ｄ／Ａ変換器の抵抗の公差によって生じる。約１２ビットの精度は、レーザートリマー可能な薄膜レジスタを含むことによって達成される。
【００１１】
図２には、誤差訂正を付加的に備えた本発明の一実施例が示されている。Ｄ／Ａ変換器１１に供給されたディジタル入力信号は、更に訂正アルゴリズム装置１３に供給される。このアルゴリズムは、ルックアップテーブル（ＬＵＴ）１４に格納された経験的に決められたデータに基づいている。装置１３の出力は、Ｄ／Ａ変換器１１の出力と減算段５の入力の間に介挿された加算段１６の入力に接続された出力を有する第２のＤ／Ａ変換器１５の入力に接続されている。装置１３は、第１のＤ／Ａ変換器１１よりも相対的に低下した基準電圧で第２のＤ／Ａ変換器１５を駆動する。加算段１６内で、Ｄ／Ａ変換器１５からのアナログ訂正信号は第１のＤ／Ａ変換器１１の出力に加算され、これにより、低減された精度のＤ／Ａ変換器の適用が可能になる。
【００１２】
図３には、ディジタル訂正を使用する本発明の他の実施例が示されている。訂正アルゴリズムは、原則的に、Ｄ／Ａ変換器の経験的に測定された誤差を考慮して通常使用される変換器のモデルであるＤ／Ａ変換器１７により構成される。更に、理想的なＤ／Ａ変換器１８が設けられている。両方のＤ／Ａ変換器１７及び１８は、Ａ／Ｄ変換器１０のディジタル出力信号が供給される。Ｄ／Ａ変換器１７及び１８の出力は減算段１９に供給される。上記減算段１９の出力は、総和段９において第２のＡ／Ｄ変換器８の出力信号に加算された訂正信号を表わす上記信号の差である。
【００１３】
ディジタル化されるべき中間周波信号の占有されていない周波数領域にテスト信号を挿入することにより、ディジタル−アナログ変換器のモデル１７の持続的な適応的較正を行なうことが可能になる。サイン曲線状の信号は上記テスト信号として既に利用され、必要なデータの簡単な評価が可能になる。この特長は、温度依存性データを評価することが必要な場合に特に都合がよい。
【００１４】
提案したＡ／Ｄ変換アーキテクチャーの達成可能な高いダイナミックレンジにより、現在のアナログ中間周波モジュールの鋸歯状フィルタは省くことが可能になり、これにより、好ましくは単一チップ上にディジタル中間周波の解決法を完全に集積化することを自由に行なえるようになる。
【図面の簡単な説明】
【図１】本発明を組み込む中間周波テレビジョン信号用のＡ／Ｄ変換回路のブロック図である。
【図２】本発明の一実施例のブロック図である。
【図３】本発明の第２の実施例のブロック図である。
【符号の説明】
１ 入力端子
２ 制御可能増幅器
３ 自動利得制御回路
４ アナログ遅延装置
５，１９ 減算段
６ 帯域制限増幅器
７ サンプル・ホールド回路
８ 第２のＡ／Ｄ変換器
９ 総和段
１０ 第１のＡ／Ｄ変換器
１１ 第１のＤ／Ａ変換器
１２ 出力端子
１３ 訂正アルゴリズム装置
１５ 第２のＤ／Ａ変換器
１６ 加算段
１７ Ｄ／Ａ変換器のモデル
１８ 理想的なＤ／Ａ変換器
【発明の属する技術分野】
本発明は、中間周波入力端子が、一方で制限されたダイナミック分解能の第１のＡ／Ｄ変換器を介し、他方で減算段と第２のＡ／Ｄ変換器を介して総和段の入力に接続され、上記第１のＡ／Ｄ変換器の出力が、Ｄ／Ａ変換器を介して上記減算段の第２の入力に接続されたテレビジョン受像機又はビデオレコーダのビデオ無線周波又は中間周波信号のＡ／Ｄ変換用回路に関する。
【０００２】
【従来の技術】
テレビジョン受像機の設計において、特に、チューナーの無線周波（ＲＦ）及び中間周波（ＩＦ）のアナログからディジタルへの変換用のディジタル信号の適用処理技術は重要性を増している。一方、上記信号の高周波性に起因して、特に、２５ＭＨｚの高サンプリング周波数と、１２ビットの高ダイナミック分解能に対する非常に強い要求がある。重畳された隣接チャンネルの信号に対し５０乃至６０ｄＢ劣化した中間周波数を有する所望の信号を受信する最悪の場合を想定すると、要求されるダイナミック分解能は約２０ビットに達する。その上、テレビジョンセットで得られる可能性のある中間周波信号は、少なくとも８０ＭＨｚでサンプリングする必要がある。
【０００３】
低価格のＡ／Ｄ変換器の形をなすハードウェアを使用して上記要求に合致するため、所謂２段階のＡ／Ｄ変換が提案されている。かかる回路内において、入力されるアナログ中間周波信号は、サンプル・ホールド回路を介して、ダイナミック分解能が制限された第１のＡ／Ｄ変換器に供給される。上記Ａ／Ｄ変換器の出力は、Ｄ／Ａ変換器を介して、もう一方が上記サンプル・ホールド回路の出力によって供給された減算段に供給される。上記減算段の出力は、第２のサンプル・ホールド回路を介して、より高いダイナミック分解能の第２のＡ／Ｄ変換器に供給される。上記第１のＡ／Ｄ変換器と上記第２のＡ／Ｄ変換器の出力は総和段で組み合わされ、総和段の出力は最終的なディジタル化された中間周波又は無線周波信号として使用される。このような回路は、１９９１年１０月２４日発行の“電子設計(Electronic design) ”の４７乃至５９ページに記載されている。
【０００４】
【発明が解決しようとする課題】
本発明の目的は、上記回路を単純化し、低価格のＡ／Ｄ変換器の適用を可能にすることである。本発明の一実施例によれば、ディジタル適応的較正は、実質的により高精度のハードウェア部品の新しい可能性を提供する。
【０００５】
【課題を解決するための手段】
本発明は、中間周波入力端子が、一方で制限されたダイナミック分解能の第１のＡ／Ｄ変換器を介し、他方で減算段と第２のＡ／Ｄ変換器を介して総和段の入力に接続され、上記第１のＡ／Ｄ変換器は、Ｄ／Ａ変換器を介して上記減算段の第２の入力に接続されたテレビジョン受像機又はビデオレコーダのビデオ無線周波又は中間周波信号のＡ／Ｄ変換用回路に係る。
【０００６】
本発明によれば、上記目的を達成するため、上記第１の端子と上記減算段の間にアナログ遅延装置が介挿されている。
本発明の一実施例によれば、上記減算段の出力は、ローパスフィルタとサンプル・ホールド回路と、Ａ／Ｄ変換器の直列回路を介して、上記総和段の入力に接続されている。好ましくは、上記第１のＡ／Ｄ変換器の入力に接続された入力を有し、第２のＤ／Ａ変換器を介して、上記第１のＡ／Ｄ変換器の出力と上記減算段の入力の間に介挿された加算段の入力に接続された出力を有する訂正アルゴリズム装置が設けられている。
【０００７】
本発明の第２の実施例によれば、上記第１のＡ／Ｄ変換器の出力は、一方で通常使用されるＤ／Ａ変換器のモデルを介し、他方で理想的なＤ／Ａ変換器を介して、上記総和段に接続された出力を有する第２の減算段の入力に接続されている。
本発明の更なる実施例によれば、ディジタル化されるべき信号の占有されていない周波数領域にあるテスト信号は、上記信号中に挿入され、上記Ｄ／Ａ変換器の持続的な適応的較正のため使用される。
【０００８】
上記第１のＡ／Ｄ変換器と上記Ｄ／Ａ変換器は、共に、完全な回路の通常のクロックレートよりも実質的に高い増加したクロックレートを有するクロック信号によって制御される。
本発明をより良く理解するため、以下、添付図面を参照して本発明の実施例を説明する。
【０００９】
【発明の実施の形態】
図１において、入力する中間周波テレビジョン信号は、端子１から自動利得制御（ＡＧＣ）回路３によって増幅率が制御される制御可能増幅器２に供給される。増幅器２の増幅は、次の段で入力信号が有効ダイナミックレンジを完全に活用するように制御される。従来技術の回路によれば、サンプル・ホールド回路は増幅器２の出力に接続されている。本発明の一実施例によれば、このサンプル・ホールド回路は取り除かれ、減算段５に接続された出力を有するアナログ遅延装置４が代わりに用いられている。増幅器２からの出力電圧は、ビット数がｌビット、場合によっては１０ビットの制限されたダイナミック分解能を有する第１のＡ／Ｄ変換器１０に供給されている。変換器１０からのアナログ出力信号は、Ｄ／Ａ変換器１１を介して減算段５の入力に接続され、上記アナログ出力信号は、減算段５において増幅器２により供給され遅延装置４によって遅延された中間周波信号から減算される。減算段５の出力で得られた差分信号は、増幅率２l の帯域制限増幅器６の中を通り、クロック信号ｆｓを供給されたサンプル・ホールド回路７に達する。サンプル・ホールド回路７は、Ａ／Ｄ変換器８内の第２のＡ／Ｄ変換のため動作する。第２のＡ／Ｄ変換器８は、誤差訂正のためｌビット以上の分解能を有する。Ａ／Ｄ変換器１０の入力と、Ｄ／Ａ変換器１１の出力の間に別のサンプル・ホールド回路を使用しないようにするため、Ａ／Ｄ変換器１０とＤ／Ａ変換器１１は、増加したクロックレートｎｆｓで動作する必要がある。Ａ／Ｄ変換器１０とＡ／Ｄ変換器８の出力は、共に、出力端子１２に最終的なディジタル化された中間周波信号を発生する総和段９に供給される。
【００１０】
アナログ遅延装置４をできる限り簡単に構成するため、その遅延時間はＡ／Ｄ変換器１０とＤ／Ａ変換器１１を最大クロックレートで駆動することにより最小限に維持される。
以下、信号の誤差訂正をより詳しく説明する。Ｄ／Ａ変換器の誤差は、実際のアナログ出力と、あるディジタルコードがその変換器に印加されたとき期待される出力との間の差である。差の発生源は、利得誤差、零位置誤差、線形性誤差及びノイズによって生じる。最後のノイズ、即ち、内部的に発生されたランダムノイズは、Ｄ／Ａ変換器の場合、主な要因ではない。Ｄ／Ａ変換器において、より重要な要因は、非常に多様な方法でディジタル信号のカップリングのためにＤ／Ａ変換器の出力に生じる高振幅、低電力のスパイクの形をした干渉である。しかし、この妨害は、サンプル・ホールド回路が第２のＡ／Ｄ変換器８の前に設けられている図１に示した回路によれば実質的に低減される。利得誤差に関し、適当な電源は、そのアーキテクチャーで要求される論理レベルと、利用されるべきアナログ出力信号を考慮して利用される。負の数に対応する負の電流を実際に発生する殆ど全てのバイポーラ変換器の代わりに、ユニポーラＤ／Ａ変換器が使用され、出力は最上位ビットの半分オフセットされるので、オフセット誤差は利得誤差と同様の電源電圧への依存性を示す。線形性に関し、あらゆる二つの隣接するディジタルコードによって、厳密に最下位１ビットの隔たりのある出力値が測定される。測定された較差の理想的な差からの偏りは、最下位１ビットのサブ乗数倍で表わされた差分非線形性と呼ばれる。かかる差分非線形性は、通常、Ｄ／Ａ変換器の抵抗の公差によって生じる。約１２ビットの精度は、レーザートリマー可能な薄膜レジスタを含むことによって達成される。
【００１１】
図２には、誤差訂正を付加的に備えた本発明の一実施例が示されている。Ｄ／Ａ変換器１１に供給されたディジタル入力信号は、更に訂正アルゴリズム装置１３に供給される。このアルゴリズムは、ルックアップテーブル（ＬＵＴ）１４に格納された経験的に決められたデータに基づいている。装置１３の出力は、Ｄ／Ａ変換器１１の出力と減算段５の入力の間に介挿された加算段１６の入力に接続された出力を有する第２のＤ／Ａ変換器１５の入力に接続されている。装置１３は、第１のＤ／Ａ変換器１１よりも相対的に低下した基準電圧で第２のＤ／Ａ変換器１５を駆動する。加算段１６内で、Ｄ／Ａ変換器１５からのアナログ訂正信号は第１のＤ／Ａ変換器１１の出力に加算され、これにより、低減された精度のＤ／Ａ変換器の適用が可能になる。
【００１２】
図３には、ディジタル訂正を使用する本発明の他の実施例が示されている。訂正アルゴリズムは、原則的に、Ｄ／Ａ変換器の経験的に測定された誤差を考慮して通常使用される変換器のモデルであるＤ／Ａ変換器１７により構成される。更に、理想的なＤ／Ａ変換器１８が設けられている。両方のＤ／Ａ変換器１７及び１８は、Ａ／Ｄ変換器１０のディジタル出力信号が供給される。Ｄ／Ａ変換器１７及び１８の出力は減算段１９に供給される。上記減算段１９の出力は、総和段９において第２のＡ／Ｄ変換器８の出力信号に加算された訂正信号を表わす上記信号の差である。
【００１３】
ディジタル化されるべき中間周波信号の占有されていない周波数領域にテスト信号を挿入することにより、ディジタル−アナログ変換器のモデル１７の持続的な適応的較正を行なうことが可能になる。サイン曲線状の信号は上記テスト信号として既に利用され、必要なデータの簡単な評価が可能になる。この特長は、温度依存性データを評価することが必要な場合に特に都合がよい。
【００１４】
提案したＡ／Ｄ変換アーキテクチャーの達成可能な高いダイナミックレンジにより、現在のアナログ中間周波モジュールの鋸歯状フィルタは省くことが可能になり、これにより、好ましくは単一チップ上にディジタル中間周波の解決法を完全に集積化することを自由に行なえるようになる。
【図面の簡単な説明】
【図１】本発明を組み込む中間周波テレビジョン信号用のＡ／Ｄ変換回路のブロック図である。
【図２】本発明の一実施例のブロック図である。
【図３】本発明の第２の実施例のブロック図である。
【符号の説明】
１ 入力端子
２ 制御可能増幅器
３ 自動利得制御回路
４ アナログ遅延装置
５，１９ 減算段
６ 帯域制限増幅器
７ サンプル・ホールド回路
８ 第２のＡ／Ｄ変換器
９ 総和段
１０ 第１のＡ／Ｄ変換器
１１ 第１のＤ／Ａ変換器
１２ 出力端子
１３ 訂正アルゴリズム装置
１５ 第２のＤ／Ａ変換器
１６ 加算段
１７ Ｄ／Ａ変換器のモデル
１８ 理想的なＤ／Ａ変換器
Claims (3)
- テレビジョン受像機又はビデオレコーダにおけるビデオ無線周波又は中間周波信号のＡ／Ｄ変換用回路であって、
当該Ａ／Ｄ変換用回路の入力信号を受け取り、当該Ａ／Ｄ変換用回路の全体よりも制限された分解能を備えた第１のＡ／Ｄ変換器が設けられ、
該第１のＡ／Ｄ変換器の入力信号はアナログ遅延手段を介して減算段の第１の入力へ供給され、
該第１のＡ／Ｄ変換器の出力信号を受け取るＤ／Ａ変換器が設けられ、
該Ｄ／Ａ変換器の出力信号は、該減算段において第１の入力へ供給された信号から減算され、
該第１のＡ／Ｄ変換器の出力信号及び第２のＡ／Ｄ変換器からの出力信号から、当該Ａ／Ｄ変換用回路の出力信号を形成する総和段が設けられ、
該減算段の出力信号を、サンプル・ホールド回路を介して、該第２のＡ／Ｄ変換器の入力へ供給するローパスフィルタが更に設けられていることを特徴とするＡ／Ｄ変換用回路。 - 該第１のＡ／Ｄ変換器の出力信号は訂正アルゴリズム装置の入力にも供給され、
該訂正アルゴリズム装置の出力信号は更なるＤ／Ａ変換器へ供給され、
該更なるＤ／Ａ変換器の出力信号は、該Ｄ／Ａ変換器の訂正された出力信号を該減算段へ供給するため、該Ｄ／Ａ変換器の出力信号に加算される、
請求項１記載のＡ／Ｄ変換用回路。 - 該第１のＡ／Ｄ変換器及び該Ｄ／Ａ変換器は、該第２のＡ／Ｄ変換器及び該サンプル・ホールド回路のクロックレートよりも高い増倍されたクロックレートを有するクロック信号によって制御される、請求項１又は２記載のＡ／Ｄ変換用回路。
Applications Claiming Priority (2)
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|---|---|---|---|
| EP95400129 | 1995-01-23 | ||
| FR95400129:3 | 1995-01-23 |
Publications (2)
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|---|---|
| JPH08293793A JPH08293793A (ja) | 1996-11-05 |
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Family
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Family Applications (1)
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|---|---|---|---|
| JP00873796A Expired - Fee Related JP3706187B2 (ja) | 1995-01-23 | 1996-01-22 | ビデオ無線周波又は中間周波信号のａ／ｄ変換用回路 |
Country Status (3)
| Country | Link |
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