JP2734566B2 - アナログ・デジタル変換装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、デジタル・オーディオ・テープレコーダ等
に用いられるアナログ・デジタル変換装置に関するもの
である。

従来の技術 近年、デジタル音響機器において、アナログ・デジタ
ル変換装置が不可欠な物となっている。以下、図面を参
照しながら従来のアナログ・デジタル変換装置の一例に
ついて説明する。

第５図はΔΣ変調器を用いた従来のアナログ・デジタ
ル変換装置の一構成例である。第５図に於て１はアナロ
グ入力信号を１ビットのデジタル信号データに変換する
ΔΣ変調器、２はΔΣ変調器１の出力データを入力とす
る非巡回形デジタルフィルタ、８は非巡回形デジタルフ
ィルタ２の出力データを入力とするデジタル２重積分回
路、９は非巡回形デジタルフィルタ２と２重積分回路８
より構成されるデジタルフィルタである。デジタルフィ
ルタ９の伝達関数は でありサンプリング周波数を6.144MHzとした時の周波数
特性図は第６図となる。

第５図のアナログ・デジタル変換装置は、デジタルフ
ィルタ９のローパス特性によりΔΣ変調器に於て発生す
る高周波ノイズを減衰させ、所望のアナログ・デジタル
変換データを得るものである。

発明が解決しようとする課題 第７図にΔΣ変調器の一構成例を示す。第７図に於て
20はアナログ積分回路、21はアナログ積分回路20の出力
信号電圧と基準電圧の大小を比較し１ビットのデジタル
・データを出力する比較器、22は比較器21の出力データ
を１サンプル時間遅延させる単位遅延器、23は単位遅延
器22の出力データをアナログ電圧値に変換する１ビット
D/Aコンバータ、24は１ビットD/Aコンバータ23の出力と
アナログ入力信号を加算するアナログ加算器である。第
７図に示すΔΣ変調器に於て、比較器21と１ビットD/A
コンバータ23の特性ばらつきにより、１ビット・デジタ
ル出力信号にデジタル直流オフセットが生ずる。直流オ
フセットが含まれる１ビット・デジタル信号データを第
５図に示すデジタルフィルタ９の入力に与えた時、出力
として得られるアナログ・デジタル変換出力データに
は、やはり直流オフセットが含まれる。直流オフセット
が含まれるデジタル・データをデジタル信号処理により
音質調整を行った時、周波数特性を変化させた瞬間に出
力信号に大きな不連続を生じ、クリック音と呼ばれる衝
撃音が発生する。また直流オフセットが含まれるデジタ
ル・データをデジタル信号処理によりレベル表示した
時、無信号入力時においてもレベル・メーターに表示が
現われるという不都合が生じる。

アナログ・デジタル変換出力データに含まれる直流オ
フセットを除去するために、従来は第８図に示すアナロ
グ・デジタル変換装置が主に用いられる。第８図につい
て図面を参照しながら説明する。第８図に於てΔΣ変調
器１及び非巡回形デジタルフィルタ２は第５図の従来構
成例と同一である。第８図のアナログ・デジタル変換装
置の２重積分回路の２段目積分回路において、アナログ
・デジタル変換出力データが正の時は正方向にカウント
し負の時は負方向にカウントしカウント値の絶対値が最
大カウント値C_maxに達した時オーバーフローパルスとカ
ウント値の符号を出力してカウント値をクリアーするア
ップダウンカウンタ６と、前記アップカウンタ６のオー
バーフローパルスが発生しかつ前記カウント値の符号が
正の時は定数−Ｃを出力し前記オーバーフローパルスが
発生しかつ前記カウント値の符号が負の時は定数＋Ｃを
出力しオーバーフローパルスが発生しない時は零を出力
するデコーダ14を有し、前記デコーダ14の出力データを
２段目積分回路入力に加えることにより、アナログ・デ
ジタル変換出力データに含まれる直流オフセットの符号
を検出し、直流オフセットを減ずる方向に出力データを
補正している。なお、イネーブル・パルスとしては第２
図に示すタイミングのパルスを用いる。

しかし、第８図に示すアナログ・デジタル変換装置に
おいてはアナログ・デジタル変換精度の劣化を防ぐため
デコーダ14の出力振幅Ｃを十分小さくする必要があり、
さらに低周波入力信号による誤動作を防ぐためアップダ
ウンカウンタ６のbit数を大きくし最大カウント値C_max
を大きな値にする必要がある。このことは直流オフセッ
ト除去の動作時間が長くなることを意味し、特に入力に
直流オフセットより大きい振幅の信号が与えられた時、
非常に長い直流オフセット除去時間を擁する。

また、第８図に示すアナログ・デジタル変換装置はオ
フセット除去動作部にかなり大きな回路を必要とする。

本発明は上記問題点に鑑み、従来の構成を若干変更す
ることにより、アナログ・デジタル変換出力に含まれる
直流オフセットを短時間で除去することのできるアナロ
グ・デジタル変換装置、及び簡単な回路で直流オフセッ
トを除去可能なアナログ・デジタル変換装置を提供する
ものである。

課題を解決するための手段 前記課題を解決するために本発明のアナログ・デジタ
ル変換装置は、 １ アナログ入力信号を１ビットのデジタル信号に変換
するΔΣ変調器と、前記ΔΣ変調器の出力データを入力
とし伝達関数が で表される非巡回形デジタルフィルタと、前記非巡回形
デジタルフィルタの出力データを入力とし伝達関数が H₂（Ｚ）＝1/（１−Z^-1）^m-1 で表される（ｍ−１）重デジタル積分回路の３つの要素
により構成される基本アナログ・デジタル変換手段と、
前記基本アナログ・デジタル変換手段の出力データを第
１の入力とする第１の加算回路と、前記第１の加算回路
の出力データを入力としデータを１サンプル時間遅延さ
せる第１の単位遅延素子と、サンプルni個につき１個前
記第１の単位遅延素子の出力データに−2^k（ｋ＜０、k:
整数）の重みを付けて出力し他のサンプルはすべて零を
出力する第１の重み付け回路と、前記第１の重み付け回
路の出力データと前記第１の単位遅延素子の出力データ
とを加算する第２の加算回路とを具備し、前記第２の加
算回路の出力を前記第１の加算回路の第２の入力とし、
前記第１の単位遅延素子の出力データをアナログ・デジ
タル変換出力データとするよう構成されている。

また、前記基本アナログ・デジタル変換手段の出力デ
ータを第１の入力とする第３の加算回路と、前記第３の
加算回路の出力データを入力としデータを１サンプル時
間遅延させる第２の単位遅延素子と、サンプルni個につ
き１度前記第２の単位遅延素子の出力データの任意のビ
ットにアナログ・デジタル変換出力が正ならば０を、負
ならば１を挿入する第１のデコード回路とを具備し、前
記第１のデコード回路出力を前記第３の加算回路の第２
の入力とし、前記第２の単位遅延素子出力をアナログ・
デジタル変換出力データとするよう構成されている。

さらに、前記基本アナログ・デジタル変換手段の出力
データを第１の入力とする第４の加算回路と、前記第４
の加算回路の出力データを入力としデータを１サンプル
時間遅延させる第３の単位遅延素子と、サンプルni個に
つき１個前記第３の単位遅延素子の出力データに−2
^k（ｋ＜０、k:整数）の重みを付けて出力し他のサンプ
ルはすべて零を出力する第２の重み付け回路と、前記第
３の単位遅延素子の出力データが正の時は正方向にカウ
ントし負の時は負方向にカウントしカウント値の絶対値
が最大カウント値C_maxに達した時オーバーフローパルス
とカウント値の符号を出力してカウント値をクリアーす
るアップカウンタと前記アップダウンカウンタのオーバ
ーフローパルスが発生しかつ前記アップダウンカウンタ
のカウント値の符号が正の時は定数−Ｃを出力し前記オ
ーバーフローパルスが発生しかつ前記カウント値の符号
が負の時は定数＋Ｃを出力しオーバーフローパルスが発
生しない時は零を出力する第２のデコード回路と、電源
投入後の一定時間は前記第２の重み付け回路の出力デー
タを選択し以後は前記第２のデコード回路の出力データ
を選択し出力するセレクタと、前記セレクタの出力デー
タと前記第３の単位遅延素子の出力データを加算する第
５の加算回路とを具備し、前記第５の加算回路の出力デ
ータを前記第４の加算回路の第２の入力とし、前記第３
の単位遅延素子の出力データをアナログ・デジタル変換
出力データとするよう構成されている。

作用 本発明は前記構成によって、以下のごとく作用し前記
課題を解決する。

１ アナログ・デジタル変換出力データを重み付けして
最終段積分器入力から減算することにより、直流に対す
る負帰還路を形成し、アナログ・デジタル変換出力に含
まれる直流オフセットを除去する。線形な特性を有する
ので入力信号に依存しない一定の時間でオフセット除去
が行える。

さらに、ni個に１回重み付けを行うことで重み付け係
数の絶対値を大きく取れるため、語長制限の影響をうけ
にくく、短い語長すなわち小さい回路規模で実現可能で
ある。また、ni個に１回重み付けを行うことによる、高
周波成分の直流への折り返しは、非巡回型デジタルフィ
ルタの伝達関数における。

（１−Z^-ni） の項で表されるくし形フィルタにより減衰するため問題
とはならない。

２ 重みが2ⁱでMSBに対して十分小さい重みの任意のビ
ットが０である確率は1/2、１である確率も1/2であるの
で、このビットに０を挿入することは時間平均的には2
^i-1を減算することに等しく、１を挿入することは時間
平均的に2^i-1を加算することに等しい。アナログ・デジ
タル変換出力データが次式で表されるとする時、 ｙ＝α＋β・cos（ωｔ）（α：直流オフセット、
β：交流振幅） アナログ・デジタル変換出力の符号が正である確率
は、 でありαに対し単調に増加する。

よって第２の単位遅延素子の出力データの任意のビッ
トに、アナログ・デジタル変換出力が正ならば０を負な
らば１を挿入するならば、時間平均的に直流負帰還路が
形成され直流オフセット除去が行え、加算回路やカウン
タを必要とせず簡単な回路で構成可能であるという特徴
を有する。

３ 第４図に示すアナログ・デジタル変換装置は非常に
長いオフセット除去時間を要するという課題があるもの
の、アナログ・デジタル変換精度にほとんど影響を及ぼ
さずに直流オフセット除去が行えるという長所を持つ。
一方、特許請求の範囲第１項記載のアナログ・デジタル
変換装置では、入力信号に依存せず短い時間でオフセッ
ト除去が可能であるという長所を持つが、重み付け回路
における下位ビットの切捨てにより完全に直流オフセッ
トを除去できないという課題がある。処理の語長を大き
くし、切捨てを行わないようにすれば完全に直流オフセ
ットを除去できるが、第１の加算回路及び第２の加算回
路の回路規模と動作速度の点に課題が残る。

そこで、第５図の従来のアナログ・デジタル変換装置
と特許請求の範囲第１項記載のアナログ・デジタル変換
装置とを組み合わせることによって、短時間で直流オフ
セット除去が行えかつ高いアナログ・デジタル変換精度
を持つアナログ・デジタル変換装置が実現できる。

すなわち、動作開始より一定時間は前記作用第１項に
示す通りに動作し、初期状態での大きな直流オフセット
を除去する。動作開始より一定時間経過後は、アナログ
・デジタル変換出力データの正／負によりカウンタをカ
ウントアップ／カウントダウンしカウント値の絶対値が
最大カウント値C_maxを越えた時のカウント値の符号を検
出することによりアナログ・デジタル変換出力に含まれ
る直流オフセットの符号を検出し直流オフセットを打ち
消す方向に定数−C/＋Ｃを加えて、前記作用第１項に示
す動作では除去しきれなかった直流オフセットや温度変
化等によりゆっくりと変化する直流オフセットの除去を
行う。

実 施 例 以下本発明の実施例について図面を参照しながら説明
する。

第１図は本発明の第１の実施例におけるアナログ・デ
ジタル変換装置の構成図を示すものである。

第１図において、１はアナログ入力信号を１ビットの
デジタル信号に変換するΔΣ変調器、２は前記ΔΣ変調
器１の出力データを入力とし伝達関数が H₁（Ｚ）＝（１−Z^-128）^２ で表される非巡回形デジタルフィルタ、３は前記非巡回
形デジタルフィルタ２の出力データを入力とし伝達関数
が H₂（Ｚ）＝1/（１−Z^-1） で表される１重デジタル積分回路、４は前記ΔΣ変調器
１と前記非巡回形デジタルフィルタ２と前記１重デジタ
ル積分回路３の３つの要素により構成される基本アナロ
グ・デジタル変換手段、５は前記基本アナログ・デジタ
ル変換手段４の出力データを第１の入力とする第１の加
算回路、６は前記第１の加算回路５の出力データを入力
としデータを１サンプル時間遅延させる第１の単位遅延
素子、７はサンプル128個につき１個前記第１の単位遅
延素子６の出力データに−2^-8の重みを付けて出力し他
のサンプルはすべて零を出力する第１の重み付け回路、
８は前記第１の重み付け回路の出力データと前記第１の
単位遅延素子の出力データとを加算する第２の加算回路
である。

第１図に示すアナログ・デジタル変換装置は、イネー
ブル・パルスが“Low"レベルのとき、第５図に示すアナ
ログ・デジタル変換装置と同一回路となり、デジタルフ
ィルタの周波数特設は第６図となる。

イネーブル・パルスとして第２図に示すタイミングの
パルスを与えた時、アナログ・デジタル変換出力はサン
プル128個につき１回直流オフセットを減ずる方向に修
正される。オフセット除去に要する時間は重み付け係数
により決まり、サンプリング周期をＴとすると、ｔ＝12
8Tで（１−2^-8）に減衰する。直流オフセットが−60dB
に減衰するまでの時間は 1/1000＝（１−2^-8）^t/128T より ｔ＝128T＊log（1/1000）/log（１−2^-8） サンプリング周波数が6.144MHzとすると約40msとなる。

ここで、第１図の非巡回形デジタルフィルタ２の出力
に128T/n（ｎは整数、１≦ｎ≦128）の周期を持つ交流
信号成分が含まれていたとすると、サンプル128個につ
き１回発生するイネーブル・パルスにより前記交流信号
成分が直流へ折り返り、第１図のアナログ・デジタル変
換装置は前記交流信号成分を直流オフセットとみなして
しまうが、非巡回形デジタルフィルタ２はその伝達関数
における（１−Z^-128）の項により128T/nの周期を持つ
交流信号を伝送しないので交流信号を直流オフセットと
みなすことはない。

第３図は本発明の第２の実施例におけるアナログ・デ
ジタル変換装置の構成図を示すものである。

第３図において、４は基本アナログ・デジタル変換手
段、９は前記基本アナログ・デジタル変換手段４の出力
データを第１の入力とする第３の加算回路、10は前記第
３の加算回路９の出力データを入力としデータを１サン
プル時間遅延させる第２の単位遅延素子、11はサンプル
128個につき１度前記第２の単位遅延素子10の出力デー
タのLSBにアナログ・デジタル変換出力が正ならば０
を、負ならば１を挿入し第３の加算回路９の第２の入力
に与える第１のデコード回路である。

第３図に示すアナログ・デジタル変換装置は、イネー
ブル・パルスが“Low"レベルのとき、第５図に示すアナ
ログ・デジタル変換装置と同一回路となり、デジタルフ
ィルタの周波数特性は第６図となる。

イネーブル・パルスとして第２図に示すタイミングの
パルスを与えると、サンプル128個につき１回第３の加
算回路９の第２の入力データのLSBにアナログ・デジタ
ル変換出力データのMSBが挿入される。アナログ・デジ
タル変換出力が正の時MSB＝“0"であり、この時第３の
加算回路９の第２の入力データのLSBが“1"である確率
は1/2であるので時間平均的に見ると第３の加算回路９
の第２の入力データよりLSB/2を減算することと等し
い。

同様に、アナログ・デジタル変換出力が負の時は、時
間平均的に第３の加算回路９の第２の入力データにLSB/
2を加算することになる。アナログ・デジタル変換出力
データに含まれる直流オフセットとアナログ・デジタル
変換出力データの符号の間には、前記作用第２項記載し
た通り相関が有り、アナログ・デジタル変換出力データ
に正の直流オフセットが含まれる時はアナログ・デジタ
ル変換出力データの符号は正である確率の方が高い。よ
って、第３図のアナログ・デジタル変換装置は長時間で
平均的にアナログ・デジタル変換出力データに含まれる
直流オフセットを除去する。さらに、本発明の第１の実
施例と同様に、サンプル128個につき１回直流オフセッ
ト除去動作を行うことによる、128T/nの周期を持つ交流
信号成分の直流への折り返しは生じない。

第４図は本発明の第３の実施例におけるアナログ・デ
ジタル変換装置の構成図を示すものである。

第４図において、４は基本アナログ・デジタル変換手
段、12は基本アナログ・デジタル変換手段４の出力デー
タを第１の入力とする第４の加算回路、13は前記第４の
加算回路12の出力データを入力としデータを１サンプル
時間遅延させる第３の単位遅延素子、14はサンプル128
個につき１個前記第３の単位遅延素子13の出力データに
−2^-8の重みを付けて出し他のサンプルはすべて零を出
力する第２の重み付け回路、15は前記第３の単位遅延素
子13の出力データが正の時は正方向にカウントし負の時
は負方向にカウントしカウント値の絶対値が一定値に達
した時オーバーフローパルスとカウント値の符号を出力
してカウント値をクリアーするアップダウンカウンタ、
16は前記アップダウンカウンタ15のオーバーフローパル
スが発生しかつ前記アップダウンカウンタ15のカウント
値の符号が正の時は定数−１を出力し前記オーバーフロ
ーパルスが発生しかつ前記カウント値の符号が負の時は
定数＋１を出力しオーバーフローパルスが発生しない時
は零を出力する第２のデコード回路、17は電源投入後の
一定時間t₁の間は前記第２の重み付け回路14の出力デー
タを選択し以後は前記第２のデコード回路16の出力デー
タを選択し出力するセレクタ、18は前記セレクタ17の出
力データと前記第３の単位遅延素子13の出力データを加
算する第５の加算回路、19は電源投入後の一定時間t₁を
示すパルスを前記セレクタ17に与えるタイマ回路であ
る。

タイマ回路19の出力パルスにより、電源投入後の一定
時間t₁の間セレクタ17は重み付け回路14の出力データを
選択するため、この間の第４図のアナログ・デジタル変
換装置の動作は本発明第１の実施例と同様である。ま
た、一定時間t₁以後は第２の従来例と動作と同様である
ため説明を省略する。

発明の効果 １ 本発明は、アナログ入力信号を１ビットのデジタル
信号に変換するΔΣ変調器と、前記ΔΣ変調器の出力デ
ータを入力とし伝達関数が で表される非巡回形デジタルフィルタと、前記非巡回形
デジタルフィルタの出力データを入力とし伝達関数が H₂（Ｚ）＝1/（１−Z^-1）^m-1 で表される（ｍ−１）重デジタル積分回路の３つの要素
により構成される基本アナログ・デジタル変換手段と、
前記基本アナログ・デジタル変換手段の出力データを第
１の入力とする第１の加算回路と、前記第１の加算回路
の出力データを入力としデータを１サンプル時間遅延さ
せる第１の単位遅延素子と、サンプルni個につき１個前
記第１の単位遅延素子の出力データに−2^k（ｋ＜０、k:
定数）の重みを付けて出力し他のサンプルはすべて零を
出力する第１の重み付け回路と、前記第１の重み付け回
路の出力データと前記第１の単位遅延素子の出力データ
とを加算する第２の加算回路とを具備し、前記第２の加
算回路の出力を前記第１の加算回路の第２の入力とし、
前記第１の単位遅延素子の出力データをアナログ・デジ
タル変換出力データとすることにより、アナログ・デジ
タル変換出力データに含まれる直流オフセットを入力信
号に依存せず短時間で除去することができ、その実用的
効果は大なるものがある。

また、前記基本アナログ・デジタル変換手段の出力デ
ータを第１の入力とする第３の加算回路と、前記第３の
加算回路の出力データを入力としデータを１サンプル時
間遅延させる第２の単位遅延素子と、サンプルni個につ
き１度前記第２の単位遅延素子の出力データの任意のビ
ットにアナログ・デジタル変換出力が正ならば０を、負
ならば１を挿入する第１のデコード回路とを具備し、前
記第１のデコード回路出力を前記第３の加算回路の第２
の入力とし、前記第２の単位遅延素子出力をアナログ・
デジタル変換出力データとすることにより、アナログ・
デジタル変換出力データに含まれる直流オフセットを比
較的簡単な回路に除去でき、その実用的効果は大なるも
のがある。

さらに、前記基本アナログ・デジタル変換手段の出力
データを第１の入力とする第４の加算回路と、前記第４
の加算回路の出力データを入力としデータを１サンプル
時間遅延させる第３の単位遅延素子と、サンプルni個に
つき１個前記第３の単位遅延素子の出力データに−2
^k（ｋ＜０、k:整数）の重みを付けて出力し他のサンプ
ルはすべて零を出力する第２の重み付け回路と、前記第
３の単位遅延素子の出力データが正の時は正方向にカウ
ントし負の時は負方向にカウントしカウント値の絶対値
に達した時オーバーフローパルスカウント値の符号を出
力してカウント値をクリアーするアップダウンカウンタ
と、前記アップダウンカウンタのオーバーフローパルス
が発生しかつ前記アップダウンカウンタのカウント値の
符号が正の時は定数−Ｃを出力し前記オーバーフローパ
ルスが発生しかつ前記カウント値の符号が負の時は定数
＋Ｃを出力しオーバーフローパルスが発生しない時は零
を出力する第２のデコード回路と、電源投入後の一定時
間は前記第２の重み付け回路の出力データを選択し以後
は前記第２のデコード回路の出力データを選択し出力す
るセレクタと、前記セレクタの出力データと前記第３の
単位遅延素子の出力データを加算する第５の加算回路と
を具備し、前記第５の加算回路の出力データを前記第４
の加算回路の第２の入力とし、前記第３の単位遅延素子
の出力データをアナログ・デジタル変換出力データとす
ることにより、短時間で直流オフセット除去が行えかつ
高いアナログ・デジタル変換精度を持つアナログ・デジ
タル変換装置が実現でき、その実用的効果は大なるもの
がある。

【図面の簡単な説明】

第１図は本発明のアナログ・デジタル変換装置の第１の
実施例の回路図、第２図は本発明のアナログ・デジタル
変換装置の実施例におけるタイミング、第３図は本発明
のアナログ・デジタル変換装置の第２の実施例の回路
図、第４図は本発明のアナログ・デジタル変換装置の第
３の実施例の回路図、第５図は従来例のアナログ・デジ
タル変換装置の回路図、第６図は第５図のアナログ・デ
ジタル変換装置のデジタルフィルタの周波数特性図、第
７図はΔΣ変調器の一構成例のブロック図、第８図は第
２の従来例のアナログ・デジタル変換装置の回路図であ
る。 １……ΔΣ変調器、２……非巡回形デジタルフィルタ、
３……１重積分回路、４……基本アナログ・デジタル変
換手段、５……第１の加算回路、６……第１の単位遅延
素子、７……第１の重み付け回路、８……第２の加算回
路、９……第３の加算回路、10……第２の単位遅延素
子、11……第１のデコード回路、12……第４の加算回
路、13……第３の単位遅延素子、14……第２の重み付け
回路、15……アップダウン・カウンタ、16……第２のデ
コード回路、17……セレクタ、18……第５の加算回路、
19……タイマー。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】アナログ入力信号を１ビットのデジタル信
   号に変換するΔΣ変調器と、前記ΔΣ変調器の出力デー
   タを入力とし伝達関数が で表される非巡回形デジタルフィルタと、前記非巡回形
   デジタルフィルタの出力データを入力とし伝達関数が H2（ｚ）＝1/（１−z^-1）^m-1 で表される（ｍ−１）重デジタル積分回路の３つの要素
   により構成される基本アナログ・デジタル変換手段と、
   前記基本アナログ・デジタル変換手段の出力データを第
   １の入力とする第１の加算回路と、前記第１の加算回路
   の出力データを入力としデータを１サンプル時間遅延さ
   せる第１の単位遅延素子と、サンプルni個につき１個前
   記第１の単位遅延素子の出力データに−2^k（ｋ＜０、k:
   整数）の重みを付けて出力し、他のサンプルはすべて零
   を出力する第１の重み付け回路と、前記第１の重み付け
   回路の出力データと前記第１の単位遅延素子の出力デー
   タとを加算する第２の加算回路とを具備し、前記第２の
   加算回路の出力を前記第１の加算回路の第２の入力と
   し、前記第１の単位遅延素子の出力データをアナログ・
   デジタル変換出力データとするアナログ・デジタル変換
   装置。
2. 【請求項２】アナログ入力信号を１ビットのデジタル信
   号に変換するΔΣ変調器と、前記ΔΣ変調器の出力デー
   タを入力とし伝達関数が で表される非巡回形デジタルフィルタと、前記非巡回形
   デジタルフィルタの出力データを入力とし伝達関数が H2（ｚ）＝1/（１−z^-1）^m-1 で表される（ｍ−１）重デジタル積分回路の３つの要素
   により構成される基本アナログ・デジタル変換手段と、
   前記基本アナログ・デジタル変換手段の出力データを第
   １の入力とする第３の加算回路と、前記第３の加算回路
   の出力データを入力としデータを１サンプル時間遅延さ
   せる第２の単位遅延素子と、サンプルni個につき１度、
   前記第２の単位遅延素子の出力データの任意のビットに
   アナログ・デジタル変換出力が正ならば０を、負ならば
   １を挿入する第１のデコード回路とを具備し、前記第１
   のデコード回路の出力を前記第３の加算回路の第２の入
   力とし、前記第２の単位遅延素子の出力をアナログ・デ
   ジタル変換出力データとするアナログ・デジタル変換装
   置。
3. 【請求項３】アナログ入力信号を１ビットのデジタル信
   号に変換するΔΣ変調器と、前記ΔΣ変調器の出力デー
   タを入力とし伝達関数が で表される非巡回形デジタルフィルタと、前記非巡回形
   デジタルフィルタの出力データを入力とし伝達関数が H2（ｚ）＝1/（１−z^-1）^m-1 で表される（ｍ−１）重デジタル積分回路の３つの要素
   により構成される基本アナログ・デジタル変換手段と、
   前記基本アナログ・デジタル変換手段の出力データを第
   １の入力とする第４の加算回路と、前記第４の加算回路
   の出力データを入力としデータを１サンプル時間遅延さ
   せる第３の単位遅延素子と、サンプルni個につき１個前
   記第３の単位遅延素子の出力データに−2^k（ｋ＜０、k:
   整数）の重みを付けて出力し、他のサンプルはすべて零
   を出力する第２の重み付け回路と、前記第３の単位遅延
   素子の出力データが正の時は正方向にカウントし、負の
   時は負方向にカウントしカウント値の絶対値が一定値に
   達した時オーバーフローパルスとカウント値の符号を出
   力してカウント値をクリアーするアップダウンカウンタ
   と、前記アップダウンカウンタのオーバーフローパルス
   が発生しかつ前記アップダウンカウンタのカウント値の
   符号が正の時は定数−Ｃを出力し、前記オーバーフロー
   パルスが発生しかつ前記カウント値の符号が負の時は定
   数＋Ｃを出力し、オーバーフローパルスが発生しない時
   は零を出力する第２のデコード回路と、電源投入後の一
   定時間は前記第２の重み付け回路の出力データを選択し
   以後は前記第２のデコード回路の出力データを選択し出
   力するセレクタと、前記セレクタの出力データと前記第
   ３の単位遅延素子の出力データを加算する第５の加算回
   路とを具備し、前記第５の加算回路の出力データを前記
   第４の加算回路の第２の入力とし、前記第３の単位遅延
   素子の出力データをアナログ・デジタル変換出力データ
   とするアナログ・デジタル変換装置。