JPS6313520A

JPS6313520A - Ａｄ変換回路

Info

Publication number: JPS6313520A
Application number: JP15730286A
Authority: JP
Inventors: Takuji Himeno; 卓治姫野
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1986-07-04
Filing date: 1986-07-04
Publication date: 1988-01-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】以下の順序で本発明を説明する。

Ａ、産業上の利用分野Ｂ０発明の概要Ｃ０従来の技術り０発明が解決しようとする問題点Ｅ１問題点を解決するための手段Ｆ０作用Ｇ、実施例Ｇ−１，一実施例の構成（第１図、第２図）Ｇ−２，動
作説明（第３図）Ｇ−３，逐次比較方式の例（第４図、第５図）Ｇ−４，
フラッシュＡＤ変換の例（第６図）Ｈ８発明の効果Ａ、産業上の利用分野本発明は、ＡＤ変換回路に関し、特に、ノイズ・シェイ
ピング及びオーバー・サンプリングを用いて少ないビッ
ト数で変換精度を向上し得るようにしたものである。

Ｂ９発明の概要本発明は、ＡＤ変換部で生じた量子化誤差を検出して、
これをアナログ入力データの次のサンプルに加算するこ
とで、量子化雑音のスペクトラムを高域に集中させ、オ
ーバー・サンプリングやエンファシスと組み合わせるこ
とにより、ｎビットのＡＤ変換回路でｎビット以上の精
度が得られるようにしたものである。

Ｃ０従来の技術一般に、ｎピッ）　（ｎは整数）のＤＡ変換器において
、ｎピント以上の精度を出したい場合やノイズの低減を
図りたい場合等に、オーバー・サンプリングやノイズ・
シェイピング等の処理を施すことが知られている。

オーバー・サンプリングとは、サンプリング周波数ｒ、
のｍ倍（ｍは整数）の周波数ｍ　ｆ　３のクロックでサ
ンプリングした形態のディジタル信号に変換する処理で
あり、ディジタルＬＰＦ　（ローパスフィルタ）とｍ倍
速ＡＤ／ＤＡ変換器との組み合わせにより、信号帯域内
の雑音電力（ノイズエネルギー）が１／ｍに低減され、
ＳＮ比がｆ習だけ良くなる。例えば、サンプリング周波
数が元のｆ、のときの雑音電力のスベクＩ・小密度を第
７図への斜線部のように表すとき、Ｊ二記ｍ−２とした
サンプリング周波数が２ｆｓのときの雑音電力のスペク
トル密度は第７図［Ｓの斜線部のようになり、雑音電力
が半減する。

また、ノイズ・シェイピングとは、第８図に示すように
、入力端子８１からのｎビットを越えるディジタル入力
データを、量子化器８２　（あるいはノイズ・シェイパ
−）によりｎビットに丸めて（再量子化して）出力端子
８３を介してＤＡ変換器に送る際に、量子化器８２にお
いて切り捨てられた下位ビット側の残差を１サンプル遅
延回路８４を介して入力側の加算器８５に送って入力デ
ータの次のサンプルに加算するごとにより、雑音のスペ
クトラムを例えば高域側に集中させるものである。

すなわち、雑音電力のスペクトル密度は、上記ノイズ・
シェイピングを施さないものを第９図の破線に示すよう
に１とすると、第９図の実線に示すような曲線２　（１
−ｃｏｓω）の分布となる。このようなノイズ・シェイ
ピングと上記オーバー・サンプリングとを組み合わせた
場合に、上記ｍ＝２とするときの雑音電力は第９図の斜
線部の面積となり、ｍ＝４とするときの雑音電力は第９
図の網線部の面積となって、雑音電力が大幅に減少する
ことになる。

Ｄ１発明が解決しようとする問題点ところで、ＡＤ変換時にも変換精度を向上することが望
まれているが、上述のＤＡ変換時と同様なオーバー・サ
ンプリングやノイズ・シェイピング等の処理を施すこと
は一般に行われていない。

これは、ＡＤ変換時の量子化誤差の検出は、基本的には
ＡＤ変換されたデータを再びＤＡ変換して元のアナログ
信号から差し引けば良いわけであるが、ＤＡ変換器が余
分に必要となり、ＡＤ変換器及びＤＡ変換器の各非直線
性、ゲイン等の特性がそれぞれ異なると、正確な検出が
できないという欠点があるからである。

本発明は、このような実情に鑑みてなされたものであり
、ＡＤ変換においても、比較的簡単な構成にて、量子化
誤差を検出してこれを次のサンプリング信号に加算する
ことができ、さらにオーバー・サンプリングやエンファ
シスと組み合わせて、例えばｎビットの回路構成にてｎ
ビット以上の精度を得ることができるようなＡＤ変換回
路の提供を目的とする。

Ｅ０問題点を解決するための手段本発明に係るＡＤ変換回路は、上述の問題点を解決する
ために、アナログ信号を一定周期でサンプリングして充
電するコンデンサと、このコンデンサの電圧を積分する
ための電流源と、このコンデンサの上記積分的後の電圧
を検出するためのサンプル・ホールド回路とを有し、上
記積分電圧が所定の電圧に達した後、所定のクロックに
同期した時刻における」−記コンデンサの電圧を上記サ
ンプル・ホールド回路にて保持し、次のサンプリング周
期の入力信号に上記サンプル・ホールド回路の出力を加
算することを特徴としている。

Ｆ６作用ＡＤ変換時の量子化誤差を入力端に帰還することにより
アナログ・ノイズ・シェイピングを行い、これにオーバ
ー・サンプリングやエンファシスを組み合わせ、量子化
雑音のスペクトラムを高域に集中させてＡＤ変換した後
にディジタルＬＰＦで本来必要な帯域より高域の量子化
雑音及び信号を除去することにより、ｎビットのＡ　Ｄ
　変換器Ｔ：　ｎビット以上の精度を出すことができる
。

Ｇ、実施例Ｇ−１，一実施例の構成（第１図、第２図）第１図は、
本発明を積分型ＡＤ変換回路に適用した一実施例を説明
するためのブロック回路図である。この第１図において
、ＡＤ変換部１０は、入力端子１からのアナログ入力信
号を一定周期でサンプリングして充電するコンデンサ２
と、このコンデンサ２の電圧を積分するための電流源３
とを有し、この積分出力がコンパレータ４の闇値（基準
電圧ｖｒ、ｆ）を越えた直後にカウンタ５の計数動作を
停止させるような、所謂電流源積分方。

式の構成となっている。このようなＡＤ変換部１０にお
ける量子化誤差を検出して入力側に帰還するために、コ
ンデンサ２の電圧を保持するためのサンプル・ホールド
回路２０を設けている。すなわち、上記積分出力がコン
パレータ４の上記所定の閾値を越えた後の最初のクロッ
クに同期して電流源３のスイッチＳＷ３を切ることによ
り、積分による電圧変化が量子化され、アナログ入力電
圧との差がコンデンサ２に保持される。この誤差電圧を
サンプル・ホールド回路２０のコンデンサ２１に保持し
、このサンプル・ボールド回路２０の出力を次のサンプ
リング周期の入力信号に加算し、この加算した信号を次
のＡ　Ｉ）変換人力とすることにより、量子化誤差を帰
還できる。

さらに、本来必要とされる信号伝送帯域に対応して決定
されるサンプリング周波数ｆ、のｍ倍の周波数ｍｆ３で
標本化し、上記必要な帯域のディジタルＬＰＦ　（ロー
パスフィルタ）を介して帯域外成分及び高域に集中した
量子化雑音を除去した後に、１／ｍに間引けば、ＡＤ変
換時にもノイズ・シェイピングが実現できる。

このようなＡＤ変換に伴うノイズ・シェイピング処理及
びオーバー・サンプリング処理を実現するための基本的
構成を第２図と共に説明すると、入力端子１のアナログ
入力信号（ＡＤ大入力を、加算器１１を介してＡＤ変換
器１０に供給し、このＡＤ変換器１０内の量子化誤差検
出部１０ａで検出された量子化誤差を、サンプル・ホー
ルド回路２０で保持し１サンプル遅延させて加算器１１
に送る。これによって、量子化雑音が高域に集中させら
れるようなノイズ・シェイピングが施される。八り変換
器ＩＯにおいては、必要とされるサンプリング周波数「
８のｍ倍の周波数ｍｆｓで標本化し、出力ディジタル・
データをディジタルＬＰＦ１３に送って、上記必要な帯
域より高域の成分及び高域に集中した量子化雑音を除去
し、次に間引き回路部１４で出力データを１／ｍに間引
いて出力端子１５より取り出す。

ところで、第１図の実施例は、ＡＤ／ＤＡ切換型の構成
を示しており、サンプル・ホールド回路２０はＤＡ変換
時のディグリッチを行う回路として既存のものを用いれ
ばよく、回路構成の増加なくノイズ・シェイピングによ
る精度向上を実現できる。この、第１図の回路の各部構
成について、さらに詳細に説明する。

第１図において、入力端子ｌからの入力とサンプル・ホ
ールド回路２０からの出力とを加算するために、抵抗Ｒ
８、Ｒ３より成る加算器１１が設けられており、この加
算器１１の出力端子と演算増幅器ｏｐ、の反転入力端子
との間には、２個のスイッチＳＷ１、ＳＷｔが直列に挿
入接続されている。この演算増幅器ＯＰ１の反転入力端
子と出力端子との間には、上記コンデンサ２が接続され
、反転入力端子と接地との間には、上記スイッチＳＷ、
を介して電流［３が挿入接続されている。スイッチｓｗ
、　、ｓｗ、の接続点と、演算増幅器０Ｐ、の出力端子
との間には、抵抗Ｒ４が接続されている。演算増幅器Ｏ
Ｐ１からの出力は、上記コンパレータ４となる演算増幅
器の反転入力端子に供給されており、この演算増幅器の
非反転入力端子には、閾値となる基準電圧■、、（例え
ば０■）が供給されている。

次にコンパレータ４からの出力は、フリップフロップＦ
Ｆ、に供給され、このフリップフロップＦＦ、のＱ出力
は、切換スイッチＳＷＳの被選択端子ａｄを介して、３
人力ＡＮＤ回路７に送られている。切換スイッチＳＷ、
の被選択端子ｄａには、“Ｈ”（ハイレベル）信号が供
給されている。３人力ＡＮＤ回路７には、上記切換スイ
ッチｓｗ５からの出力以外に、フリップフロップＦＦ２
のｄ出力及びＪＫフリップ２０ツブ８のＱ出力が入力さ
れている。フリップフロップＦＦ２の０出力は、上記カ
ウンタ５のロード端子及びＪＫフリップフロップ８のプ
リセット端子にも供給されている。ＡＮＤ回路７からの
出力は、カウンタ５のイネーブル端子に送られるととも
に、オン・オフ制御信号としてスイッチＳＷ３にも供給
されている。カウンタ５はＡＤ、Ｉ）へ変換用のカウン
タであり、データ入力端子には切換スイッチｓＷ６が接
続されている。このスイッチＳＷ、には２つの被選択端
子ａ＋Ｌ　ｄａが設けられζおり、被選択端子ａｄには
全ビットがＯのオール０データが供給され、被選択端子
ｄａにはＤＡ変換すべきデータ（ＤＡ大入力が供給され
ている。カウンタ５のＱ出力は、ＡＤ変換出力として、
出力端子１２を介して取り出されている。またカウンタ
５のキャリー出力は、ＪＫフリップフロップ８のに入力
端子に供給されている。これらのカウンタ５、各フリッ
プフロップＦＦ＋、ＦＦｇ及びＪ　ｌ（フリ・ンブフロ
ソブ８には、それぞれ共通のりｉドックＣＫが供給され
ている。

次にタイミング回路９は、スイッチやフリップフロップ
の動作制御用のタイミング信号を少なくとも二種類出力
するものであり、タイミング回路９からの１つの出力は
、フリップフロップＦＦ、のデータ入力端子に供給され
るとともに、オン・オフ制御信号としてスイッチＳ　Ｗ
　ｚに供給されてぃ＝１１− る。またタイミング回路９からの他の１つの出力信号に
より、スイッチＳＷ４がオン・オフ制御されるようにな
っている。

Ｇ−２，動作説明（第３図）このような構成を有する第１図の回路の具体的動作につ
いて、第３図のタイムチャートを参照しながら説明する
。ここで第１図の各点ａ　＝　ｊにおける信号をそれぞ
れ第３図のａ　−ｊに示す。

先ずＡＤ変換モードにおいて、スイッチＳＷＩがオンさ
れ、切換スイッチＳＷＳ及びＳＷ、かいずれも被選択端
子ａｄに切換接続されているとき、タイミング回路９か
らの出力に応じてスイッチＳＷ２がオンとなると、端子
１からのアナログ入力電圧がサンプルされてコンデンサ
２に保持されるとともに、カウンタ５に上記オール０が
ロードされる。

次に、第３図の時刻ｔ６にてタイミング回路９からの上
記１つの出力信号（第３図ｅ）が“Ｌ”（ローレベル）
となって、フリップフロップＦＦ２のデ一タ入力端子に
供給され、かつスイッチＳＷ２がオフされる。その後、
クロックＣＫ（第３図ｄ）に同期した時刻ｔ１でフリッ
プフロップＦＦｇのｄ出力（第３図ｆ）が“１１″とな
ることによりＡＮＤ回路７の出力（第３図ｇ）も１１″
となる。このＡＮＤ回路７の１１”出力によって、スイ
ッチＳＷ３がオンとなり、定電流源３によりコンデンサ
２に蓄積保持された電荷を放電することで第３図ａに示
すように積分を行い、これと同時にカウンタ５をカウン
ト動作（第３図ｈ）させる。上記積分動作が進行して、
演算増幅器ｏｐ、の出力（第３図ａ）がコンパレータ４
の上記閾値電圧Ｖ　ｒ＊ｆに達した時刻１．で、コンパ
レータ４の出力が第３図すに示すように“Ｌ”となる。

その直後のクロックＣＫに同期したタイミングの時刻ｔ
３でフリップフロップＦＦＩのＱ出力（第３図Ｃ）が“
Ｌ″となって、ＡＮＤ回路７の出力（第３図ｇ）も”Ｌ
″となる。従って、この時刻ｔ３でスイッチＳＷ’ｓが
オフとなって電流源３によるコンデンサ２の放電が停止
させられるとともに、カウンタ５のカウント動作が停止
させられる。

ここで、上記時刻１１〜１１間で、例えばクロックＣＫ
の３パルス分がカウントされた場合には、量子化ステッ
プの３ステップ分に相当する積分電圧ＶｓＬが得られる
わけであるが、実際のアナログ入力電圧Ｖｉ＋＋との間
には、第３図ａに示すような量子化誤差に相当する電圧
ΔＶが存在する。この電圧ΔＶを、サンプル・ホールド
回路２ｏのスイッチＳＷ４をオン、オフすること（第３
図ｉの時刻ｔ４〜ｔｓ）でコンデンサ２１に取り込んで
、演算増幅器ＯＰｔの出力とする（第３図ｊ）。次のア
ナログ入力電圧をサンプルするとき（第３図ｅの時刻【
、）に、演算増幅器ｏｐ、の上記出力を、抵抗Ｒ８を通
して演算増幅器ＯＰ　＋の仮想接地入力に加算する。こ
のとき、（Ｒｚ／Ｒ＋）・（Ｒｎ／Ｒａ）＝　１とすることによ
り、利得（ゲイン）が１で上記量子化誤差が入力側に帰
還される。

以下、時刻１．で演算増幅器ＯＰ、の出力電圧がコンパ
レータ４の闇値（基準電圧Ｖｒｅｒ）を下回ってコンパ
レータがオン（第３図ｂ）し、クロックＣＫに同期した
時刻ｔ９でフリップフロップＦＦ２のｄ出力が１．′　
となって（第３図１）、カウンタ５に上記オールＯがロ
ードされる。これ以降の時刻ｔ＋ｏ〜ｔ＋ｓにおいては
、上述した各時刻ｔ。−１゜における各動作と同様な動
作が行われる。

以上のような一連の動作がアナログ入力信号の各サンプ
ル毎に順次繰り返されるごとにより、ＡＤ変換時の量子
化誤差が入力側に帰還されて次のサンプルに加算され、
所謂ノイズ・シェイピングが行われる。

次に、ＤＡ変換モードにおいては、スイッチＳＷ、がオ
フされ、切換スイッチＳＷ、及びＳＷ。

かいずれも被選択端子ｄａに切換接続される。ここで、
スイッチＳＷ２がオンのとき、演算増幅器ＯＰ１は負の
一定電圧となり、カウンタ５のデータ入力端子にはＤＡ
変°換しようとするディジタル・データが供給されてロ
ードされる。次に上記スイッチＳＷ２がオフになった後
、カウンタ５をカウント動作させて、キャリーが出るま
での間スイソチＳＷ、をオンにして電流源３により積分
を行った後、演算増幅器ＯＰ１の出力をサンプル・ホー
ルド回路２０でサンプル・ホールドして、出力端子２２
を介して出力する。

以上のような本発明の実施例によれば、ｍ倍速のオーバ
ー・サンプリングによるＡＤ変換動作と、ノイズ・シェ
イピングとにより、本来のサンプリング周波数ｆ、の１
／２までの帯域内の雑音電圧のｒｔｓｓ　（二乗平均値
の平方根）値は、通常のＡＤ変換と比べて、ｆＵ省・２１−５ｉｎ（ｙｃ／ｎ）／　（ｙｃ／ｎ））
倍となる。この式の第１項がオーバー・サンプリングに
よる効果で、第２項がノイズ・シェイピングによる効果
である。従って、雑音電圧のｒａｍｓの改善量は、ｎ＝
２のとき約４．４ｄ　Ｂであり、ｎ＝４のとき約１３．
０ｄＢである。さらに、ＡＤ変換前に信号の高域を持ち
上げ、ＤＡ変換後に高域を下げるエンファシスを併用す
ることによりさらにＳＮ比が改善される。サンプリング
周波数ｆ、とエンファシスの周波数によってはｎ＝１で
もＳＮ比の向−１６〜上が可能である。また、オーバー・サンプリングによっ
てＡＤ変換前のアナｌＪグ■、Ｉ）　Ｆが低い次数です
むため、位相特性が良くなり、部品点数、消費電力が低
減される。

ところで、この実施例におけるＡＤ変換モード時の動作
としては、コンパレータ４からノ出カニ応じ、クロック
ＣＫに同期したタイミング（上記時刻ｔ３、ｔ１３等）
でスイッチＳＷ３をオフして電流源３の電流を切ってい
るが、電流源３の電流を流したままでも上記量子化！！
’Ｉ差の検出を行うことができる。すなわち、Ａ　Ｎ　
＋）回路７からの第３図ｇに示す出力等を用いることに
より、演算増幅器ＯＰ、の積分出力がｍｌンバレータ４
の閾値Ｖ　ｒａｆを越えた後の最初のクロックに同期し
て、第３図ｉの破線に示すＪ、うに、サンプル・ホール
ド回路２０のスイッチＳＷ４をオフし、サンプル・モー
ドからホールド・モーｌ′に切り換えることにより、上
記と同様に量子化誤差電圧Δ■を保持して次のサンプル
に加算することができる。なお、変化している電圧をサ
ンプル・ホールドするため、出力にオフセントが生ずる
が、サンプル・ホールドする電圧は、第３図ａの破線に
示すように傾き一定の積分波形であるため、上記オフセ
ットも一定となり問題はない。

また、上記実施例では、単一スロープの積分波形の例を
示しているが、大きさの異なる複数の電流源を用いた縦
続型積分の場合でも、最終段階の積分波形に対する量子
化誤差の検出を行うことでノイズ・シェイピングを施す
ことができる。

さらに、ＡＤ／ＤＡ切換式の場合、ＡＤ変換モード時は
演算増幅器ＯＰ、のノイズの影響を減らし、ＤＡ変換モ
ード時は適正な出力レベルを得るために、抵抗Ｒ＋、Ｒ
ｚを切り換えるようにしてもよい。

また、フリップフロップＦＦ、の出力を安定させるため
にクロックでさらに何発かたたいてもよく、ＡＤ比出力
オフセットは、抵抗Ｒ６を調整するか、ディジタルＨＰ
Ｆ　（バイパスフィルタ）で除去するようにすればよい
。

Ｇ−３，逐次比較方式の例（第４図、第５図）次に、本
発明を、逐次比較型ＡＤ変換器に適用した例について説
明する。

すなわち、一般に逐次比較方式のＡＤ変換器において量
子化誤差を検出するには、変換終了後のＤＡ変換器の出
力とアナログ人力信号との差を取り出せばよい。この差
をサンプル・ホールド回路にて保持し、次のリンプリン
グ周期の入力信号に加算することにより、ノイズ・シェ
イピングが行える。

このような逐次比較方式の／ｌ）変換器に本発明を適用
した例について第４図を参照しながら概略的に説明する
。

この第４図において、ＡＤ変換モードのときには、端子
４１にＡＤ変換しようとするアナログ入力信号が供給さ
れ、サンプル・ホールド回路５ｌ１１にてサンプル・ボ
ールドされ、抵抗Ｒ１１及びスイッチＳ　Ｗ　＋　ａを
介し”で、例えばラダー型のＤＡ変換器４２の出力端子
との接続点ＰＸに送られている。

ＡＤ変換の過程では、一般にＩ）Ａ変換器４２からの電
流出力■。、と入力のサンプル・ホールド出力を抵抗Ｒ
１１を通して上記接続点ＰＸに得た電圧の正負を、コン
パレータ４３で比較して０になるように収束させている
。このことより、第５図に示すように、ＡＤ変換終了後
にサンプル・ホールド回路ＳＨ２のスイッチＳＷＩ□及
びスイッチＳ　Ｗ　Ｉ　３をオンにして、接続点ＰＸを
サンプル・ホールド回路ＳＨ２内の演算増幅器の仮想接
地につなぐことにより、量子化誤差電流を電圧に変換す
ることができる。そして、スイッチＳ　Ｗ、、、スイッ
チ５ＷＩ３の順にオフすることにより、この誤差電圧が
ホールドされるから、次のサンプルと加算してサンプル
・ホールド回路ＳＨＩでサンプル・ホールドすれば、量
子化誤差を入力側に帰還することができる。この場合、（Ｒ＋　ｔ／　Ｒｒ　＋）・（Ｒ＋ａ／　Ｒ１３）　＝
　１とすることにより、利得（ゲイン）が１で上記量子
化誤差が帰還される。なお、コンパレータ４３からの出
力は、逐次返信レジスタＳＡＨに送られ、この逐次近似
レジスタＳＡＲからの出力が上記ＤＡ変換器４２に送ら
れるとともに、出力端子４４を介して取り出されるよう
になっている。

次に、ＤＡ変換モードでは、サンプル・ホールド回路５
１１２をディグリッチャとして用い、サンプル・ホール
ド回路５１１１は使用していない。このとき、端子４５
にＤＡ変換すべきディジタル信号が供給され、端子４６
よりＤＡ変換されたアナログ信号が取り出される。

なお、この第４図の構成において、コンパレータ４３と
サンプル・ホールド回路５ｌ（２とは同時に使用されな
いため、１個の演算増幅器を共用するようにしても良い
。また、サンプル・ホールド回路ＳＨ２のノイズの影響
を減らずためにＡＤ変換モードとＤＡ変換モードとで抵
抗１？、の値を切り換えるようにしても良い。

Ｇ−４，フラッジ：１．ＡＤ変換の例（第６図）さらに
、本発明をフラッシュ（全並列方式）ＡＤ変換器に適用
することもできる。

すなわち、第６図はフラッシュＡＤ変換器に本発明を適
用した一例を示している。ここで、フラッシュＡＤ変換
では、基準電圧Ｖ　ｒ　ａ　ｆを抵抗Ｒｋで量子化ステ
ップの数だけ分圧して、得られた各電圧と入力端子５１
からのアナログ入力電圧とをそれぞれコンパレータＣ？
ＩＰ、で同時に比較し、その結果をエンコーダ５２でエ
ンコードしすることにより、ｎビットのディジタル・デ
ータ（ＡＤ変換出力）にして出力端子５３より取り出し
ている。

そこで、コンパレータＣＭＰｋの出力によって対応する
分圧点を選択するようにすれば、量子化された電圧が得
られ、アナログ入力電圧との差をとることによって量子
化誤差を検出できる。これを、サンプル・ホールド回路
５Ｈ１２を通して次のサンプルに加算することにより、
ノイズ・シェイピングが可能となる。

この第６図において、入力端子５１からのアナログ入力
電圧Ｖ　ｉ　ｎが、基準電圧Ｖ　ｒｅｆの各分電圧のう
ちの■、とｖｒｋ、、Ｉとの間にあるとき、この入力電
圧Ｖ　ｔａより高い分圧点のコンパレータＣＭＰｋ等の
出力は、Ｌ”となり、■、イより低い分圧点のコンパレ
ータＣＭＩ’に−＋　、ＣＭＩ’ｂ−ｇ等の出力はＨ”
となるため、この境界を挟む＝１ンパレータｃｎｐ＋ｔ
とＣＭＰｂ−＋の各出力の排他的論理和（エクスクル−
シブＯｒ？）をとる回路［シ０［ンに−１からの出力の
みが“Ｈ”となり、他の排他的論理和回路ＥＯＲｋやＥ
ＯＲｋ−ｚ等からの出力は全て”１．”　となる。これ
らの排他的論理和回路Ｅ　ＯＩ？　ｋ、Ｅ　ＯＲｋ−＋
、Ｅ　ＯＲｋ−Ｚ等からの出力をエンコーダ５２に送っ
てエンコードすることにより、ｎビットのＡＤ変換出力
を得るようにしている。

次に量子化誤差の帰還のための構成について説明すると
、先ず、上記υｌ他的論理和回路ＥＯＲｋ、ＥＯＲｋ−
１、ＥＯＲｋ−２等からの出力によってスイッチＳＷｂ
　、５Ｗｂ−＋　、５Ｗｋ−ｚ等をそれぞれオン、オフ
制御するごとにより、上記アナログ人力Ｖｉａより低く
てＶｌｎに最も近い分電圧Ｖｒｋ−１を選択してバッフ
ァ回路５５に供給している。このバッファ回路５５は、
分圧点の電圧に影響を与えないように、人力インピーダ
ンスの高いハイ・インピーダンス・バッファとなってい
る。このバソファ回路５５からの出力を、減算器５６に
送って、サンプル・ホールド回路Ｓ旧１からのアナログ
人力Ｖ　ｉｎとの差をとり、サンプル・ホールド回路Ｓ
旧２を介して加算器５７に送り、入力端子５１からの次
のサンプルと加算している。

このような、フラッシュＡＤ変換方式では、高速変換の
特長を活かしてオーバー・サンプリングの上記ｍ倍速の
ｍを大きくとることができ、Ｓ／Ｎを大幅に改善するこ
とができる。

Ｈ０発明の効果本発明のＡＤ変換回路によれば、量子化雑音を高域に集
中させることができ、オーバー・サンプリングやエンフ
ァシスと組み合わせることにより、通常のＡＤ変換に比
べて雑音電力を大幅に低減でき、ＳＮ比の改善が図れる
。また、オーバー・サンプリングによって、ＡＤ変換前
のアナログＬＰＦが低い次数ですむため、位相特性が良
くなり、部品点数、消費電力が低減される。

【図面の簡単な説明】

第１図は本発明の一実施例を説明するための回路構成例
を示すブ１１・７り図、第２図は本発明の基本構成を概
略的に示すブロック図、第３図は第１図の回路の動作を
説明するためのタイムチャート、第４図は本発明を逐次
比較方式のＡＤ変換器に適用した例を示すブロック回路
図、第５図は第４図の各スイッチのオン、オフ動作を概
略的に示すタイムチャート、第６図は本発明をフラッシ
ュＡＤ変換に適用した例を示ずブロック回路図、第７図
はオーバー・サンプリングによる雑音電力低減作用を説
明するためのグラフ、第８図はノイズ・シェイピングの
ための基本構成を示すブロック図、第９図はノイズ・シ
ェイピング時の雑音電力のスペクトルを示すグラフであ
る。 ■・・・アナログ入力端子２・・・積分用コンデンサ３・・・電流源４・・・コンパレータ５・・・カウンタ１１・・・加算器１０・・・ＡＤ変換器１２・・・ディジタル出力端子

Claims

【特許請求の範囲】アナログ入力信号を一定周期でサンプリングして充電す
るコンデンサと、このコンデンサの充電電圧に対して定電流による積分を
行うための電流源と、このコンデンサの電圧を取り出して保持するためのサン
プル・ホールド回路とを有し、上記積分電圧が所定の基準電圧に達した後、所定のクロ
ックに同期した時刻における上記コンデンサの電圧を上
記サンプル・ホールド回路にて保持し、次のサンプリン
グ周期の入力信号に上記サンプル・ホールド回路の出力
を加算するようにしたことを特徴とするＡＤ変換回路。