JPH04207714A - Ａ／ｄ変換処理装置およびその方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、アナログ信号のデジタル信号変換処理に適用
して好適なＡ／Ｄ変換処理装置およびその方法に関する
。

［発明の概要］ 本発明は、アナログ信号のデジタル信号変換処理に適用
して好適なＡ／Ｄ変換処理装置において、第１のアナロ
グ信号を第１のデジタル信号に変換するＡ／Ｄ変換器と
、第１のデジタル信号を第２のアナログ信号に変換する
Ｄ／Ａ変換器と、第１のアナログ信号から第２のアナロ
グ信号を減算して差信号を出力する減算器と、差信号を
サンプルホールドしてホールド信号を出力するサンプル
ホール［器と、ホールト信号と入力アナログ信号とを加
算して第１のアナログ信号を出力する加算器とを備える
ことにより、Ａ／Ｄ変換変換器台ける量子化誤差による
累積誤差を発生しないようにしたものである。

また、本発明方法は、アナログ信号のデジタル信号処理
に適用して好適なＡ／Ｄ変換処理方法において、第１の
アナログ信号を量子化により第１のデジタル信号に変換
する第１の過程と、第１のデジタル信号を第２のアナロ
グ信号に変換する第２の過程と、第１のアナログ信号か
ら第２のアナログ信号を減算して差信号を得る第３の過
程と、差信号をサンプルホールドしてホールド信号を得
る第４の過程と、ホールド信号と入力アナログ信号とを
加算して上記第１のアナログ信号を得る第５の過程とを
有することにより、Ａ／Ｄ変換処理における量子化誤差
による累積誤差を発生しないようにしたものである。

［従来の技術： 近時、マイクロコンピュータ等の進展Ｓこ伴い情報のデ
ジタル信号処理が多用されている。比較的簡単な構成で
高機能を達成することかできるからである。そして、こ
のマイクロコンピュータ等を利用するために、その入力
インタフェースとじてアナログ信号をデジタル信号に変
換するＡ／Ｄ変換器が採用されている。このＡ／Ｄ変換
器は、周知のように、入力アナログ信号を標本化した後
、所定の量子化レベルにより量子化して出力デジタル信
号に変換するものである。

この場合、量子化レベルは有限であることから上述の量
子化処理を原因として量子化誤差が発生する。この量子
化誤差は、連続的な量（アナログ量）を離散的な量（デ
ジタル量）に変換する際に発生する誤差であり、切上げ
または切捨て処理では最下位ビン）　（ＬＳＢ）に相当
する誤差、四捨五入処理ではＬＳＢの１／２に相当する
誤差になる。

したかって、入力アナログ信号の属性か、例えば、ホワ
イトノイズ的属性を有する信号である場合には、Ａ／Ｄ
変換後の量子化誤差を含むデジタル信号を累積じた値は
、ホワイトノイズ的属性を有するので増加することはな
い。一方、入力アナログ信号の属性がカラー、ノイズ的
属性を有する信号である場合には、Ａ／Ｄ変換後の量子
化誤差を含むデジタル信号を累積した値が増加してしま
う場合がある。言い換えれば、入力アナログ信号と出力
デジタル信号についてそれぞれを別々に所定時間積分し
た値が異なる（差がある）場合がある。

このように累積誤差が発生すると、そのデジタル信号の
使用用途によっては、制約条件となり、Ａ／Ｄ変換器を
使用することができないという重大な問題が発生する。

この累積誤差を小さくす乞ために、Ａ／Ｄ変換器の分解
能をあげることが考えられる。

［発明が解決しようとする課題］ しかしながら、Ａ／Ｄ変換器の分解能をあげるとＡ／Ｄ
変換器自体のコストか上がるとともにデータバスのパス
ラインを構成する線数が増加するので装置全体の構成が
大規模になるという問題がある。

本発明はかかる点に鑑みてなされたものであり、Ａ／Ｄ
変換器の分解能をあげなくても量子化による累積誤差が
発生せず、かつ構成が比較的簡単になるＡ／Ｄ変換処理
装置およびその方法を提供することを目的とする。

［課題を解決するための手段］ 本発明Ａ／Ｄ変換処理装置は、例えば、第１図に示すよ
うに、第１のアナログ信号ＳＡＩを第１のデジタル信号
ＳＤＩに変換するＡ／Ｄ変換器（１）と、第１のデジタ
ル信号ＳＤＩを第２のアナログ信号ＳＡ２に変換するＤ
／Ａ変換器（３）と、第１のアナログ信号ＳＡＩから第
２のアナログ信号ＳＡ２を減算して差信号ＳＡ３を出力
する減算器（４）と、差信号ＳＡ３をサンプルホールド
してホールド信号ＳＡ４を出力するサンプルホールド器
（５）と、ホ−ルト信号ＳＡ４と入力アナログ信号ＳＡ
Ｏとを力■算して第１のアナログ信号ＳＡＩを出力する
加算器（６）とを備えるものである。

ま１こ、本発明Ａ／Ｄ変換処理方法は、例えば、第１図
および第２図に示すように、第１のアナログ信号ＳＡＩ
を量子化により第１のデジタル信号ＳＤＩに変換する第
１の過程（時刻Ｔ１〜Ｔ２）と、第１のデジタル信号Ｓ
ＤＩを第２のアナログ信号ＳＡ２に変換する第２の過程
（時刻Ｔ３〜Ｔ４）と、第１のアナログ信号ＳＡＩから
第２のアナログ信号ＳＡ２を減算して差信号ＳＡ３を得
る第３の過程（時刻Ｔ４〜Ｔ５）と、差信号ＳＡ３をサ
ンプルホールドしてホールド信号ＳＡ４を得る第４の過
程（時刻Ｔ５〜Ｔ６）と、ホールド信号ＳＡ４と入力ア
ナログ信号ＳＡＯとを加算して上記第１のアナログ信号
ＳＡＩを得る第５の過程（時刻Ｔ６〜Ｔ７）とを有する
ものである。

［作用］ 本発明Ａ／Ｄ変換処理装置によれば、Ａ／Ｄ変換器（１
）によって第１のアナログ信号ＳＡＩから変換された第
１のデジタル信号ＳＤＩをＤ／Ａ変換器（３）によりＤ
／Ａ変換して第２のアナログ信号ＳＡ２に変換する。こ
の第２のアナログ信号ＳＡ２と第１のアナログ信号ＳＡ
Ｉとの差信号ＳＡ３を減算器（４）ムこより得る。この
差信号ＳＡ３は量子化誤差に相当するので、この差信号
ＳＡ３をサンプルホールド器（５）によりホールドし、
このホールト信号ＳＡ４を入力アナログ信号ＳＡＯに加
算器（６）により加算する。この加算された和信号を第
１のアナログ信号ＳＡＩとしてＡ／Ｄ変換器（１）に供
給することで、Ａ／Ｄ変換器（１）による量子化を原因
とする累積誤差が比較的に少なくなる（略発生しない）
。

本発明Ａ／Ｄ変換処理方法によれば、第１の過程で第１
のアナログ信号ＳＡＩを量子化により第１のデジタル信
号ＳＤＩに変換し、第２の過程でこの第１のデジタル信
号ＳＤＩを第２のアナログ信号ＳＡ２に変換している。

そして、第３の過程で第１のアナログ信号ＳＡＩから第
２のアナログ信号ＳＡ２を減算して量子化誤差に対応す
る差信号ＳＡ３を得ている。第４の過程では、差信号Ｓ
Ａ３をサンプルホールドしてホールド信号ＳＡ４を得て
いる。第５の過程では、ホールド信号ＳＡ４と入力アナ
ログ信号ＳＡＯとを加算して和信号を得、この和信号を
第１のアナログ信号ＳＡＩとすることで、第１の過程に
おけるＡ／Ｄ変換処理による量子化を原因とする累積誤
差が比較的に少なくなる（略発生しない）。

［実施例］ 以下、本発明Ａ／Ｄ変換処理装置およびその方法の一実
施例について図面を参照して説明する。

第１図において、（１）はＡ／Ｄ変換器であり、このＡ
／Ｄ変換器（１）は供給される第１のアナログ信号ＳＡ
Ｉをタイミングパルス発生器（２）から供給されるタイ
ミングパルスＰ１ごとに第１のデジタル信号ＳＤＩに変
換するものである。なお、このＡ／Ｄ変換器（１）の量
子化レベルはＱであるものとする。

タイミングパルス発生器（２）は、第２図已に示すよう
に、−操作シーケンス時間ｔＣ内で時間ｔＢごとにタイ
ミングパルス発生器外にタイミングパルスＰ２．Ｐ３を
それぞれ発生する。

また、第１図において、Ａ／Ｄ変換器（１）から出力さ
れた第１のデジタル信号ＳＤＩは、Ｄ／Ａ変換器（３）
によりタイミンクパルスＰ２ごとに第２のアナログ信号
ＳＡ２に変換される。なお、Ｄ／Ａ変換器（３）の変換
ビット数はＡ／Ｄ変換器（１）の分解能（ビット数）以
上のビット数に選択しておく、本実施例では同一のビッ
ト数に選択している。

Ｄ／Ａ変換器（３）よりの第２のアナログ信号ＳＡ２は
減算器（４）により第１のアナログ信号ＳＡＩから減算
され、サンプルホールド器（５）に差信号５Ａ３（ＳＡ
３＝ＳＡｌ−３Ａ２）として供給される。サンプルホー
ルド器（５）はタイミングパルスＰ３ごとに差信号ＳＡ
３をサンプルホールドしホールド信号ＳＡ４を加算器（
６）の一方の入力端子に供給する。

この場合、加算器（６）の他方の入力端子には入力アナ
ログ信号ＳＡＯが供給されているので、この加算器（６
）の出力信号が次にＡ／Ｄ変換される第１のアナログ信
号ＳＡＩとしてＡ／Ｄ変換器（１）に供給される。

次乙二上述の実施例の動作について詳しく説明する。

第１図に示すＡ／Ｄ変換処理装置は、第２図Ａに示すよ
うに、タイミング時間ｔＡごとに入力アナログ信号ＳＡ
Ｏを出力デジタル信号である第１のデジタル信号ＳＤＩ
に変換する。そして、このタイミング時間ｔＡ内におい
て、本発明における特徴的な一連の処理が行われる。な
お、時間ｔＡは、常時一定の時間である必要はなく、少
なくとも時間ｔＣを保持する範囲で伸縮してもよい。

そこで、先ず、時間ｔＡ内の第１プロセス（時刻Ｔ１〜
Ｔ２）においては、タイミングパルス発生器（２）から
タイミングパルスＰ１が発生し、このタイミングパルス
Ｐ１が発生している期間内において第１のアナログ信号
ＳＡＩが第１のデジタル信号ＳＤＩに変換される。なお
、ホールド信号ＳＡ４がゼロ値であるものとすると、入
力アナログ信号ＳＡＯかそのまま第１のアナログ信号Ｓ
ＡＩとしてＡ／Ｄ変換器（１）に供給され、Ａ／Ｄ変換
器（１）によりそのままＡ／Ｄ変換されることになる。

ただし、Ａ／Ｄ変換の際シこ量子化レベルＱを原因とす
る量子化誤差εが発生する。

次に、時間ＬＢ経過後、時間ｔＡ内の第２プロセス（時
刻Ｔ３〜Ｔ４）においてタイミングパルスＰ２が発生し
、このタイミンクパルスＰ２の発生期間に第１のデジタ
ル信号ＳＤＩが第２のアナログ信号ＳＡ２に変換される
。ここで、時間ｔＢは入力アナログ信号ＳＡＯの変化の
大きさがＡ／Ｄ変換器（１）による量子化レベルＱに比
較して無視できる程に小さくなる時間に設定しておく。

このように設定してお（ことにより、減算器（４）の出
力信号である差信号Ｓ　Ａ３　（Ｓ　Ａ３＝　Ｓ　Ａｌ
−３Ａ２）の値は量子化誤差ε、言い換えれば、Ａ／Ｄ
変換器（１）で変換することのできなかったアナログ量
になる（時間ｔＡ内の第３プロセス（時刻Ｔ４〜Ｔ５）
）。

そこで、さらに、時間ｔ、Ｂ経過後、時間ｔＡ内の第４
プロセス（時刻Ｔ５〜Ｔ６）においてタイミングパルス
Ｐ３により、この差信号ＳＡ３をサンプルホールドし、
一定値であるホールド信号ＳＡ４を加算器（６）の一方
の入力端子に供給する。加算器（６）はこのホールド信
号ＳＡ４、言い換えれば、Ａ／Ｄ変換器（１）により変
換することのできなかった量子化誤差εを入力アナログ
信号ＳＡＯに加算して次にＡ／Ｄ変換するための第１の
アナログ信号ＳＡＩとしてＡ／Ｄ変換器（１）に供給す
る（時間ｔＡ内の第５のプロセス（時刻Ｔ６〜Ｔ７））
。

このようにすることにより、Ａ／Ｄ変換器（１）の量子
化処理により取り込むことのできなかった（取り残した
）量子化誤差εに対応するアナログ信号であるホールド
信号ＳＡ４を捨て去ることなく次回のＡ／Ｄ変換処理（
時刻Ｔ７点以降）の前に、Ａ／Ｄ変換器（１）への入力
信号である第１のアナログ信号ＳＡＩに加算しているの
でＡ／Ｄ変換処理装置全体として量子化による累積誤差
を比較的少なくすることができる（実質的に量子化誤差
の発生をなくすことができる）という効果を有する。

上述の加算器（６）、Ａ／Ｄ変換器（１）、Ｄ／Ａ変換
器（３）、減算器（４）およびサンプルホールド器（５
）の信号処理は次の第（１）弐〜第（３）式のように表
すことができる。

加算器（６）　：　Ｓ　Ａ１＝　Ｓ　ＡＯ＋Ｓ　Ａ４　
　　　・・・（１）Ａ／Ｄ変換器（１）およびＤ／Ａ変
換器（３）：５Ａ２（＝ＳＤ１）＝　［ＳＡ１＋］　ｘ
Ｑ　　・・・（２）減算器（４）およびサンプルホール
ド（５）：ＳＡ４　（＝ＳＡ３）＝ＳＡ１−３Ａ２　　
　　・・・（３）ここで、第（２）式中、記号［ＳＡ１
÷Ｑ］はｒｓＡ１÷Ｑ」の整数部分を表し、この実施例
では四捨五入処理によるものとする。四捨五入処理以外
に切上げ処理または切捨て処理によってもよい。Ｑは上
述のようにＡ／Ｄ変換器（１）による量子化レベルであ
る。なお、量子化誤差εは第（３）式であられされ、こ
の第（３）式に第（２）式を代入することにより次の第
（４）式で表すことができる。

ε＝ＳＡ１−　［ＳＡ１÷Ｑ］　ＸＱ　　　・・・（４
）そこで、本実施例において、この第（１）〜第（３）
式を用いて具体的な例について説明する。この場合、Ａ
／Ｄ変換器（１）およびＤ／Ａ変換器（３）が分解能１
ビツトであり、量子化レベルＱかＱ＝１であるものとす
る。また、入力アナログ信号ＳＡＯの値がＳ　ＡＯ＝０
．７５の一定値であるものとする。

このとき、Ａ／Ｄ変換器（１）の出力信号である第１の
デジタル信号ＳＤＩの相加平均（この場合、所定時間ｔ
Ａ（第２図Ａ参照）の平均であるので、いわゆる移動平
均）は次の表１に示すように得られる。なお、Ａ／Ｄ変
換器（１）およびＤ／Ａ変換器（３）による上述の第（
２）弐に示す整数化処理は四捨五入処理であるものとし
ている。また、第１のデジタル信号ＳＤＩの相加平均は
次の第（５）式によって算出される。

相加平均＝（ΣＳ　Ａ２）÷Ｎ　・・・　（５）また、
この相加平均処理（移動平均処理）は低域通過特性を有
するデジタルフィルタ（ローパスフィルタ構成）により
行うことができるので、このフィルタ（７）を付加した
例を第３図に示す。この第３図では出力デジタル信号Ｓ
Ｄ２が第１のデジタル信号ＳＤＩの相加平均、ＳＤＩに
よる信号である。

Ａ／Ｄ変換処理の具体例 表１ この表１から、Ａ／Ｄ変換処理回数Ｎを増加することに
より、入力アナログ信号ＳＡＯの値が５ＡＯ＝０．７５
　（一定値）のときに、出力信号である第１のデジタル
信号ＳＤＩの相加平均ＳＤＩはＳＤＩ　＝０．７５に収
束していくことが容易に理解される。したがって、量子
化レベルＱに基づくＡ／Ｄ変換処理を原因とする累積誤
差が発生しない。

しかも、Ａ／Ｄ変換器（１）等の分解能を高くする必要
がないので装置の構成は比較的に簡単な構成になる。

第４図は本発明Ａ／Ｄ変換処理装置の他の実施例の構成
を示すものであり、この第４図例では４つの異なる入力
アナログ信号５ＡＯＡ−３ＡＯＣを第１のデジタル信号
ＳＤＩに変換するものである。

なお、この第４図において、第１図に示したものと対応
するものには同一の符号をつけその詳細な説明は省略す
る。

この第４図例においては、４つの入力アナログ信号５Ａ
ＯＡ〜５ＡＯＣをアナログスイッチ（ＩＩＡ）〜（１１
０）で切り換えるようにし、また、差信号ＳＡ３を４つ
のサンプルホールド（５Ａ）〜（５Ｄ）とそれに接続さ
れる４つのアナログスイッチ（１２Ａ）〜（１２０）に
より切り換えてホールド信号ＳＡ４を得るようにしてい
る。

ここで、アナログスイッチ（ＩＩＡ）〜（１１０）とア
ナログスイッチ（１２Ａ）〜（１２０）とはサフィック
スＡ−Ｄの同一のものが連動動作するようにされている
（例えば、アナログスイッチ（１１４）とアナログスイ
ッチ（１２Ａ）とが同時にクローズ状態になり、同時に
オープン状態になる）。この連動動作はデコーダ（１３
）の出力端子（１３Ａ）〜（１３０）からの信号がアナ
ログスイッチ（１１Ａ）〜（１１０）　、　（１２Ａ）
〜（１２０）の可動接点の制御端子に供給されることで
行われる。

デコーダ（１３）の出力端子（１３Ａ）〜（１３０）に
はアンド回路（１４Ａ）〜（１４０）の一方の入力端子
が接続され、このアンド回路（１４Ａ）〜（１４０）の
他方の入力端子には共通にタイミングパルスＰ３が供給
されている。

したがって、デコーダ（１３）のアドレス入力端子（１
３Ｅ）　（１３Ｆ）に適当なバイナリデータを設定供給
することにより、所望のサンプルホールド器（５Ａ）〜
（５Ｄ）によるサンプルホールドが可能であり、所望の
入力アナログ信号５ＡＯＡ−３ＡＯＤのＡ／Ｄ変換処理
が可能になる。この場合、比較的高価なＡ／’Ｄ変換器
およびＤ／Ａ変換器を増設することなく比較的廉価なア
ナログスイッチ（アナログマルチプレクサでもよい）お
よびサンプルホールド器等により回路を構成することが
できるので回路全体として比較的廉価に構成することが
可能である。

また、この第４図例においても第３図例に示すフィルタ
（７）をＡ／Ｄ変換器（１）の出力側に接続することに
より入力アナログ信号５ＡＯＡ−３ＡＯＤに等しい出力
デジタル信号ＳＤＩを得ることができ、量子化レベルＱ
に基づ＜Ａ／Ｄ変換処理を原因とするる累積誤差が発生
することがない。

上述の実施例によれば下記の効果を有する。

■　第１図例、第３図例、第４図例において量子化によ
る累積誤差が発生しない。しかも、構成が比較的簡単で
ある。

■　第３図例に示すように、低域通過特性を有するフィ
ルタ（７）を使用することにより、平均化処理によって
分解能を比較的高（することができる。

この場合、出力デジタル信号ＳＤ２の相加平均は略入カ
アナログ信号ＳＡＯの値↓こ等しくなる。

したがって、１ヒ、トの分解能を有するＡ／Ｄ変換器（
１）およびＤ／Ａ変換器（３）を用いて、略無限の分解
能を得ることかできる。

■　第１図例、第３図例、第４図例において、Ａ／Ｄ変
換処理のタイミング（第２図に示す時間Ｌ＾）は入力ア
ナログ信号Ｓ　ＡＯ，Ｓ　ＡＯ八へ５ＡＯＤの周波数特
性に対応して決定すればよく、これらの実施例のＡ／Ｄ
変換処理装置による制限はない。

したがって、変換処理のタイミング時間ｔＡは一定値で
はなく可変にしてもよい。

なお、操作シーケンス時間ｔＣは構成要素（Ａ／Ｄ変換
器（１）、Ｄ／Ａ変換器（３）、サンプルホールド器（
５）等）の特性に対応して決定すればよい。

■　第１図例、第３図例、第４図例において、構成要素
（Ａ／Ｄ変換器（１）、Ｄ／Ａ変換器（３）、サンプル
ホールド器（５）等）に含まれているオフセ。

ト値または、バイアス値による累積誤差が発生すること
はない。

■　第４図例に示したように、多入力アナログ信号を比
較的簡単な構成で取り扱うことができる。

■　第１図例、第３図例、第４図例の作用は上述の第（
１）弐〜第（５）式によるので、デジタル処理が容易な
構成となっており、コンピュータとの整合性がよく、ソ
フトウェアを利用した処理が可能になる。

なお、本発明は上述の実施例に限らず本発明の要旨を逸
脱することな（種々の構成を採り得ることはもちろんで
ある。

［発明の効果］ 以上説明したように、本発明Ａ／Ｄ変換処理装置によれ
ば、Ａ／Ｄ変換器による量子化処理の際に発生する量子
化誤差を次回のＡ／Ｄ変換処理の際に入力アナログ信号
に加算しているので、Ａ／Ｄ変換器による量子化を原因
とする累積誤差が比較的に少なくなる（略発生しない）
という効果を有する。

また、累積誤差が発生しないにもかかわらず、Ａ／Ｄ変
換器の分解能を高くする必要がないので装置構成か比較
的簡単である。

さらに、本発明Ａ／Ｄ変換処理方法によれば、量子化処
理の際に発生する量子化誤差を次回のＡ／Ｄ変換処理の
際に人力アナログ信号に加算しているので、Ａ／Ｄ変換
変換処理土る量子化を原因とする累積誤差が比較的に少
なくなる（略発生しない）という効果を有する。

【図面の簡単な説明】

第１図は本発明によるＡ／Ｄ変換処理装置の一実施例の
構成を示すブロック図、第２図はこのＡ／Ｄ変換処理装
置の動作説明に供するタイミング図、第３図は本発明に
よるＡ／Ｄ変換処理装置の他の実施例の構成を示すブロ
ック図、第４図は本発明によるＡ／Ｄ変換処理装置のさ
らに他の実施例の構成を示すプロ・ンク図である。 （１）はＡ／Ｄ変換器、（３）はＤ／Ａ変換器、（４）
は減算器、（５）はサンプルホールド器、（６）は７Ｊ
［Ｉ’ｌＥ器、ＳＡＯは入力アナログ信号、ＳＡＩは第
１のアナログ信号、ＳＤＩは第１のデジタル信号、ＳＡ
２は第２のアナログ信号、ＳＡ３は差信号、ＳＡ４はホ
ールド信号である。

Claims (1)

1. 【特許請求の範囲】 １、第１のアナログ信号を第１のデジタル信号に変換す
   るＡ／Ｄ変換器と、 上記第１のデジタル信号を第２のアナログ信号に変換す
   るＤ／Ａ変換器と、 上記第１のアナログ信号から上記第２のアナログ信号を
   減算して差信号を出力する減算器と、上記差信号をサン
   プルホールドしてホールド信号を出力するサンプルホー
   ルド器と、 上記ホールド信号と入力アナログ信号とを加算して上記
   第１のアナログ信号を出力する加算器とを備えることを
   特徴とするＡ／Ｄ変換処理装置。 ２、第１のアナログ信号を量子化により第１のデジタル
   信号に変換する第１の過程と、 上記第１のデジタル信号を第２のアナログ信号に変換す
   る第２の過程と、 上記第１のアナログ信号から上記第２のアナログ信号を
   減算して差信号を得る第３の過程と、上記差信号をサン
   プルホールドしてホールド信号を得る第４の過程と、 上記ホールド信号と入力アナログ信号とを加算して上記
   第１のアナログ信号を得る第５の過程とを有することを
   特徴とするＡ／Ｄ変換処理方法。