JPH02236791A - ディジタル積分器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はアナログ量をディジタル計算機で積分する装置
に関し、アナログ量をＡ−Ｄ変換する際生じる量子化誤
差の蓄積を防止したディジタル積分器に関する。

〔従来の技術〕

従来、アナログ量をＡ−Ｄ変換してディジタル計算機で
積分する装置を構成する場合、入力電圧をサンプルして
その値をホールドするサンプルホールド回路と、ホール
ドしたサンプル値を逐次ディジタル量に変換する逐次変
換型Ａ−Ｄ変換器とで構成し、変換されたディジタル量
をディジタル計算機に入力して積分する構成をとってい
る。

〔発明が解決しようとする課題〕

上述した従来のディジタル積分器では、入力電圧をＡ−
Ｄ変換する際に生じる量子化誤差がディジタル計算機で
の積分値に蓄積していく。この量子化誤差の蓄積を減ら
すには量子化分解能の高いＡ−Ｄ変換器を使用すればよ
いが、この種のＡ−Ｄ変換器は一般に高価であるために
、積分器全体が高価になるという問題を有している。

本発明は量子化分解能の高いＡ−Ｄ変換器を用いること
な《量子化誤差の蓄積を防止したディジタル積分器を提
供することを目的とする。

〔課題を解決するための手段〕

本発明のディジタル積分器は、入力電圧をサンプル．ホ
ールドする入力電圧サンプルホールド回路と、サンプル
ホールドされた値を逐次Ａ−Ｄ変換する逐次比較型Ａ−
Ｄ変換器と、前記サンプルホールド回路とＡ−Ｄ変換器
を制御する制御ロジック回路と、前記Ａ−Ｄ変換器から
のディジタル量を積分するディジタル計算機と、前記デ
ィジタル量に対応して前記Ａ−Ｄ変換器から出力される
アナログ出力と前記サンプルホールド回路からの出力と
の差をとって量子化誤差を求めるアナログ減算器と、こ
の量子化誤差を前記入力電圧に加算するアナログ加算器
とを備えている。

〔作用〕

上述した構成では、あるタイミングでＡ−Ｄ変換により
生じた量子化誤差を、次のＡ−Ｄ変換の入力電圧に加算
し、量子化誤差を順次次のＡ−Ｄ変換の際に解消して該
誤差の蓄積を防止する。

〔実施例〕

次に、本発明を図面を参照して説明する。

第１図は本発明の一実施例のブロック図である。

図において、１は入力電圧サンプルホール回路、２はＡ
−Ｄ変換器、３は制御ロジック回路、４はディジタル計
算機、５はアナログ減算器、６はアナログ加算器である
。

入力電圧サンプルホールド回路ｌは、入力電圧■をサン
プル，ホールドし、サンプルホールドした電圧ＨをＡ−
Ｄ変換器２に出力する。

逐次比較型Ａ−Ｄ変換器２は制御ロジック回路３から出
力される制御信号Ｃ，によりサンプルホールドされてい
る電圧Ｈを、制御ロジック回路３から出力される制御信
号Ｃ２に従ってＡ−Ｄ変換し、ディジタルｉｌＤを出力
する。また、このＡ−Ｄ変換器２の内部にはＤ−Ａ変換
器を内蔵しており、前記ディジタル量Ｄに対応するアナ
ログ出力Ｑを出力する。

制御ロジック回路３は、前記サンプルホールド回路１と
Ａ−Ｄ変換器２を制御する。

ディジタル計算機４は、Ａ−Ｄ変換器２によりＡ−Ｄ変
換されたディジタル量Ｄを入力して積分される。

アナログ減算器５は、サンプルホールド回路１の出力Ｈ
と、Ａ−Ｄ変換器２からのアナログ出力Ｑとを減算し、
量子化誤差Ｅ＝Ｈ−Ｑを出力する。

アナログ加算器６は、アナログ減算器５で得られた量子
化誤差Ｅを入力電圧■と加算し、前記サンプルホールド
回路１に入力させる。

なお、積分開始時にはサンプルホールド回路ｌの出力Ｈ
と、Ａ−Ｄ変換器２のアナログ出力Ｑは共にリセットさ
れてＨ＝Ｑ＝Ｏ　（Ｖ）となりアナログ加算器６により
入力電圧Ｖに加算される量子化誤差Ｅ＝Ｏ（’Ｖ）とな
るように制御ロジック回路３により制御されるものとす
る。

次に積分動作について説明する。なお、積分はディジタ
ル計算機４から制御ロジック回路３に対して開始信号Ｓ
が出力されることにより開始されるものとする。

先ず、制御ロジック回路３は開始信号Ｓを受けるとリセ
ット信号ＲＩ，Ｒｔによりサンプルホールド回路１の出
力Ｈと、Ａ−Ｄ変換器２からのアナログ出力Ｑをリセッ
トする。

次にサンプルホールド回路１に入力電圧のサンプルホー
ルドを行わせるための制御信号Ｃ１を出力する。この後
、Ａ−Ｄ変換器２に制御信号Ｃ２を出力しＡ−Ｄ変換を
開始させる。Ａ−Ｄ変換が終了すると結果のディジタル
量Ｄがディジタル計算機４に出力される。

サンプルホールド回路１の出力Ｈと、Ａ−Ｄ変換器２ｋ
おけるＡ−Ｄ変換終了時のアナログ出力Ｑはアナログ減
算器５に入力され量子化誤差Ｅ＝Ｈ−Ｑが出力される。

この量子化誤差Ｅはアナログ加算器６により入力電圧■
に加算される。

以降、同様にサンプルホールド，Ａ−Ｄ変換が繰り返さ
れ、この結果、あるタイミングでＡ−Ｄ変換により生じ
た量子化誤差は、次のＡ−Ｄ変換の入力電圧に加算され
ることになる。したがって、Ａ−Ｄａ換で生じる量子化
誤差を順次次のＡ−Ｄ変換の際に解消することになり、
該誤差の蓄積を防止する。

〔発明の効果〕

以上説明したように本発明は、アナログ減算器により求
めたＡ−Ｄ変換の際生じる量子化誤差を、アナログ加算
器によって次のＡ−Ｄ変換の入力電圧に加算しているの
で、量子化誤差をＡ−Ｄ変化の進行と共に解消すること
ができ、量子化による積分誤差の蓄積を防止して、該誤
差を１回の量子化誤差程度に低減することができる効果
がある．

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図である。 ｌ・・・入力電圧サンプルホールド回路、２・・・逐次
比較型Ａ−Ｄ変換器、３・・・制御ロジック回路、４・
・・ディジタル計算機、５・・・アナログ減算器、６・
・・アナログ加算器．

Claims (1)

【特許請求の範囲】
1. １、入力電圧をサンプル、ホールドする入力電圧サンプ
   ルホールド回路と、サンプルホールドされた値を逐次Ａ
   −Ｄ変換する逐次比較型Ａ−Ｄ変換器と、前記サンプル
   ホールド回路とＡ−Ｄ変換器を制御する制御ロジック回
   路と、前記Ａ−Ｄ変換器からのディジタル量を積分する
   ディジタル計算機と、前記ディジタル量に対応して前記
   Ａ−Ｄ変換器から出力されるアナログ出力と前記サンプ
   ルホールド回路からの出力との差をとって量子化誤差を
   求めるアナログ減算器と、この量子化誤差を前記入力電
   圧に加算するアナログ加算器とを備えることを特徴とす
   るディジタル積分器。