JPS605396Y2 - アナログ出力回路 - Google Patents
アナログ出力回路Info
- Publication number
- JPS605396Y2 JPS605396Y2 JP17002180U JP17002180U JPS605396Y2 JP S605396 Y2 JPS605396 Y2 JP S605396Y2 JP 17002180 U JP17002180 U JP 17002180U JP 17002180 U JP17002180 U JP 17002180U JP S605396 Y2 JPS605396 Y2 JP S605396Y2
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- JP
- Japan
- Prior art keywords
- digital
- output
- signal
- analog
- processing device
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- Analogue/Digital Conversion (AREA)
Description
【考案の詳細な説明】
本考案は、マイクロプロセッサ等のディジタル処理装置
からのディジタル信号をアナログ信号に変換して出力す
るアナログ出力回路に関する。
からのディジタル信号をアナログ信号に変換して出力す
るアナログ出力回路に関する。
一般にディジタル処理装置からのディジタル信号はディ
ジタルアナログ変換器（以下Ｄ／Ａ変換器という）でア
ナログ信号に変換され、このアナログ信号が直接または
サンプルホールド回路（以下５７８回路という）を介し
てアナログの出力信号として取出される。
ジタルアナログ変換器（以下Ｄ／Ａ変換器という）でア
ナログ信号に変換され、このアナログ信号が直接または
サンプルホールド回路（以下５７８回路という）を介し
てアナログの出力信号として取出される。
この場合問題となるのはＤ／Ａ変換器やＳ／Ｈ回路のオ
フセット誤差やゲイン誤差の影響を受けることである。
フセット誤差やゲイン誤差の影響を受けることである。
そこで第１図に示すようにアナログの出力信号ＡＯをア
ナログディジタル変換器（以下Ａ／Ｄ変換器という）４
でディジタルの帰還信号ＤＦに変換しマイクロプロセッ
サ等のディジタル処理装置１に再入力し、ディジタル処
理装置１で出力レジスタＯＲからの出力したいディジタ
ル値ＤＯと再入力レジスタＦＲからの再入力されたディ
ジタル値ＤＦとの差を積分レジスタＩＲに加えて積分制
御を行い、積分レジスタＩＲの出力ＤＩをＤ／Ａ変換器
２およびＳ／Ｈ回路３を介してアナログの出力信号ＡＯ
に変換することにより、Ａ／Ｄ変換器４の精度が保証で
きればＤ／Ａ変換器２およびＳ／Ｈ回路３のオフセット
誤差やゲイン誤差の影響を除去できる。
ナログディジタル変換器（以下Ａ／Ｄ変換器という）４
でディジタルの帰還信号ＤＦに変換しマイクロプロセッ
サ等のディジタル処理装置１に再入力し、ディジタル処
理装置１で出力レジスタＯＲからの出力したいディジタ
ル値ＤＯと再入力レジスタＦＲからの再入力されたディ
ジタル値ＤＦとの差を積分レジスタＩＲに加えて積分制
御を行い、積分レジスタＩＲの出力ＤＩをＤ／Ａ変換器
２およびＳ／Ｈ回路３を介してアナログの出力信号ＡＯ
に変換することにより、Ａ／Ｄ変換器４の精度が保証で
きればＤ／Ａ変換器２およびＳ／Ｈ回路３のオフセット
誤差やゲイン誤差の影響を除去できる。
なおＡ／Ｄ変換器４はオートゼロ調整およびオートスパ
ン調整によりその精度を保証することは容易である。
ン調整によりその精度を保証することは容易である。
しかしながら、この方式では第２図イに示すように出力
したいディジタル値ＤＯがステップ状に変化した場合、
積分制御のため第２図口の如く応答遅れが増加する欠点
がある。
したいディジタル値ＤＯがステップ状に変化した場合、
積分制御のため第２図口の如く応答遅れが増加する欠点
がある。
本考案は、Ｄ／Ａ変換器やＳ／Ｈ回路のオフセット誤差
やゲイン誤差を有効に除去でき、しかも応答遅れを実用
上問題とならない値まで小さくてきるディジタル処理装
置におけるアナログ出力回路を提供するものである。
やゲイン誤差を有効に除去でき、しかも応答遅れを実用
上問題とならない値まで小さくてきるディジタル処理装
置におけるアナログ出力回路を提供するものである。
第３図は本考案回路の一実施例を示す概念的なブ陥ツク
図である。
図である。
第３図において第１図と異るところは、ディジタル処理
装置１に、積分レジスタＩＲの出力ＤＩと出力レジスタ
ＯＲの出力Ｄｏとを選択してＤ／Ａ変換器２に与えるた
めのスイッチＳＷと、出力レジスタＯＲの出力Ｄｏと再
入力レジスタＦＲの出力ＤＦとを比較し、その差が設定
値ＤＳを越えたときＤｏがＤ／Ａ変換器２に加わるよう
にスイッチＳＷを制御するディジタルの比較器ＣＭを設
けた点である。
装置１に、積分レジスタＩＲの出力ＤＩと出力レジスタ
ＯＲの出力Ｄｏとを選択してＤ／Ａ変換器２に与えるた
めのスイッチＳＷと、出力レジスタＯＲの出力Ｄｏと再
入力レジスタＦＲの出力ＤＦとを比較し、その差が設定
値ＤＳを越えたときＤｏがＤ／Ａ変換器２に加わるよう
にスイッチＳＷを制御するディジタルの比較器ＣＭを設
けた点である。
なおこれらＣＭやＳＷはディジタル処理装置１内におい
てプログラムにより構成される。
てプログラムにより構成される。
このような構成の本考案においては、出力したいディジ
タル値（１）が第４図イに示すようにステップ状に変化
すると、ＤＯとＤＦとの差が設定値ＤＳを越え比較器Ｃ
ＭはスイッチＳＷをＤｏを選択する側に切換れる。
タル値（１）が第４図イに示すようにステップ状に変化
すると、ＤＯとＤＦとの差が設定値ＤＳを越え比較器Ｃ
ＭはスイッチＳＷをＤｏを選択する側に切換れる。
その結果ＤｏがＤ／Ａ変換器２およびＳ／Ｈ回路３を介
してアナログの出力信号ＡＯとなり、積分制御が解除さ
れ積分制御による応答遅れな（ＡＯはＤｏに追従する。
してアナログの出力信号ＡＯとなり、積分制御が解除さ
れ積分制御による応答遅れな（ＡＯはＤｏに追従する。
そしてアナログの出力信号ＡＯが大きくなりＤＦと（１
）と差ＤＥがＤＳより小さくなると、比較器ＣＭはスイ
ッチＳＷを積分レジスタＩＲの出力ＤＩを選択する側に
切換えるため積分制御が働き、アナログ出力信号ＡＯは
最終的にはＤ／Ａ変換器２やＳ／Ｈ回路３のオフセット
誤差やゲイン誤差の影響を受けず、正確に出力したいデ
ィジタル値（１）に対応したものとなる。
）と差ＤＥがＤＳより小さくなると、比較器ＣＭはスイ
ッチＳＷを積分レジスタＩＲの出力ＤＩを選択する側に
切換えるため積分制御が働き、アナログ出力信号ＡＯは
最終的にはＤ／Ａ変換器２やＳ／Ｈ回路３のオフセット
誤差やゲイン誤差の影響を受けず、正確に出力したいデ
ィジタル値（１）に対応したものとなる。
しかもその応答は第４図口に示すようになり応答遅れを
充分に小さくできる。
充分に小さくできる。
なお、アナログの出力信号ＡＯをディジタル信号ＤＦに
変換してディジタル処理装置１に再入力する手段として
は、上述の如＜Ａ／Ｄ変換器４を別個に設ける代りに第
５図に示すようにデータ処理装置１とＤ／Ａ変換器２お
よびアナログ比較器５を用いてもよい。
変換してディジタル処理装置１に再入力する手段として
は、上述の如＜Ａ／Ｄ変換器４を別個に設ける代りに第
５図に示すようにデータ処理装置１とＤ／Ａ変換器２お
よびアナログ比較器５を用いてもよい。
なお第５図のディジタル処理装置１の内部には、図示さ
れていないが第３図と同様に出力レジスタＯＲ，積分レ
ジスタＩＲ，再入カレジスタＦＲ等が設けられるととも
に、比較器ＣＭやスイッチＳＷ等がプログラムにより構
成されている。
れていないが第３図と同様に出力レジスタＯＲ，積分レ
ジスタＩＲ，再入カレジスタＦＲ等が設けられるととも
に、比較器ＣＭやスイッチＳＷ等がプログラムにより構
成されている。
そして第５図においては、アナログの入力信号Ｅｉ□〜
ＥｉｎやＡ／Ｄ変換機能のゼロ調やスパン調のための基
準入力ＥＳ１．ＥＳ２および再入力される出力信号ＡＯ
がマルチプレクサ６により順次切換えられてアナログ比
較器５に与えられる。
ＥｉｎやＡ／Ｄ変換機能のゼロ調やスパン調のための基
準入力ＥＳ１．ＥＳ２および再入力される出力信号ＡＯ
がマルチプレクサ６により順次切換えられてアナログ比
較器５に与えられる。
アナログ比較器５に与えられたアナログ信号はディジタ
ル処理装置１とＤ／Ａ変換器２およびアナログ比較器５
からなるループで、順次ディジタル信号に変換され、デ
ィジタル処理装置１内の専用レジスタにそれぞれ取込ま
れる。
ル処理装置１とＤ／Ａ変換器２およびアナログ比較器５
からなるループで、順次ディジタル信号に変換され、デ
ィジタル処理装置１内の専用レジスタにそれぞれ取込ま
れる。
このとき再入力される出力信号ＡＯのディジタル値ＤＦ
は再入力レジスタＦＲに取込まれる。
は再入力レジスタＦＲに取込まれる。
ディジタル処理装置１はデータの取込みが終ると、これ
らデータに基づいて所定の処理を行い、その結果を出力
レジスタＯＲに格納する。
らデータに基づいて所定の処理を行い、その結果を出力
レジスタＯＲに格納する。
出力レジスタＯＲに格納されたディジタル出力Ｄｏは第
３図と同様にしてディジタル処理装置１からＤ／Ａ変換
器２およびＳ／Ｈ回路３を介してアナログ信号ＡＯとし
て出力される。
３図と同様にしてディジタル処理装置１からＤ／Ａ変換
器２およびＳ／Ｈ回路３を介してアナログ信号ＡＯとし
て出力される。
また第３図において、図示の如く出力が１チヤンネルの
場合Ｓ／Ｈ回路３は省略してもよい。
場合Ｓ／Ｈ回路３は省略してもよい。
以上説明したように本考案においては、出力したいディ
ジタル値と再入力のディジタル値の差が大きいときは積
分制御を解除し、差が小さいときのみ積分制御を行うよ
うにしているので、Ｄ／Ａ変換器やＳ／Ｈ回路のオフセ
ット誤差やゲイン誤差の影響を有効に除去でき、しかも
応答遅れを充分に小さくできるアナログ出力回路が得ら
れる。
ジタル値と再入力のディジタル値の差が大きいときは積
分制御を解除し、差が小さいときのみ積分制御を行うよ
うにしているので、Ｄ／Ａ変換器やＳ／Ｈ回路のオフセ
ット誤差やゲイン誤差の影響を有効に除去でき、しかも
応答遅れを充分に小さくできるアナログ出力回路が得ら
れる。
第１図は本考案の原理を示す概念的なブロック図、第２
図はその動作説明図、第３図は本考案の一実施例を示す
概念的なブロック図、第４図はその動作説明図、第５図
は本考案の他の実施例を示すブロック図である。 １・・・・・・ディジタル処理装置、２・・・・・・Ｄ
／Ａ変換器、３・・・・・・Ｓ／Ｈ回路、４・・・・・
・Ａ／Ｄ変換器、ＤＲ・・・・・・出力レジスタ、ＦＲ
・・・・・・再入力レジスタ、ＩＲ・・・・・・積分レ
ジスタ、ＳＷ・・・・・・スイッチ、ＣＭ・・・・・・
ディジタル比較器。
図はその動作説明図、第３図は本考案の一実施例を示す
概念的なブロック図、第４図はその動作説明図、第５図
は本考案の他の実施例を示すブロック図である。 １・・・・・・ディジタル処理装置、２・・・・・・Ｄ
／Ａ変換器、３・・・・・・Ｓ／Ｈ回路、４・・・・・
・Ａ／Ｄ変換器、ＤＲ・・・・・・出力レジスタ、ＦＲ
・・・・・・再入力レジスタ、ＩＲ・・・・・・積分レ
ジスタ、ＳＷ・・・・・・スイッチ、ＣＭ・・・・・・
ディジタル比較器。
Claims (1)
- ディジタル処理装置と、この処理装置からのディジタル
信号が加わるディジタルアナログ変換器と、このディジ
タルアナログ変換器からのアナログ信号を直接またはサ
ンプルホールド回路を介して取出しアナログ出力信号を
得る手段と、このアナログ出力信号をディジタル信号に
変換して前記処理装置に再入力する手段とを具え、前記
データ処理装置は出力したいディジタル値とアナログの
出力信号に関連する再入力されたディジタル値とを比較
し、その差が大きいときは出力したいディジタル値をそ
のまま前記ディジタルアナログ変換器に与え、その差が
小さいときは出力したいディジタル値と再入力されたデ
ィジタル値との偏差に積分制御を行った後前記ディジタ
ルアナログ変換器に与えるようにしたことを特徴とする
アナログ出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17002180U JPS605396Y2 (ja) | 1980-11-27 | 1980-11-27 | アナログ出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17002180U JPS605396Y2 (ja) | 1980-11-27 | 1980-11-27 | アナログ出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5792232U JPS5792232U (ja) | 1982-06-07 |
| JPS605396Y2 true JPS605396Y2 (ja) | 1985-02-19 |
Family
ID=29528491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17002180U Expired JPS605396Y2 (ja) | 1980-11-27 | 1980-11-27 | アナログ出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS605396Y2 (ja) |
-
1980
- 1980-11-27 JP JP17002180U patent/JPS605396Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5792232U (ja) | 1982-06-07 |
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