JPS60165120A - デイジタル・アナログ変換方法 - Google Patents
デイジタル・アナログ変換方法Info
- Publication number
- JPS60165120A JPS60165120A JP1991184A JP1991184A JPS60165120A JP S60165120 A JPS60165120 A JP S60165120A JP 1991184 A JP1991184 A JP 1991184A JP 1991184 A JP1991184 A JP 1991184A JP S60165120 A JPS60165120 A JP S60165120A
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- JP
- Japan
- Prior art keywords
- digital
- analog
- output
- analog signal
- digital data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ディジタル・アナログ変換方法に係り、特に
デジタル演算のビット数を増加させることなく、ディジ
タルからアナログへのデータの変換精度を向上させるデ
ィジタル・アナログ変換方法に関するものである。
デジタル演算のビット数を増加させることなく、ディジ
タルからアナログへのデータの変換精度を向上させるデ
ィジタル・アナログ変換方法に関するものである。
従来の、マイクロコンピュータによるモータのディジタ
ル制御等をするだめのディジタル・アナログ変換方法と
しては、第１図に示す装置で使用するものがある。同図
に示した従来のディジタル・アナログ変換方法を使用す
るディジタル・アナログ変換装置は１．所定の周Ｊ！Ｊ
Ｉ （演算に要する時間であり、以下サンプリング周期
と称するン毎にディジタルデータからなる演算結果Ｕ
” （ｋ）を出力するディジタル演算部１と、仁の演算
結果Ｕ ” （ｋ） ？サンプリング周期期間ホールド
した階段状のアナログ信号Ｕ （ｔ）に変換するディジ
タル・アナログ変換器２と、７ ｆ ｏグ信号Ｕ （ｔ
） ｔ−人力として出力Ｙ （ｔ） ｆｆｉ発生するア
ナログ回路６とで構成されている。
ル制御等をするだめのディジタル・アナログ変換方法と
しては、第１図に示す装置で使用するものがある。同図
に示した従来のディジタル・アナログ変換方法を使用す
るディジタル・アナログ変換装置は１．所定の周Ｊ！Ｊ
Ｉ （演算に要する時間であり、以下サンプリング周期
と称するン毎にディジタルデータからなる演算結果Ｕ
” （ｋ）を出力するディジタル演算部１と、仁の演算
結果Ｕ ” （ｋ） ？サンプリング周期期間ホールド
した階段状のアナログ信号Ｕ （ｔ）に変換するディジ
タル・アナログ変換器２と、７ ｆ ｏグ信号Ｕ （ｔ
） ｔ−人力として出力Ｙ （ｔ） ｆｆｉ発生するア
ナログ回路６とで構成されている。
ここで、上記した従来のディジタル・アナログ変換装置
の動作について、第２図（ａ） 、 （ｂ） 、 （ｃ
）の信号波形図を参照して説明する。第２図（ａ）に、
ディジタル演算部１の演算結果であるディジタルデータ
Ｕ ” （ｋ）と、これに対するディジタル・アナログ
変換の目標出力Ｙ ｄ （ｔ）とを示す。ディジタルデ
ータＵ ” （ｋ）に対して、目標出力Ｙ ａ （ｔ）
は−サンプリング周期遅れたものとなる。このディジタ
ルデータＵ ” Ｑｃ）は、ディジタル・アナログ変換
器２により第２図（ｂ）に示される階段状のアナログ信
号Ｕ （ｔ）に変換される。このアナログ信号Ｕ （ｔ
） ｅ入力とするアナログ回路３は、第２図（ｃ）に示
す如く、目標出力Ｙ ｄ （ｔ）に対して、応答速度が
速けれげＹ （ｔ） ｒの出力を発生し、応答速度が遅
ければｙ（ｔ）ｚの出力を発生する。
の動作について、第２図（ａ） 、 （ｂ） 、 （ｃ
）の信号波形図を参照して説明する。第２図（ａ）に、
ディジタル演算部１の演算結果であるディジタルデータ
Ｕ ” （ｋ）と、これに対するディジタル・アナログ
変換の目標出力Ｙ ｄ （ｔ）とを示す。ディジタルデ
ータＵ ” （ｋ）に対して、目標出力Ｙ ａ （ｔ）
は−サンプリング周期遅れたものとなる。このディジタ
ルデータＵ ” Ｑｃ）は、ディジタル・アナログ変換
器２により第２図（ｂ）に示される階段状のアナログ信
号Ｕ （ｔ）に変換される。このアナログ信号Ｕ （ｔ
） ｅ入力とするアナログ回路３は、第２図（ｃ）に示
す如く、目標出力Ｙ ｄ （ｔ）に対して、応答速度が
速けれげＹ （ｔ） ｒの出力を発生し、応答速度が遅
ければｙ（ｔ）ｚの出力を発生する。
しかして、マイクロコンピュータによるモータのディジ
タル制御等の制御精度は、ディジタル演算およびディジ
タル演算結果をアナログ信号に変換する際のビット数で
決定され、制御槽しかしながら、コストパフォーマンス
の観点から、一般的に１６ビツトが使用されるが、制御
精度の点で充分に満足できるものでないという欠点があ
った。また、アナログ回路３がモータ駆動系等であれば
、アナログ信号ＬＴ （ｔ）の入力に対して充分応答速
度を速くすることができず、この点からも制御精度が劣
化するという欠点かあ？た〇 〔発明の目的〕 本発明の目的は、上記した従来技術の欠点をなくシ、デ
ィジタル演算およびディジタル演算結果をアナログ信号
に変換する際のビット数を増加することなく、さらには
、アナログ回路の応答速度を速くすることなく、制御精
度を向上させることができるディジタル・アナログ変換
方法を提供することにある。
タル制御等の制御精度は、ディジタル演算およびディジ
タル演算結果をアナログ信号に変換する際のビット数で
決定され、制御槽しかしながら、コストパフォーマンス
の観点から、一般的に１６ビツトが使用されるが、制御
精度の点で充分に満足できるものでないという欠点があ
った。また、アナログ回路３がモータ駆動系等であれば
、アナログ信号ＬＴ （ｔ）の入力に対して充分応答速
度を速くすることができず、この点からも制御精度が劣
化するという欠点かあ？た〇 〔発明の目的〕 本発明の目的は、上記した従来技術の欠点をなくシ、デ
ィジタル演算およびディジタル演算結果をアナログ信号
に変換する際のビット数を増加することなく、さらには
、アナログ回路の応答速度を速くすることなく、制御精
度を向上させることができるディジタル・アナログ変換
方法を提供することにある。
本発明のディジタル・アナログ変換方法は、ディジタル
演算部により、所定の周期でサンプリングされたディジ
タルデータとこれより一周期前にサンプリングされたデ
ィジタルデータとの差を演算して出力せしめ、この出力
をディジタル・アナログ変換器で階段状のアナログ信号
に変換し、さらに、このアナログ信号を前記所定のサン
プリング周期の入出力伝達特性を有する積分器で積分し
、この積分器の出力をアナログ回路の入力として、前記
ディジタル演算部でサンプリングされたディジタルデー
タをアナログデータに変換して、データ変換を用いるデ
ィジタル制御の精度を向上させるようにしたことを特徴
としている。
演算部により、所定の周期でサンプリングされたディジ
タルデータとこれより一周期前にサンプリングされたデ
ィジタルデータとの差を演算して出力せしめ、この出力
をディジタル・アナログ変換器で階段状のアナログ信号
に変換し、さらに、このアナログ信号を前記所定のサン
プリング周期の入出力伝達特性を有する積分器で積分し
、この積分器の出力をアナログ回路の入力として、前記
ディジタル演算部でサンプリングされたディジタルデー
タをアナログデータに変換して、データ変換を用いるデ
ィジタル制御の精度を向上させるようにしたことを特徴
としている。
以下、第３図および第４図を参照して、本発明について
説明する。第５図は、本発明のディジタル・アナログ変
換方法の一実施例を使用するディジタル・アナログ変換
装置のブロック図であり、第４図（ａ） 、 （ｂ）
、 （ｃ）は、第３図に示すディジタル・アナログ変換
装置の動作を説明するための信号波形図である○ 第６図に示したディジタル・アナログ変換装置は、サン
プリングされたディジタルデータとこれより一周期前に
サンプリングされたディジタルデータとの差を演算し、
その演算結果０７区（ｋ）＝Ｕ只（ト）−Ｕ”（ｋ−１
）を出力するディジタル演算部４と、この演算結果Ｕ’
” （ｋ） ！サンプリング周期期間ホールドした階
段状のアナログ信号Ｕ’（ｔ）に変換するディジタル・
アナログ変換器５と、このアナログ信号Ｕ′（ｔ）全積
分して別のアナログ信号Ｕ″（ｔ）’に出力する積分器
６と、この別のアナログ信号Ｕ“（ｔ） ｅ入力として
出力Ｙ （ｔ） ｗ発生１′るアナログ回路７と、で構
成されている。なお、積分器６は、１／ＴＳ（Ｔはサン
プリング周期、Ｓはラプラス演算千金それぞれ示す。）
の入出力伝達特性を有するものであるＯ ここで、上記した本発明のディジタル・アナログ変換゛
方法を使用するディジタル・アナログ変換装置の動作に
ついて説明する０第４図（ａ）にディジタル演算部４で
サンプリングされたディジタルデータＵ ” （ｋ）と
、演算結果としてのＵ′〆（ｋ）およびディジタルデー
タＵ ” （ｋｌに対する目標出力Ｙｄ（ｔ）’ｅ示す
。この演算結果Ｕ”’（ｋ）は、ディジタル・アナログ
変換器５により第４図（ｂ）に示される階段状のアナロ
グ信号Ｕ’（ｔ）に変換され、さらに積分器乙により同
図に示される折線状の別のアナログ４６号Ｕ“（１）に
変換される。この別のアナログ信号Ｕ“（１）は、目標
出力Ｙ ｄ （ｔ）に近似しているだめ、この別のアナ
ログ信号Ｕ″（ｔ）＆入力とするアナログ回路７は、応
答速度が充分速くなくとも、第４図（Ｃ）に示す如き、
目標出力Ｙｄ（ｔ）に極めて近似した出力Ｙ’ （ｔ）
ｋ発生する。
説明する。第５図は、本発明のディジタル・アナログ変
換方法の一実施例を使用するディジタル・アナログ変換
装置のブロック図であり、第４図（ａ） 、 （ｂ）
、 （ｃ）は、第３図に示すディジタル・アナログ変換
装置の動作を説明するための信号波形図である○ 第６図に示したディジタル・アナログ変換装置は、サン
プリングされたディジタルデータとこれより一周期前に
サンプリングされたディジタルデータとの差を演算し、
その演算結果０７区（ｋ）＝Ｕ只（ト）−Ｕ”（ｋ−１
）を出力するディジタル演算部４と、この演算結果Ｕ’
” （ｋ） ！サンプリング周期期間ホールドした階
段状のアナログ信号Ｕ’（ｔ）に変換するディジタル・
アナログ変換器５と、このアナログ信号Ｕ′（ｔ）全積
分して別のアナログ信号Ｕ″（ｔ）’に出力する積分器
６と、この別のアナログ信号Ｕ“（ｔ） ｅ入力として
出力Ｙ （ｔ） ｗ発生１′るアナログ回路７と、で構
成されている。なお、積分器６は、１／ＴＳ（Ｔはサン
プリング周期、Ｓはラプラス演算千金それぞれ示す。）
の入出力伝達特性を有するものであるＯ ここで、上記した本発明のディジタル・アナログ変換゛
方法を使用するディジタル・アナログ変換装置の動作に
ついて説明する０第４図（ａ）にディジタル演算部４で
サンプリングされたディジタルデータＵ ” （ｋ）と
、演算結果としてのＵ′〆（ｋ）およびディジタルデー
タＵ ” （ｋｌに対する目標出力Ｙｄ（ｔ）’ｅ示す
。この演算結果Ｕ”’（ｋ）は、ディジタル・アナログ
変換器５により第４図（ｂ）に示される階段状のアナロ
グ信号Ｕ’（ｔ）に変換され、さらに積分器乙により同
図に示される折線状の別のアナログ４６号Ｕ“（１）に
変換される。この別のアナログ信号Ｕ“（１）は、目標
出力Ｙ ｄ （ｔ）に近似しているだめ、この別のアナ
ログ信号Ｕ″（ｔ）＆入力とするアナログ回路７は、応
答速度が充分速くなくとも、第４図（Ｃ）に示す如き、
目標出力Ｙｄ（ｔ）に極めて近似した出力Ｙ’ （ｔ）
ｋ発生する。
このだめ、アナログ回路７の応答速度全過大に速いもの
としなくても、この種従来方法でビット数で定められる
分解能以上に、アナログ回路７の出力Ｙ’ （ｔ）の精
度全向上させることができる。しかして、ディジタル演
算部４の演算ビット数を増やすことなく、またアナログ
回路７の応答速度全過大に速めることなく、制御精度を
向上させることができる。
としなくても、この種従来方法でビット数で定められる
分解能以上に、アナログ回路７の出力Ｙ’ （ｔ）の精
度全向上させることができる。しかして、ディジタル演
算部４の演算ビット数を増やすことなく、またアナログ
回路７の応答速度全過大に速めることなく、制御精度を
向上させることができる。
以上説明したように、本発明のディジタル・アナログ変
換方法によれば、アナログ回路には目標出力に近似した
折線からなるアナログ信号が入力されるため、アナログ
回路の応答速度を過大に速くすることなしに、アナログ
回路から目標出力にきわめて近似した出力を得ることが
できる。このために、ディジタル演算部での演算ビット
数全増加［またり、アナログ回路の応答速度を過大に速
くすることなく、本発明のディジタル・アナログ変換方
法全使用する制御装置の制御精度を向上させることがで
きる。
換方法によれば、アナログ回路には目標出力に近似した
折線からなるアナログ信号が入力されるため、アナログ
回路の応答速度を過大に速くすることなしに、アナログ
回路から目標出力にきわめて近似した出力を得ることが
できる。このために、ディジタル演算部での演算ビット
数全増加［またり、アナログ回路の応答速度を過大に速
くすることなく、本発明のディジタル・アナログ変換方
法全使用する制御装置の制御精度を向上させることがで
きる。
第１図は、従来のディジタル・アナログ変換方法を使用
するディジタル・アナログ変換装置のブロック図、第２
図（ａ） 、 （ｂ） 、 （ｃ）は、第１図に示すデ
ィジタル・アナログ変換装置の動作を説明するだめの信
号波形図、第３図は、本発明のディジタル・アナログ変
換方法の一実施例を使用するディジタル・アナログ変換
装置のブロック図、第４図（ａ） 、 （ｂ） 、 （
ｃ）は、第３図に示すディジタル・アナログ変換装置の
動作を説明するための信号波形図である。 ４・・・ディジタル演算部 ５・・・ディジタル・アナログ変換器 ６・・・積分器 ７・・・アナログ回路Ｕ”’（ｋ）・
・・ディジタル演算部４の演算結果の出力 Ｕ’（ｔ）・・・ディジタル・アナログ変換器５０階段
状のアナログ信号 Ｕ”（ｔ）・・・積分器７の折線上の別のアナログ１言
号１ １ 図
するディジタル・アナログ変換装置のブロック図、第２
図（ａ） 、 （ｂ） 、 （ｃ）は、第１図に示すデ
ィジタル・アナログ変換装置の動作を説明するだめの信
号波形図、第３図は、本発明のディジタル・アナログ変
換方法の一実施例を使用するディジタル・アナログ変換
装置のブロック図、第４図（ａ） 、 （ｂ） 、 （
ｃ）は、第３図に示すディジタル・アナログ変換装置の
動作を説明するための信号波形図である。 ４・・・ディジタル演算部 ５・・・ディジタル・アナログ変換器 ６・・・積分器 ７・・・アナログ回路Ｕ”’（ｋ）・
・・ディジタル演算部４の演算結果の出力 Ｕ’（ｔ）・・・ディジタル・アナログ変換器５０階段
状のアナログ信号 Ｕ”（ｔ）・・・積分器７の折線上の別のアナログ１言
号１ １ 図
Claims (1)
- ディジタル演算部により、所定の周期でサンプリングさ
れたディジタルデータとこれより一周期前にサンプリン
グされたディジタルデータとの差を演算Ｉ７て出力せし
め、この出力をディジタル・アナログ変換器で階段状の
アナログ信号に変換シ２、さらに、このアナログ信号を
前記所定のサンプリング周期の人出力伝達特性を有する
積分器で積分し、この積分器の出力全アナログ回路の入
力として、前記ｆイジタル演算部で゛リーンプリングさ
れたディジタルデータをアナログデータに変拳するディ
ジタル・７十ログ変換方法１．
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1991184A JPS60165120A (ja) | 1984-02-08 | 1984-02-08 | デイジタル・アナログ変換方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1991184A JPS60165120A (ja) | 1984-02-08 | 1984-02-08 | デイジタル・アナログ変換方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60165120A true JPS60165120A (ja) | 1985-08-28 |
Family
ID=12012391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1991184A Pending JPS60165120A (ja) | 1984-02-08 | 1984-02-08 | デイジタル・アナログ変換方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60165120A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63172525A (ja) * | 1987-01-09 | 1988-07-16 | Onkyo Corp | デジタル−アナログ変換器 |
| EP1164705A1 (en) * | 1999-12-18 | 2001-12-19 | Sakai, Yasue | Digital/analog converter |
-
1984
- 1984-02-08 JP JP1991184A patent/JPS60165120A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63172525A (ja) * | 1987-01-09 | 1988-07-16 | Onkyo Corp | デジタル−アナログ変換器 |
| EP1164705A1 (en) * | 1999-12-18 | 2001-12-19 | Sakai, Yasue | Digital/analog converter |
| EP1164705A4 (en) * | 1999-12-18 | 2004-04-07 | Sakai Yasue | DIGITAL-TO-ANALOG CONVERTER |
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