JPH0526372B2 - - Google Patents
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- JPH0526372B2 JPH0526372B2 JP58082174A JP8217483A JPH0526372B2 JP H0526372 B2 JPH0526372 B2 JP H0526372B2 JP 58082174 A JP58082174 A JP 58082174A JP 8217483 A JP8217483 A JP 8217483A JP H0526372 B2 JPH0526372 B2 JP H0526372B2
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- 238000006243 chemical reaction Methods 0.000 claims description 88
- 238000010586 diagram Methods 0.000 description 9
- 230000003321 amplification Effects 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は高速AD変換方式として一般的に用い
られる２ステツプ型AD変換器の改良に関するも
のである。
られる２ステツプ型AD変換器の改良に関するも
のである。
高速のAD変換方式としては従来から、並列型
と２ステツプ型が代表的な方式と考えられてい
る。並列型AD変換器は最も高速であるが、例え
ば８ビツトの出力を得るためには255の高精度比
較器と256の高精度抵抗が必要で、出力ビツト数
が増えるにつれて、コスト的に非常に高価となる
という問題点がある。これに対して少ないビツト
数のAD変換回路を組合わせて高次ビツト出力が
得られ、経済性で優れているのが、２ステツプ型
AD変換器である。
と２ステツプ型が代表的な方式と考えられてい
る。並列型AD変換器は最も高速であるが、例え
ば８ビツトの出力を得るためには255の高精度比
較器と256の高精度抵抗が必要で、出力ビツト数
が増えるにつれて、コスト的に非常に高価となる
という問題点がある。これに対して少ないビツト
数のAD変換回路を組合わせて高次ビツト出力が
得られ、経済性で優れているのが、２ステツプ型
AD変換器である。
２ステツプ型AD変換器の従来例の構成を第１
図に示す。入力信号が加わると第１のAD変換回
路５１によつて粗くAD変換された後上位ビツト
出力として出力レジスタ５５に送られる。この出
力をDA変換回路５２によつて再びアナログ信号
に戻し、前記入力信号との差を差動増幅器５３で
得る。この差信号は第２のAD変換回路５４で再
びAD変換され、下位ビツト出力として出力レジ
スタ５５に送られる。前記上位ビツトと下位ビツ
トを合わせたものが２ステツプ型AD変換器出力
として出力レジスタ５５から出力される。通常第
１のAD変換回路５１としては、比較部６１とエ
ンコーダ６２からなる並列型AD変換回路が用い
られる。入力信号は比較部６１で各設定レベルと
比較され、その出力はエンコーダ６２でコード化
される。このコード化した出力はＲ−2R型DA変
換回路５２に加えられて再びアナログ信号に変換
されるが、前記エンコーダ６２における遅れが大
きいため、DA変換出力も遅れを伴なつてしま
う。このため、全体のAD変換速度が遅れてしま
うという問題や、変換レートを上げるためには差
動増幅器５３に入る入力信号を遅らせる手段が必
要となるといつた問題があつた。
図に示す。入力信号が加わると第１のAD変換回
路５１によつて粗くAD変換された後上位ビツト
出力として出力レジスタ５５に送られる。この出
力をDA変換回路５２によつて再びアナログ信号
に戻し、前記入力信号との差を差動増幅器５３で
得る。この差信号は第２のAD変換回路５４で再
びAD変換され、下位ビツト出力として出力レジ
スタ５５に送られる。前記上位ビツトと下位ビツ
トを合わせたものが２ステツプ型AD変換器出力
として出力レジスタ５５から出力される。通常第
１のAD変換回路５１としては、比較部６１とエ
ンコーダ６２からなる並列型AD変換回路が用い
られる。入力信号は比較部６１で各設定レベルと
比較され、その出力はエンコーダ６２でコード化
される。このコード化した出力はＲ−2R型DA変
換回路５２に加えられて再びアナログ信号に変換
されるが、前記エンコーダ６２における遅れが大
きいため、DA変換出力も遅れを伴なつてしま
う。このため、全体のAD変換速度が遅れてしま
うという問題や、変換レートを上げるためには差
動増幅器５３に入る入力信号を遅らせる手段が必
要となるといつた問題があつた。
またDA変換回路５２としてはビツト数が少な
いにもかかわらず第１と第２のAD変換回路の分
解能をあわせた精度が必要となり、高速性の要求
と相まつて高価となるという問題もあつた。
いにもかかわらず第１と第２のAD変換回路の分
解能をあわせた精度が必要となり、高速性の要求
と相まつて高価となるという問題もあつた。
更に２ステツプ型Ａ／Ｄ変換器で必要となる高
速のサンプル・ホールド回路はオフセツトなどの
点で満足できるものは非常に高価になるという問
題点もあり高速・高精度のAD変換器は手軽には
使えなかつた。
速のサンプル・ホールド回路はオフセツトなどの
点で満足できるものは非常に高価になるという問
題点もあり高速・高精度のAD変換器は手軽には
使えなかつた。
本発明は上記の問題点を解決するためになされ
たもので、高速・高精度の２ステツプ型AD変換
器を安価に実現することを目的としている。
たもので、高速・高精度の２ステツプ型AD変換
器を安価に実現することを目的としている。
本発明によれば、２ステツプ型AD変換器にお
いて、第１のAD変換回路としてエンコーダを有
しない並列型AD変換回路を使用し、DA変換回
路としてセグメント型DA変換器を用いるととも
にこれらについてオフセツト自動補正や自動校正
を行うことにより上記の目的を達成できる。
いて、第１のAD変換回路としてエンコーダを有
しない並列型AD変換回路を使用し、DA変換回
路としてセグメント型DA変換器を用いるととも
にこれらについてオフセツト自動補正や自動校正
を行うことにより上記の目的を達成できる。
以下図面にもとづいて本発明を説明する。
第２図は本発明に係わる２ステツプ型AD変換
器の一実施例の基本構成を示すブロツク図であ
る。１はアナログ信号入力が加えられ、外部（上
位コンピユータなど）からのエンコード命令に応
じて上位ビツトについてのAD変換コード出力
D01、剰余アナログ出力VOUTおよび第２の基準出
力VREFを発生するADA回路、２はこのADA回路
からの剰余アナログ出力VOUTおよび前記基準出
力VREFを入力し下位ビツトについてのAD変換コ
ード出力D02を発生するとともにオーバーレンジ
信号を前記ADA回路に送る例えば７ビツトの主
AD回路、３は前記ADA回路の自動校正に関する
制御を行なう自動校正μP（マイクロ・プロセツ
サ）である。コード出力D01とD02は組合わされ
て本AD変換器のデイジタル出力DOUTを構成す
る。
器の一実施例の基本構成を示すブロツク図であ
る。１はアナログ信号入力が加えられ、外部（上
位コンピユータなど）からのエンコード命令に応
じて上位ビツトについてのAD変換コード出力
D01、剰余アナログ出力VOUTおよび第２の基準出
力VREFを発生するADA回路、２はこのADA回路
からの剰余アナログ出力VOUTおよび前記基準出
力VREFを入力し下位ビツトについてのAD変換コ
ード出力D02を発生するとともにオーバーレンジ
信号を前記ADA回路に送る例えば７ビツトの主
AD回路、３は前記ADA回路の自動校正に関する
制御を行なう自動校正μP（マイクロ・プロセツ
サ）である。コード出力D01とD02は組合わされ
て本AD変換器のデイジタル出力DOUTを構成す
る。
第３図は第２図のADA回路のブロツク構成図
である。１１はアナログ信号入力VIN、第１の基
準入力Vref／８、コモン入力が加えられこのうち
のいずれかを選択して出力するアナログ・マルチ
プレクサ、１２はこのアナログ・マルチプレクサ
１１からの選択出力を入力して保持するサンプ
ル・ホールド回路、１３はこのサンプル・ホール
ド回路１２からの出力が加えられる、エンコーダ
部分を除いた、Vrefを基準電圧とする３ビツト並
列型の第１のAD変換回路、１４はこのAD変換
回路１３からの出力をコード化して上位ビツト出
力D01を発生するエンコーダ、１５は前記AD変
換回路１３からの出力とコントローラ２２の出力
が加えられ、そのいずれかを選択出力するデイジ
タル・マルチプレクサ、１６はこのマルチプレク
サ１５からの選択出力が加わる３ビツトのセグメ
ント型DA変換回路（出力電流値をそれぞれ重み
付した電流源の代わりに、出力電流値が同一であ
る複数個の電流源を設けそれぞれをセグメントと
し、入力信号によりオンとされた前記セグメント
に流れる同一電流の総和を出力電流とするもの）、
１７はこのセグメント型DA変換回路からの出力
と前記サンプル・ホールド回路１２からの出力の
差をとつて増幅するゲイン８倍の差動増幅回路、
１８はこの差動増幅回路１７からの出力をホール
ドするホールド回路、１９は上位コンピユータな
どからのエンコード命令を受けて各部へのクロツ
クを発生するクロツク発生器、２０はオフセツト
補正や校正の際に前記差動増幅回路１７からの出
力が０になるように前記DA変換回路１６を制御
する制御手段、２１はこの制御手段２０におい
て、前記差動増幅回路１７からの出力とコモンレ
ベルとを比較する比較器、２２はマイクロ・プロ
セツサなどとデータをやりとりし、アナログ・マ
ルチプレクサ１１、デイジタル・マルチプレクサ
１５およびセグメント制御回路２４に制御信号な
どを送るとともに前記比較器２１からの出力に応
じて補正信号や校正信号を発生するコントロー
ラ、２３はこのコントローラからの補正または校
正信号出力に応じたアナログ出力を発生するDA
変換回路（以下DAと呼ぶ）、２４はこのDA変換
回路からの出力に対応して前記DA変換回路１６
の各セグメントの電流を制御するセグメント制御
回路である。なお、周知のように並列型のAD変
換回路１３は原理的にDA変換回路を含まない構
成となつている。
である。１１はアナログ信号入力VIN、第１の基
準入力Vref／８、コモン入力が加えられこのうち
のいずれかを選択して出力するアナログ・マルチ
プレクサ、１２はこのアナログ・マルチプレクサ
１１からの選択出力を入力して保持するサンプ
ル・ホールド回路、１３はこのサンプル・ホール
ド回路１２からの出力が加えられる、エンコーダ
部分を除いた、Vrefを基準電圧とする３ビツト並
列型の第１のAD変換回路、１４はこのAD変換
回路１３からの出力をコード化して上位ビツト出
力D01を発生するエンコーダ、１５は前記AD変
換回路１３からの出力とコントローラ２２の出力
が加えられ、そのいずれかを選択出力するデイジ
タル・マルチプレクサ、１６はこのマルチプレク
サ１５からの選択出力が加わる３ビツトのセグメ
ント型DA変換回路（出力電流値をそれぞれ重み
付した電流源の代わりに、出力電流値が同一であ
る複数個の電流源を設けそれぞれをセグメントと
し、入力信号によりオンとされた前記セグメント
に流れる同一電流の総和を出力電流とするもの）、
１７はこのセグメント型DA変換回路からの出力
と前記サンプル・ホールド回路１２からの出力の
差をとつて増幅するゲイン８倍の差動増幅回路、
１８はこの差動増幅回路１７からの出力をホール
ドするホールド回路、１９は上位コンピユータな
どからのエンコード命令を受けて各部へのクロツ
クを発生するクロツク発生器、２０はオフセツト
補正や校正の際に前記差動増幅回路１７からの出
力が０になるように前記DA変換回路１６を制御
する制御手段、２１はこの制御手段２０におい
て、前記差動増幅回路１７からの出力とコモンレ
ベルとを比較する比較器、２２はマイクロ・プロ
セツサなどとデータをやりとりし、アナログ・マ
ルチプレクサ１１、デイジタル・マルチプレクサ
１５およびセグメント制御回路２４に制御信号な
どを送るとともに前記比較器２１からの出力に応
じて補正信号や校正信号を発生するコントロー
ラ、２３はこのコントローラからの補正または校
正信号出力に応じたアナログ出力を発生するDA
変換回路（以下DAと呼ぶ）、２４はこのDA変換
回路からの出力に対応して前記DA変換回路１６
の各セグメントの電流を制御するセグメント制御
回路である。なお、周知のように並列型のAD変
換回路１３は原理的にDA変換回路を含まない構
成となつている。
以上のように構成した２ステツプ型AD変換器
の動作を次に説明する。動作モードとしては通常
変換モード、オフセツト補正モード、DA校正モ
ードの３つがある。通常モードではマルチプレク
サ１１でアナログ入力VINが選択され、サンプ
ル・ホールド回路１２にホールドされる。サンプ
ル・ホールド回路１２からの出力は並列形AD変
換回路１３に加えられ、入力レベルに応じた数の
比較器がオンとなる。この出力はデイジタル・マ
ルチプレクサ１５を介して（変換モードではマル
チプレクサ１５はAD変換回路１３からの出力を
選択する）セグメント型DA変換回路１６に加え
られ、AD変換回路１３の、オンになつた前記比
較器の数に対応する数のセグメントをオンにす
る。差動増幅器１７はDA変換回路１６の出力と
サンプル・ホールド回路１２からの出力の差をと
るとともに増幅を行ない剰余アナログ出力VOUT
を第２のAD変換回路２に出力する。このAD変
換回路２からのコード出力D02は本AD変換器の
デイジタル出力DOUTの下位ビツトを構成する。前
記並列形AD変換回路１３からの出力は訂正型エ
ンコーダ１４においてコード化され、出力DOUTの
上位ビツトD01を構成する。訂正型エンコーダ
は、差動増幅器１７からの出力によつてAD変換
回路２がスケール・アウトした場合に、AD変換
回路からのRANGE信号に応じて補正した結果を
出力できるもので、公知のエンコーダを２組使用
して実現できる。
の動作を次に説明する。動作モードとしては通常
変換モード、オフセツト補正モード、DA校正モ
ードの３つがある。通常モードではマルチプレク
サ１１でアナログ入力VINが選択され、サンプ
ル・ホールド回路１２にホールドされる。サンプ
ル・ホールド回路１２からの出力は並列形AD変
換回路１３に加えられ、入力レベルに応じた数の
比較器がオンとなる。この出力はデイジタル・マ
ルチプレクサ１５を介して（変換モードではマル
チプレクサ１５はAD変換回路１３からの出力を
選択する）セグメント型DA変換回路１６に加え
られ、AD変換回路１３の、オンになつた前記比
較器の数に対応する数のセグメントをオンにす
る。差動増幅器１７はDA変換回路１６の出力と
サンプル・ホールド回路１２からの出力の差をと
るとともに増幅を行ない剰余アナログ出力VOUT
を第２のAD変換回路２に出力する。このAD変
換回路２からのコード出力D02は本AD変換器の
デイジタル出力DOUTの下位ビツトを構成する。前
記並列形AD変換回路１３からの出力は訂正型エ
ンコーダ１４においてコード化され、出力DOUTの
上位ビツトD01を構成する。訂正型エンコーダ
は、差動増幅器１７からの出力によつてAD変換
回路２がスケール・アウトした場合に、AD変換
回路からのRANGE信号に応じて補正した結果を
出力できるもので、公知のエンコーダを２組使用
して実現できる。
オフセツト補正モードではマルチプレクサ１１
はコモン入力を選択し、サンプル・ホールド回路
１２にホールドする。AD変換回路１３は休止状
態となり、マルチプレクサ１５はコントローラ２
２からの信号を選択し、DA変換回路１６の補正
用セグメント以外の各セグメントを全てオフとす
る。補正用セグメントは常時オンとなつている。
この状態でコントローラは比較器２１の出力が反
転するまでDA変換回路２３の出力を増減し、差
動増幅回路１７の出力が０となるような制御出力
をDA変換回路２３に送る。DA変換回路２３は
コントローラからのデイジタル制御出力をアナロ
グ出力に変換しセグメント制御回路２４に加え
る。セグメント制御回路２４はこのアナログ出力
をホールドするとともにDA変換回路２３からの
アナログ信号に応じた補正電流をセグメント型
DA変換回路１６の補正用セグメントに流す。こ
の結果サンプル・ホールド回路１２、DA変換回
路１６、差動増幅回路１７の全てのオフセツトを
一括して補正できる。
はコモン入力を選択し、サンプル・ホールド回路
１２にホールドする。AD変換回路１３は休止状
態となり、マルチプレクサ１５はコントローラ２
２からの信号を選択し、DA変換回路１６の補正
用セグメント以外の各セグメントを全てオフとす
る。補正用セグメントは常時オンとなつている。
この状態でコントローラは比較器２１の出力が反
転するまでDA変換回路２３の出力を増減し、差
動増幅回路１７の出力が０となるような制御出力
をDA変換回路２３に送る。DA変換回路２３は
コントローラからのデイジタル制御出力をアナロ
グ出力に変換しセグメント制御回路２４に加え
る。セグメント制御回路２４はこのアナログ出力
をホールドするとともにDA変換回路２３からの
アナログ信号に応じた補正電流をセグメント型
DA変換回路１６の補正用セグメントに流す。こ
の結果サンプル・ホールド回路１２、DA変換回
路１６、差動増幅回路１７の全てのオフセツトを
一括して補正できる。
DA校正モードでは、マルチプレクサ１１は第
１の基準電圧VREF／８を選択し、サンプル・ホー
ルド回路１２にホールドする。このときAD変換
回路１３は休止状態となる。マルチプレクサ１５
はコントローラ２２からの信号を選択してDA変
換回路１６の補正対象とするセグメント１個をオ
ンとする。コントローラ２２は比較器２１の出力
が反転する迄DA変換回路２３の出力を増減し、
差動増幅回路１７の出力が０となるようにセグメ
ント制御回路２４を介して対応するセグメントの
補正電流を調節する。この動作はDA変換回路１
６のオフセツト補正用セグメント以外の全てのセ
グメントについて順番に行なわれる。このときの
DA変換回路２３からの各セグメント用出力すな
わち各セグメントのフルスケール電流値はセグメ
ント制御回路２４にホールドされている。以上の
ようにして、DA変換回路１６の各セグメントは
基準電圧Vref／８によつて校正される。
１の基準電圧VREF／８を選択し、サンプル・ホー
ルド回路１２にホールドする。このときAD変換
回路１３は休止状態となる。マルチプレクサ１５
はコントローラ２２からの信号を選択してDA変
換回路１６の補正対象とするセグメント１個をオ
ンとする。コントローラ２２は比較器２１の出力
が反転する迄DA変換回路２３の出力を増減し、
差動増幅回路１７の出力が０となるようにセグメ
ント制御回路２４を介して対応するセグメントの
補正電流を調節する。この動作はDA変換回路１
６のオフセツト補正用セグメント以外の全てのセ
グメントについて順番に行なわれる。このときの
DA変換回路２３からの各セグメント用出力すな
わち各セグメントのフルスケール電流値はセグメ
ント制御回路２４にホールドされている。以上の
ようにして、DA変換回路１６の各セグメントは
基準電圧Vref／８によつて校正される。
またDA変換回路１６のすべてのセグメントを
オフとした状態で、第１の基準電圧Vref／８をマ
ルチプレクサ１１で選択させ、差動増幅回路１７
で８倍に増幅したVrefをホールド回路１８にホー
ルドして第２のAD変換回路２の基準電圧VREFと
することにより、差動増幅回路１７の増幅度の補
正も自動的になされる。
オフとした状態で、第１の基準電圧Vref／８をマ
ルチプレクサ１１で選択させ、差動増幅回路１７
で８倍に増幅したVrefをホールド回路１８にホー
ルドして第２のAD変換回路２の基準電圧VREFと
することにより、差動増幅回路１７の増幅度の補
正も自動的になされる。
第４図は第３図のDA変換回路１６およびセグ
メント制御回路２４の具体的な回路例を示した要
部回路図である。１６１はDA変換回路１６の１
セグメント部分の回路図で、トランジスタQ1，
Q2はカレントスイツチを構成し、Q3〜Q5はカレ
ント・ミラー回路を構成し、抵抗R1はセグメン
トの一定電流部分を定める抵抗である。２４１は
セグメント１６１に対応するセグメント制御回路
で、DA変換回路２３からのアナログ出力をコン
トローラ２２からの指令でサンプル・ホールドす
る、スイツチＳ１とキヤパシタＣからなるサンプ
ル・ホールド回路と、キヤパシタＣ１の保持電圧
でゲートを制御されるFETトランジスタQ6と、
その電流制限抵抗R3および、補正電流値を決め
る抵抗R2とから構成されている。VBBは固定ベー
ス電圧源、VCC，VEEは正および負の電圧源であ
る。マルチプレクサ１５からのセグメント入力i
が１であると（すなわちi＜VBBのとき）トラン
ジスタQ2はオンとなり、トランジスタQ5に流れ
る電流と等しい出力電流IOUTを出力する。トラン
ジスタQ5に流れる電流は抵抗R1で決まる一定電
流とセグメント制御回路からFETトランジスタ
Q6と抵抗R2を介して加えられる補正電流との総
和となる。この補正電流は前記のようにして得ら
れるDA変換回路２３からの補正出力によつて決
定される。補正用セグメントの場合には、例えば
上記の回路で一定電流部分を発生させるための抵
抗R1を取り除けばよい。上記の全セグメントか
らの電流の総和がDA変換回路１６のアナログ出
力となる。以上説明したように上記実施例によれ
ば、２ステツプ型Ａ／Ｄ変換器において必要な２
つの補正であるDA変換回路１６のフルスケール
およびリニアリテイの補正と、差動増幅回路１７
における残差変換スケーリングの補正とを同一の
基準電圧Vref／８を用いて行うことができる。セ
グメント型DA変換回路１６は各セグメントの構
成が同一なので、各セグメントごとのフルスケー
ル電流の校正を同一の基準電圧Vref／８で行うこ
とができる。また制御手段はサンプル・ホールド
回路、DA変換回路、差動増幅回路のオフセツト
補正とDA変換回路の校正との両方に利用され
る。このように上記の実施例では校正に必要な各
構成要素を多目的に利用しているので、構成を簡
単にできる。
メント制御回路２４の具体的な回路例を示した要
部回路図である。１６１はDA変換回路１６の１
セグメント部分の回路図で、トランジスタQ1，
Q2はカレントスイツチを構成し、Q3〜Q5はカレ
ント・ミラー回路を構成し、抵抗R1はセグメン
トの一定電流部分を定める抵抗である。２４１は
セグメント１６１に対応するセグメント制御回路
で、DA変換回路２３からのアナログ出力をコン
トローラ２２からの指令でサンプル・ホールドす
る、スイツチＳ１とキヤパシタＣからなるサンプ
ル・ホールド回路と、キヤパシタＣ１の保持電圧
でゲートを制御されるFETトランジスタQ6と、
その電流制限抵抗R3および、補正電流値を決め
る抵抗R2とから構成されている。VBBは固定ベー
ス電圧源、VCC，VEEは正および負の電圧源であ
る。マルチプレクサ１５からのセグメント入力i
が１であると（すなわちi＜VBBのとき）トラン
ジスタQ2はオンとなり、トランジスタQ5に流れ
る電流と等しい出力電流IOUTを出力する。トラン
ジスタQ5に流れる電流は抵抗R1で決まる一定電
流とセグメント制御回路からFETトランジスタ
Q6と抵抗R2を介して加えられる補正電流との総
和となる。この補正電流は前記のようにして得ら
れるDA変換回路２３からの補正出力によつて決
定される。補正用セグメントの場合には、例えば
上記の回路で一定電流部分を発生させるための抵
抗R1を取り除けばよい。上記の全セグメントか
らの電流の総和がDA変換回路１６のアナログ出
力となる。以上説明したように上記実施例によれ
ば、２ステツプ型Ａ／Ｄ変換器において必要な２
つの補正であるDA変換回路１６のフルスケール
およびリニアリテイの補正と、差動増幅回路１７
における残差変換スケーリングの補正とを同一の
基準電圧Vref／８を用いて行うことができる。セ
グメント型DA変換回路１６は各セグメントの構
成が同一なので、各セグメントごとのフルスケー
ル電流の校正を同一の基準電圧Vref／８で行うこ
とができる。また制御手段はサンプル・ホールド
回路、DA変換回路、差動増幅回路のオフセツト
補正とDA変換回路の校正との両方に利用され
る。このように上記の実施例では校正に必要な各
構成要素を多目的に利用しているので、構成を簡
単にできる。
さらにセグメント型DA変換回路のセグメント
部分の構成は同一の繰返しが多いので、IC化が
容易である。
部分の構成は同一の繰返しが多いので、IC化が
容易である。
なお上記の実施例において並列型AD変換回路
１３およびDA変換回路１６を３ビツト用とした
が、これに限らず、任意のビツトのものを対応す
る基準電圧および差動増幅ゲインとともに用いる
ことができる。
１３およびDA変換回路１６を３ビツト用とした
が、これに限らず、任意のビツトのものを対応す
る基準電圧および差動増幅ゲインとともに用いる
ことができる。
上記のような構成の２ステツプ型AD変換器で
はAD変換回路１３とDA変換回路１６の間にエ
ンコーダをはさまないのでその分遅れがなく高速
に処理される。さらにマルチプレクサや制御手段
等の作用によりDA校正、オフセツト補正、増幅
度補正等を自動的に行うことができるので、高精
度の素子を使う必要がなく、安価な低精度の高速
素子を用いることができる。したがつてサンプ
ル・ホールド回路１２と差動増幅回路１７の間に
遅延回路等を設ける必要もない。
はAD変換回路１３とDA変換回路１６の間にエ
ンコーダをはさまないのでその分遅れがなく高速
に処理される。さらにマルチプレクサや制御手段
等の作用によりDA校正、オフセツト補正、増幅
度補正等を自動的に行うことができるので、高精
度の素子を使う必要がなく、安価な低精度の高速
素子を用いることができる。したがつてサンプ
ル・ホールド回路１２と差動増幅回路１７の間に
遅延回路等を設ける必要もない。
以上述べたように本発明によれば、高速・高精
度の２ステツプ型AD変換器を安価に実現でき
る。
度の２ステツプ型AD変換器を安価に実現でき
る。
第１図は従来の２ステツプ型AD変換器を示す
ブロツク構成図、第２図は本発明の一実施例の基
本構成を示すブロツク図、第３図は第２図の
ADA回路１の詳細を示すブロツク構成図、第４
図は第３図のDA変換回路２３およびセグメント
制御回路２４の具体例を示す要部回路図である。 ２……第２のAD変換回路、６２……エンコー
ダ、１３……第１のAD変換回路、１６……DA
変換回路、２０……制御手段、VIN……入力信
号、Vref／８……第１の基準入力、VREF……第２
の基準入力。
ブロツク構成図、第２図は本発明の一実施例の基
本構成を示すブロツク図、第３図は第２図の
ADA回路１の詳細を示すブロツク構成図、第４
図は第３図のDA変換回路２３およびセグメント
制御回路２４の具体例を示す要部回路図である。 ２……第２のAD変換回路、６２……エンコー
ダ、１３……第１のAD変換回路、１６……DA
変換回路、２０……制御手段、VIN……入力信
号、Vref／８……第１の基準入力、VREF……第２
の基準入力。
Claims (1)
- 【特許請求の範囲】 １ 入力信号に対応する第１のAD変換回路出力
に対応したDA変換回路出力と前記入力信号との
差の信号に対応する第２のAD変換回路出力をコ
ード化して下位ビツト出力とし、前記第１のAD
変換回路出力をエンコーダを介してコード化して
上位ビツト出力とする２ステツプ型AD変換器に
おいて、 入力信号、第１の基準入力およびコモン入力が
接続してそのいずれかを選択するアナログ・マル
チプレクサと、このアナログ・マルチプレクサ出
力に関連する出力が入力する前記第１のAD変換
回路である並列型AD変換回路と、このアナロ
グ・マルチプレクサ出力に関連する出力を一方の
入力とする差動増幅回路と、この差動増幅回路の
出力を入力する制御手段と、この制御手段および
前記並列型AD変換回路のデイジタル出力が接続
しそのいずれかを選択出力するデイジタル・マル
チプレクサと、このデイジタル・マルチプレクサ
の出力をデイジタル信号入力としその出力を前記
差動増幅回路の他方の入力とするセグメント型
DA変換回路とを備え、制御手段は校正時にセグ
メント型DA変換回路において制御手段のデイジ
タル出力が指定するセグメントの電流を差動増幅
回路の出力が０となるように助走設定するように
構成したことを特徴とする２ステツプ型AD変換
器。 ２ 校正時にアナログ・マルチプレクサが第１の
基準入力を選択し、デイジタル・マルチプレクサ
が制御手段のデイジタル出力を選択し、制御手段
が第１の基準入力に関連する出力とセグメント型
DA変換回路出力との差に関連する出力が０とな
るようにセグメント電流を設定する特許請求の範
囲第１項記載の２ステツプ型AD変換器。 ３ セグメント型DA変換回路がオフセツト補正
セグメントを備え、校正時にアナログ・マルチプ
レクサがコモン入力を選択し、デイジタル・マル
チプレクサが制御手段のデイジタル出力を選択
し、制御手段がコモン入力に関連する出力と前記
セグメント型DA変換回路の出力との差に関連す
る出力が０となるように前記オフセツト補正セグ
メントの電流を設定する特許請求の範囲第１項記
載の２ステツプ型AD変換器。 ４ 校正時にアナログ・マルチプレクサが第１の
基準入力を選択し、デイジタル・マルチプレクサ
が制御手段のデイジタル出力を選択するとともに
セグメント型DA変換回路の全セグメントをオフ
とし、第１の基準入力に関連する出力を第２の
AD変換回路の基準入力とする特許請求の範囲第
１項記載の２ステツプ型AD変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8217483A JPS59207732A (ja) | 1983-05-11 | 1983-05-11 | ２ステツプ型ａｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8217483A JPS59207732A (ja) | 1983-05-11 | 1983-05-11 | ２ステツプ型ａｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59207732A JPS59207732A (ja) | 1984-11-24 |
| JPH0526372B2 true JPH0526372B2 (ja) | 1993-04-15 |
Family
ID=13767065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8217483A Granted JPS59207732A (ja) | 1983-05-11 | 1983-05-11 | ２ステツプ型ａｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59207732A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2690905B2 (ja) * | 1987-08-28 | 1997-12-17 | 株式会社日立製作所 | 直並列形ａｄ変換器 |
| JPH01316025A (ja) * | 1988-03-22 | 1989-12-20 | Nec Corp | アナログ−ディジタル変換器 |
| US5488368A (en) * | 1993-05-28 | 1996-01-30 | Technoview Inc. | A/D converter system and method with temperature compensation |
| US5359327A (en) * | 1993-05-28 | 1994-10-25 | Brown Eric W | A/D converter system with interface and passive voltage reference source |
| JP4661344B2 (ja) * | 2005-05-17 | 2011-03-30 | 株式会社島津製作所 | アナログ・デジタル変換器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5430926U (ja) * | 1977-08-03 | 1979-02-28 | ||
| JPS57115026A (en) * | 1981-01-08 | 1982-07-17 | Toshiba Corp | Analog-to-digital converter |
-
1983
- 1983-05-11 JP JP8217483A patent/JPS59207732A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5430926U (ja) * | 1977-08-03 | 1979-02-28 | ||
| JPS57115026A (en) * | 1981-01-08 | 1982-07-17 | Toshiba Corp | Analog-to-digital converter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59207732A (ja) | 1984-11-24 |
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