JPS61293023A - アナログ−デイジタル変換器 - Google Patents
アナログ−デイジタル変換器Info
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- JPS61293023A JPS61293023A JP13477085A JP13477085A JPS61293023A JP S61293023 A JPS61293023 A JP S61293023A JP 13477085 A JP13477085 A JP 13477085A JP 13477085 A JP13477085 A JP 13477085A JP S61293023 A JPS61293023 A JP S61293023A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアナログ−ディジタル（以下、Ａ／Ｄという）
変換器に関し、特に電圧分圧器を用いた並列比較型Ａ／
Ｄ変換器に関する。
変換器に関し、特に電圧分圧器を用いた並列比較型Ａ／
Ｄ変換器に関する。
並列比較型Ａ／Ｄ変換器は、基準電圧■を２分割する電
圧分圧器のそれぞれ異なった出力電圧を比較基準とした
２Ｎ−１個の比較器に同時にアナログ入力電圧Ｖｓを印
加し、各々の比較器で基準値との大小を判定し、その結
果を符号化してディジタル変換出力とするものでＡｎｄ
ｒｅｐｔ Ｇ、Ｆ、Ｄｉｎｇｖｒａｌｌ著の論文’Ｍｏ
ｎｏｌｉｔｈｉｃ Ｅｘｐａｎｄａｂｌｅ ６Ｂｉｔ
２０ＭＨｚＣＭＯ８／８０８ Ａ／Ｄ Ｃｏ
ｎｖｅｒｔｅｒ’ ＩＥＥＥ Ｊｏｕｒｎａｌｏｆ
５ｏｌｉｄ −８ｔａｔ Ｃ１ｒｃｕｉｔｓ
、 Ｖｏｌ 、 ８Ｃ−１４、Ｎｂ２ 。
圧分圧器のそれぞれ異なった出力電圧を比較基準とした
２Ｎ−１個の比較器に同時にアナログ入力電圧Ｖｓを印
加し、各々の比較器で基準値との大小を判定し、その結
果を符号化してディジタル変換出力とするものでＡｎｄ
ｒｅｐｔ Ｇ、Ｆ、Ｄｉｎｇｖｒａｌｌ著の論文’Ｍｏ
ｎｏｌｉｔｈｉｃ Ｅｘｐａｎｄａｂｌｅ ６Ｂｉｔ
２０ＭＨｚＣＭＯ８／８０８ Ａ／Ｄ Ｃｏ
ｎｖｅｒｔｅｒ’ ＩＥＥＥ Ｊｏｕｒｎａｌｏｆ
５ｏｌｉｄ −８ｔａｔ Ｃ１ｒｃｕｉｔｓ
、 Ｖｏｌ 、 ８Ｃ−１４、Ｎｂ２ 。
Ｄｅｃ、１９７９等で知られている。
この並列比較方式は、Ａ／Ｄ変換器の持つビット数をＮ
とすると２Ｎ−１個の比較器を有し、Ｎを増して分解能
を上げるに従ってより多くの、例えばＮを１増すごとに
以前の約２倍の比較器を必要とする。このため、比較器
の数を削減するだめの工夫が必要である。
とすると２Ｎ−１個の比較器を有し、Ｎを増して分解能
を上げるに従ってより多くの、例えばＮを１増すごとに
以前の約２倍の比較器を必要とする。このため、比較器
の数を削減するだめの工夫が必要である。
第３図は比較器の数をＳ＋」減した従来の並列比較型Ａ
／Ｄ変換器の構成の一例でＮ＝３の場合である。ここで
Ｎ＃′ｉ、Ａ／Ｄ変換器の有するビット数である。同図
中ＩＯは電圧分圧器で複数の抵抗１１〜１５で構成され
、それら抵抗間の接続点はそれぞれ出力２０〜２３を形
成している。抵抗１１と抵抗１５はそれぞれ可変抵抗で
、抵抗１１の抵抗値はＲ／２とＲとに可変することがで
き、抵抗１９の抵抗値はＲ／２とＯとに可変することが
でき、しかも抵抗１１と抵抗１９のそれぞれの抵抗値の
和は常にＲとなるように可変される。他の抵抗１２〜１
４の抵抗値はすべてＲである。また、電圧分圧器ｌＯは
第１の基準電圧Ｖ、と第２の基準電圧ＧＮＤとの間に接
続されている。さらに、電圧分圧器１０の複数の出力２
０〜２３は複数の比較器３゜〜３３の比較基準入力端子
にそれぞれ接続されている。位置検出論理回路１５０は
複数のロジックゲート４０〜４３で構成され、その出力
はゲイジタル出力５１０〜５１２を持つ符号変換回路１
５１に接続されている。また、アナログ入力信号をサン
プリングするサンプリング回路１１０はサンプリングク
ロックｆ、に従って動作する。
／Ｄ変換器の構成の一例でＮ＝３の場合である。ここで
Ｎ＃′ｉ、Ａ／Ｄ変換器の有するビット数である。同図
中ＩＯは電圧分圧器で複数の抵抗１１〜１５で構成され
、それら抵抗間の接続点はそれぞれ出力２０〜２３を形
成している。抵抗１１と抵抗１５はそれぞれ可変抵抗で
、抵抗１１の抵抗値はＲ／２とＲとに可変することがで
き、抵抗１９の抵抗値はＲ／２とＯとに可変することが
でき、しかも抵抗１１と抵抗１９のそれぞれの抵抗値の
和は常にＲとなるように可変される。他の抵抗１２〜１
４の抵抗値はすべてＲである。また、電圧分圧器ｌＯは
第１の基準電圧Ｖ、と第２の基準電圧ＧＮＤとの間に接
続されている。さらに、電圧分圧器１０の複数の出力２
０〜２３は複数の比較器３゜〜３３の比較基準入力端子
にそれぞれ接続されている。位置検出論理回路１５０は
複数のロジックゲート４０〜４３で構成され、その出力
はゲイジタル出力５１０〜５１２を持つ符号変換回路１
５１に接続されている。また、アナログ入力信号をサン
プリングするサンプリング回路１１０はサンプリングク
ロックｆ、に従って動作する。
以下第３図に従ってその動作を説明する。
まず、電圧分圧器１０を構成する抵抗列の両端の抵抗、
すなわち抵抗１１の抵抗値をＲ／２、抵抗１５の抵抗値
をＲ／２にそれぞれ設定する。次にアナログ入力信号Ｖ
ｓをサンプリング回路１１０でサンプリングして一定期
間ホールドし、ホールドされたアナログ電圧がそれぞれ
異なった比較基準を持つ複数の比較器３０〜３３に同時
に印加さ ゛れる。その結果、ホールドされたア
ナログ電圧が比較基準より大きい比較器の出方は低レベ
ル、すなわち′０１となり、逆にホールドされたアナロ
グ電圧が比較基準より小さい比較器の出方は扁レベル、
すなわち”１１となる。従って複数の比較器３゜〜３３
はホールドされたアナログ電圧の値によって、その出力
が“０′になる比較器とＩｌ“になる比較器とに分けら
れる。そこで位置検出論理回路１５０は、出力が１０１
になっている比較器とｌ １１になっている比較器の境
界を検出し、ロジックゲート４０〜４３のうち境界に対
応したゲートの出力をＭｌ″とする。この位置検出論理
回路１５０の出力を符号変換回路１５１で符号化し、２
ビツトの分解能を持つ第１の変換結果を得る。このとき
の変換特性は第４図ａに示すようにアナログ入力の（２
ｎ−ｔ ）／ｓ （ｎ＝ｔ 、 ２−４ ）の各点で
ディジタルコードが変化する第１の変換特性となる。
すなわち抵抗１１の抵抗値をＲ／２、抵抗１５の抵抗値
をＲ／２にそれぞれ設定する。次にアナログ入力信号Ｖ
ｓをサンプリング回路１１０でサンプリングして一定期
間ホールドし、ホールドされたアナログ電圧がそれぞれ
異なった比較基準を持つ複数の比較器３０〜３３に同時
に印加さ ゛れる。その結果、ホールドされたア
ナログ電圧が比較基準より大きい比較器の出方は低レベ
ル、すなわち′０１となり、逆にホールドされたアナロ
グ電圧が比較基準より小さい比較器の出方は扁レベル、
すなわち”１１となる。従って複数の比較器３゜〜３３
はホールドされたアナログ電圧の値によって、その出力
が“０′になる比較器とＩｌ“になる比較器とに分けら
れる。そこで位置検出論理回路１５０は、出力が１０１
になっている比較器とｌ １１になっている比較器の境
界を検出し、ロジックゲート４０〜４３のうち境界に対
応したゲートの出力をＭｌ″とする。この位置検出論理
回路１５０の出力を符号変換回路１５１で符号化し、２
ビツトの分解能を持つ第１の変換結果を得る。このとき
の変換特性は第４図ａに示すようにアナログ入力の（２
ｎ−ｔ ）／ｓ （ｎ＝ｔ 、 ２−４ ）の各点で
ディジタルコードが変化する第１の変換特性となる。
次に、電圧分圧器１０を構成する抵抗列の両端の抵抗、
すなわち抵抗１１の抵抗値をＲ１抵抗１９の抵抗値をＯ
にそれぞれ設定する。このとき複数の比較器３０〜３３
には前記ホールドされたアナログ電圧が印加されたまま
であるから、それぞれの比較器の比較基準だけが変化し
たことになる。
すなわち抵抗１１の抵抗値をＲ１抵抗１９の抵抗値をＯ
にそれぞれ設定する。このとき複数の比較器３０〜３３
には前記ホールドされたアナログ電圧が印加されたまま
であるから、それぞれの比較器の比較基準だけが変化し
たことになる。
この状態で前回と同様の変換動作をくシかえして２ｂｉ
ｔの分解能を持つ第２の変換結果を得る。このときの変
換特性は第４図すに示すようにアナログの２ｎ／８ （
ｎ ＝１ 、２・・・４）の各点でディジタルコードが
変化する第２の変換特性となる。符号変換回路１５１は
これら第１の変換結果と第２の変換結果とを合成するこ
とによって、第４図Ｃに示す変換特性を持つ３ビツトの
ディジタル信号を出力端子５１０〜５１２に出力する。
ｔの分解能を持つ第２の変換結果を得る。このときの変
換特性は第４図すに示すようにアナログの２ｎ／８ （
ｎ ＝１ 、２・・・４）の各点でディジタルコードが
変化する第２の変換特性となる。符号変換回路１５１は
これら第１の変換結果と第２の変換結果とを合成するこ
とによって、第４図Ｃに示す変換特性を持つ３ビツトの
ディジタル信号を出力端子５１０〜５１２に出力する。
以上のように電圧分圧器を構成する抵抗列の両端の抵抗
の抵抗値を可変とすることにより、同じ分解能を持ちな
がら比較器の数を２Ｎ−１個から２Ｎ〜１個と約１／２
とすることができる。
の抵抗値を可変とすることにより、同じ分解能を持ちな
がら比較器の数を２Ｎ−１個から２Ｎ〜１個と約１／２
とすることができる。
〔発明が解決しようとする問題点〕
上述した従来の並列比較型Ａ／Ｄ変換器では、電圧分圧
器を構成する抵抗列の両端の抵抗の抵抗値を２値の可変
とするために、抵抗１１は第５図１ａ）に、抵抗１５は
第５図ｔｂ）にそれぞれ示すように、他の抵抗１２〜１
４と同じ抵抗値Ｒを持つ抵抗ｒとスイッチＳＷとで構成
される回路を用いている。
器を構成する抵抗列の両端の抵抗の抵抗値を２値の可変
とするために、抵抗１１は第５図１ａ）に、抵抗１５は
第５図ｔｂ）にそれぞれ示すように、他の抵抗１２〜１
４と同じ抵抗値Ｒを持つ抵抗ｒとスイッチＳＷとで構成
される回路を用いている。
このような並列比較型Ａ／Ｄ変換器をモノリシック集積
回路化する場合、抵抗１１及び抵抗１５６一 を構成するスイッチＳＷには半導体スイッチが用いられ
る。ところがモノリシック集積回路化された半導体スイ
ッチのオン抵抗は数十オームから数百オームと大きいた
め、スイッチがオンしてもスイッチのオン抵抗のために
抵抗１１及び抵抗１５は正確にＲ，／２とならずに誤差
を生ずる。従って、従来の並列比較型Ａ／Ｄ変換器では
第１の変換特性及び第２の変換特性は論理値通りの特性
を得ることができず、合成された変換特性には変換誤差
を生ずるという欠点があった。
回路化する場合、抵抗１１及び抵抗１５６一 を構成するスイッチＳＷには半導体スイッチが用いられ
る。ところがモノリシック集積回路化された半導体スイ
ッチのオン抵抗は数十オームから数百オームと大きいた
め、スイッチがオンしてもスイッチのオン抵抗のために
抵抗１１及び抵抗１５は正確にＲ，／２とならずに誤差
を生ずる。従って、従来の並列比較型Ａ／Ｄ変換器では
第１の変換特性及び第２の変換特性は論理値通りの特性
を得ることができず、合成された変換特性には変換誤差
を生ずるという欠点があった。
本発明の目的は、基準電圧を供給するだめの電圧分圧器
を構成する抵抗列の両端の抵抗を可変とすることな（Ａ
／Ｄ変換器の必要とする比較器の数を削減し、構成も簡
単でしかもＭＯＳ）ランジスタ構造だけで構成されたモ
ノリシック集積回路化に適した高精度の並夕１ｊ比較型
Ａ／Ｄ変換器を提供することにある。
を構成する抵抗列の両端の抵抗を可変とすることな（Ａ
／Ｄ変換器の必要とする比較器の数を削減し、構成も簡
単でしかもＭＯＳ）ランジスタ構造だけで構成されたモ
ノリシック集積回路化に適した高精度の並夕１ｊ比較型
Ａ／Ｄ変換器を提供することにある。
本発明による並列比較型Ａ／Ｉ）変換器は、アナログ入
力信号の入力手段と、第１の基準電圧と第２の基準電圧
との間に接続された電圧分圧器と、前記電圧分圧器の複
数の出力を入力として選択的に出力する複数のアナログ
マルチプレクサと、前記アナログマルチプレクサの出力
を受けて比較基準値とする複数の比較器と、前記比較器
の出力を入力とする位置検出論理回路と、前記位置検出
論理回路の出力を受けてディジタル値に変換する符号変
換回路とを含み、比較器に供給する比較基準を複数のア
ナログマルチプレクサで切換えて複数回のＡ／Ｄ変換を
行ない、それら複数回のＡ／Ｄ変換結果を符号変換回路
で合成することにより最終Ａ／Ｄ変換結果を得るため、
Ａ／Ｄ変換器の有するビット数に対して従来の並列比較
型Ａ／Ｄ変換器よシ少ない比較器で済ませることができ
、しかも電圧分圧器に従来の並列比較型Ａ／Ｄ変換器が
持っていたアナログスイッチを使わないためアナログス
イッチのオン抵抗による変換誤差が生じ ゛ない
という特徴を有する。
力信号の入力手段と、第１の基準電圧と第２の基準電圧
との間に接続された電圧分圧器と、前記電圧分圧器の複
数の出力を入力として選択的に出力する複数のアナログ
マルチプレクサと、前記アナログマルチプレクサの出力
を受けて比較基準値とする複数の比較器と、前記比較器
の出力を入力とする位置検出論理回路と、前記位置検出
論理回路の出力を受けてディジタル値に変換する符号変
換回路とを含み、比較器に供給する比較基準を複数のア
ナログマルチプレクサで切換えて複数回のＡ／Ｄ変換を
行ない、それら複数回のＡ／Ｄ変換結果を符号変換回路
で合成することにより最終Ａ／Ｄ変換結果を得るため、
Ａ／Ｄ変換器の有するビット数に対して従来の並列比較
型Ａ／Ｄ変換器よシ少ない比較器で済ませることができ
、しかも電圧分圧器に従来の並列比較型Ａ／Ｄ変換器が
持っていたアナログスイッチを使わないためアナログス
イッチのオン抵抗による変換誤差が生じ ゛ない
という特徴を有する。
第１図は本発明による並列比較型Ａ／Ｄ変換器の構成の
一例でＮ＝３の場合である。ここでＮはＡ／Ｄ変換器の
有するピット数である。同図中１００は電圧分圧器で複
数の抵抗１１〜１９で構成され、それらの抵抗間の接続
点はそれぞれ出力２０〜２７を形成している。抵抗１１
と抵抗１９の抵抗値はＲ／２で、他の抵抗１２〜１８の
抵抗値はすべて几である。従って電圧分圧器１００の全
体の抵抗値は２ Ｒ，すなわち８Ｒとなるように設定さ
れている。また、電圧分圧器ｌＯＯは第１の基準電圧Ｖ
ａと第２の基準電圧ＧＮＤとの間に接続されている。電
圧分圧器１００の出力２０〜２７にはアナログスイッチ
５０〜５３及びアナログスイッチ５５〜５８がそれぞれ
接続され、アナログスイッチ５０とアナログスイッチ５
５はアナログマルチプレクサｌを酵成し、アナログスイ
ッチ５１と５６、アナログスイッチ５２と５７、アナロ
グスイッチ５３と５８はそれぞれアナログマルチプレク
サ２．アナログマルチプレクサ３１アナログマルチプレ
クサ４を構成している。アナログマルチプレクサ１〜４
は、制御信号ψ□とψ８とにより複数の入力のうちいず
れか１つを選択的に出力する。′アナログマルチプレク
サｌの出力は比較器３０の比較基準入力端子に接続され
、アナログマルチプレクサ２の出力は比較器３１の、ア
ナログマルチプレクサ３の出力は比較器３２の、アナロ
グマルチプレクサ４の出力は比較器３３の比較基準入力
端子にそれぞれ接続されている。１５０は位置検出論理
回路で、複数のロジックゲート４０〜４３で構成され、
位置検出論理回路１５０の出刃はディジタル出力端子５
１０〜５１２とオーバレンジ出力５１３とを持つ符号変
換回路１５１に接続されている。また、１１０はアナロ
グ入力信号をサンプリングするサンプリング回路で、サ
ンプリングクロックｆｓに従って動作する。
一例でＮ＝３の場合である。ここでＮはＡ／Ｄ変換器の
有するピット数である。同図中１００は電圧分圧器で複
数の抵抗１１〜１９で構成され、それらの抵抗間の接続
点はそれぞれ出力２０〜２７を形成している。抵抗１１
と抵抗１９の抵抗値はＲ／２で、他の抵抗１２〜１８の
抵抗値はすべて几である。従って電圧分圧器１００の全
体の抵抗値は２ Ｒ，すなわち８Ｒとなるように設定さ
れている。また、電圧分圧器ｌＯＯは第１の基準電圧Ｖ
ａと第２の基準電圧ＧＮＤとの間に接続されている。電
圧分圧器１００の出力２０〜２７にはアナログスイッチ
５０〜５３及びアナログスイッチ５５〜５８がそれぞれ
接続され、アナログスイッチ５０とアナログスイッチ５
５はアナログマルチプレクサｌを酵成し、アナログスイ
ッチ５１と５６、アナログスイッチ５２と５７、アナロ
グスイッチ５３と５８はそれぞれアナログマルチプレク
サ２．アナログマルチプレクサ３１アナログマルチプレ
クサ４を構成している。アナログマルチプレクサ１〜４
は、制御信号ψ□とψ８とにより複数の入力のうちいず
れか１つを選択的に出力する。′アナログマルチプレク
サｌの出力は比較器３０の比較基準入力端子に接続され
、アナログマルチプレクサ２の出力は比較器３１の、ア
ナログマルチプレクサ３の出力は比較器３２の、アナロ
グマルチプレクサ４の出力は比較器３３の比較基準入力
端子にそれぞれ接続されている。１５０は位置検出論理
回路で、複数のロジックゲート４０〜４３で構成され、
位置検出論理回路１５０の出刃はディジタル出力端子５
１０〜５１２とオーバレンジ出力５１３とを持つ符号変
換回路１５１に接続されている。また、１１０はアナロ
グ入力信号をサンプリングするサンプリング回路で、サ
ンプリングクロックｆｓに従って動作する。
以下第１図に従って動作を説明する。
まず、アナログ入力信号Ｖｓをサンプリング回路１１０
でサンプリングして一定期間ホールドする。
でサンプリングして一定期間ホールドする。
ホールドされたアナログ電圧は複数の比較器３０〜３３
にそれぞれ印加される。次にアナログスイッチの開閉を
制御する制御信号ψＡにより、アナロｌＯ− グマルチプレクサを構成する複数のアナログスイッチ５
０〜５３が閉じられて電圧分圧器１００から出力される
それぞれ異なった比較基準電圧が複数の比較器３０〜３
３の比較基準入力端子にそれぞれ印加される。この場合
、ホールドされたアナログ電圧が比較基準より大きい比
較器の出力は低レベル、すなわち論理１０″となり、節
にホールドされたアナログ電圧が比較基準より小さい比
較器の出力は高レベル、すなわち論理”ｌ″となる。従
って、複数の比較器３０〜３３はホールドされたアナロ
グ電圧の値によって、その出力が１０″になる比較器と
８１１になる比較器とに分けられる。位置検出論理回路
１５０は、出力が１０１になっている比較器と１１１に
なっている比較器の境界を検出し、ロジックゲート４０
〜４３のうち境界に対応したゲートの出力をＪｌとする
。この位置検出論理回路１５０の出力を符号変換回路１
５１で符号化し、２ｂｉｔの分解能を持つ第１の変換結
果を得る。ところで、この時の変換特性はマルチプレク
サを構成する複数のアナログスイッチ５０〜５３が閉じ
られていることから、第２図Ａに示すようにアナログ入
力の（４ｎ＋１ ）／１６ （ｎ＝０ 、１ 。
にそれぞれ印加される。次にアナログスイッチの開閉を
制御する制御信号ψＡにより、アナロｌＯ− グマルチプレクサを構成する複数のアナログスイッチ５
０〜５３が閉じられて電圧分圧器１００から出力される
それぞれ異なった比較基準電圧が複数の比較器３０〜３
３の比較基準入力端子にそれぞれ印加される。この場合
、ホールドされたアナログ電圧が比較基準より大きい比
較器の出力は低レベル、すなわち論理１０″となり、節
にホールドされたアナログ電圧が比較基準より小さい比
較器の出力は高レベル、すなわち論理”ｌ″となる。従
って、複数の比較器３０〜３３はホールドされたアナロ
グ電圧の値によって、その出力が１０″になる比較器と
８１１になる比較器とに分けられる。位置検出論理回路
１５０は、出力が１０１になっている比較器と１１１に
なっている比較器の境界を検出し、ロジックゲート４０
〜４３のうち境界に対応したゲートの出力をＪｌとする
。この位置検出論理回路１５０の出力を符号変換回路１
５１で符号化し、２ｂｉｔの分解能を持つ第１の変換結
果を得る。ところで、この時の変換特性はマルチプレク
サを構成する複数のアナログスイッチ５０〜５３が閉じ
られていることから、第２図Ａに示すようにアナログ入
力の（４ｎ＋１ ）／１６ （ｎ＝０ 、１ 。
２．３）の各点でディジタルコードが変化する第１の変
換特性となる。
換特性となる。
次にアナログスイッチの開閉を制御する制御信号ψＡに
よりアナログマルチプレクサを構成する複数のアナログ
スイッチ５０〜５３を開き、かわりに制御信号ψＢによ
りアナログスイッチ５５〜５８が閉じられる。従って、
前回と異なった比較基準電圧が複数の比較器３０〜３３
の比較基準入力端子にそれぞれ印加される。このとき複
数の比較器３０〜３７には以前ホールドされたアナログ
電圧が印加されたままであるからそれぞれの比較器の比
較基準だけが変化したことになる。この状態で前回と同
様の変換動作をくりかえして２ビツトの分解能を持つ第
２の変換結果を得る。この時の変換特性はマルチプレク
サを構成する複数のアナログスイッチ５５〜５８が閉じ
られていることから、第２図Ｂに示すようにアナログ入
力の（４ｎ＋３）／１６ （ｎ＝０．■、２，３）の各
点でディジタルコードが変化する第２の変換特性となる
。符号変換回路１５１はこれら第１の変換結果と第２の
変換結果を合成することによって、第２図Ｃに示す変換
特性を持つ３ ｂｉｔのディジタル信号を出力端子５１
０〜５１２に出力する。また、符号変換回路１５１は第
２の変換結果を受けた時に比較器３３の出力が低レベル
、すなわち論理１０“になっていたらホより大きいと判
断し、オーバレンジ信号を出力端子５１３から出力する
。
よりアナログマルチプレクサを構成する複数のアナログ
スイッチ５０〜５３を開き、かわりに制御信号ψＢによ
りアナログスイッチ５５〜５８が閉じられる。従って、
前回と異なった比較基準電圧が複数の比較器３０〜３３
の比較基準入力端子にそれぞれ印加される。このとき複
数の比較器３０〜３７には以前ホールドされたアナログ
電圧が印加されたままであるからそれぞれの比較器の比
較基準だけが変化したことになる。この状態で前回と同
様の変換動作をくりかえして２ビツトの分解能を持つ第
２の変換結果を得る。この時の変換特性はマルチプレク
サを構成する複数のアナログスイッチ５５〜５８が閉じ
られていることから、第２図Ｂに示すようにアナログ入
力の（４ｎ＋３）／１６ （ｎ＝０．■、２，３）の各
点でディジタルコードが変化する第２の変換特性となる
。符号変換回路１５１はこれら第１の変換結果と第２の
変換結果を合成することによって、第２図Ｃに示す変換
特性を持つ３ ｂｉｔのディジタル信号を出力端子５１
０〜５１２に出力する。また、符号変換回路１５１は第
２の変換結果を受けた時に比較器３３の出力が低レベル
、すなわち論理１０“になっていたらホより大きいと判
断し、オーバレンジ信号を出力端子５１３から出力する
。
ところで、されまでの説明では並列比較型Ａ／Ｄ変換器
の有するビット数Ｎを３として説明してきたが、Ｎを任
意の整数とすることができるのはいうまでもなく、その
時にはアナログマルチプレクサの数及び比較器の数は２
ト１個となる。
の有するビット数Ｎを３として説明してきたが、Ｎを任
意の整数とすることができるのはいうまでもなく、その
時にはアナログマルチプレクサの数及び比較器の数は２
ト１個となる。
以上説明したように本発明は、比較基準電圧を発生する
電圧分圧器の複数の出力をアナログマルチプレクサを介
して選択的に比較器の比較基準入力端子に入力し、比較
基準を変えて複数回のＡ／Ｄ変換を行ない、これら複数
回のＡ／Ｄ変換結果を合成することによって最終Ａ／Ｄ
変換結果を得ることにより、Ｎｂ１ｔの分解能を持つ並
列比較型Ａ／Ｄ変換器において、従来のＡ／Ｄ変換器が
２Ｎ−１個の比較器を必要とするのに対し、２Ｎ−１個
の比較器で済ませることができ、同じ分解能を保ちなが
ら比較器の数を約１／２に削減することができる。
電圧分圧器の複数の出力をアナログマルチプレクサを介
して選択的に比較器の比較基準入力端子に入力し、比較
基準を変えて複数回のＡ／Ｄ変換を行ない、これら複数
回のＡ／Ｄ変換結果を合成することによって最終Ａ／Ｄ
変換結果を得ることにより、Ｎｂ１ｔの分解能を持つ並
列比較型Ａ／Ｄ変換器において、従来のＡ／Ｄ変換器が
２Ｎ−１個の比較器を必要とするのに対し、２Ｎ−１個
の比較器で済ませることができ、同じ分解能を保ちなが
ら比較器の数を約１／２に削減することができる。
さらに本発明では電圧分圧器を構成する抵抗列がＮ ｂ
ｉｔの分解能を持つように構成されているため、抵抗列
の両端の抵抗の抵抗値を可変とする従来の方法のように
、アナログスイッチのオン抵抗が抵抗列に加わって変換
特性に誤差を生ずることもなく、しかも特殊な回路を必
要としないため比較的構成の簡単な、モノリシック集積
回路として構成することが容易な、精度の良い並列比較
型Ａ／Ｄ変換器を提供でき、本発明のも友らす効果は非
常に大きい。
ｉｔの分解能を持つように構成されているため、抵抗列
の両端の抵抗の抵抗値を可変とする従来の方法のように
、アナログスイッチのオン抵抗が抵抗列に加わって変換
特性に誤差を生ずることもなく、しかも特殊な回路を必
要としないため比較的構成の簡単な、モノリシック集積
回路として構成することが容易な、精度の良い並列比較
型Ａ／Ｄ変換器を提供でき、本発明のも友らす効果は非
常に大きい。
第１図は本発明の一実施例による並列比較型Ａ／Ｄ変換
器の回路図、第２図は第１図に示す並列比較型Ａ／Ｄ変
換器の変換特性図、第３図は従来の並列比較型Ａ／Ｄ変
換器の回路図、第４図は第３図に示す並列比較型Ａ／Ｄ
変換器の変換特性図、第５図は可変抵抗の構成を示す回
路図である。 １０．１００・・・・・・電圧分圧器、１１−１９・・
・・・・抵抗、３０〜３３・・・・・・比較器、５０〜
５３．５５〜５８・・・・・・アナログスイッチ、１５
０・・・・・・位置検出論理回路、１５１・・・・・・
符号変換回路、１１０・・・・・・サンプリング回路。 θＩＭＦ 第 ２ 図 Ｖｇ ＶＢ Ｖｃ ＄ ３ 回（仄末桐） □□□□−−■ ％ 第 ４ 図（巖釆ダ４） Ｖｇ 茅 ５ｖ！！Ｊ
器の回路図、第２図は第１図に示す並列比較型Ａ／Ｄ変
換器の変換特性図、第３図は従来の並列比較型Ａ／Ｄ変
換器の回路図、第４図は第３図に示す並列比較型Ａ／Ｄ
変換器の変換特性図、第５図は可変抵抗の構成を示す回
路図である。 １０．１００・・・・・・電圧分圧器、１１−１９・・
・・・・抵抗、３０〜３３・・・・・・比較器、５０〜
５３．５５〜５８・・・・・・アナログスイッチ、１５
０・・・・・・位置検出論理回路、１５１・・・・・・
符号変換回路、１１０・・・・・・サンプリング回路。 θＩＭＦ 第 ２ 図 Ｖｇ ＶＢ Ｖｃ ＄ ３ 回（仄末桐） □□□□−−■ ％ 第 ４ 図（巖釆ダ４） Ｖｇ 茅 ５ｖ！！Ｊ
Claims (1)
- アナログ入力信号の入力手段と、第１の基準電圧と第２
の基準電圧との間に接続され、複数の出力信号を発生す
る電圧分圧器と、前記電圧分圧器の複数の出力信号を選
択的にとり出す複数のマルチプレクサと、前記マルチプ
レクサの出力を比較基準値として前記アナログ入力信号
との大小を比較する複数の比較器と、前記複数の比較器
の出力を受ける位置検出論理回路と、前記位置検出論理
回路の出力を受けてディジタル値に変換する符号変換回
路とを含む並列比較型アナログ−ディジタル変換器にお
いて、前記複数の比較器に供給する比較基準値を前記複
数のマルチプレクサで切換えて複数回のアナログ−ディ
ジタル変換を行ない、これら複数回のアナログ−ディジ
タル変換結果を前記符号変換回路で合成することを特徴
とするアナログ−ディジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13477085A JPS61293023A (ja) | 1985-06-20 | 1985-06-20 | アナログ−デイジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13477085A JPS61293023A (ja) | 1985-06-20 | 1985-06-20 | アナログ−デイジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61293023A true JPS61293023A (ja) | 1986-12-23 |
| JPH0455005B2 JPH0455005B2 (ja) | 1992-09-02 |
Family
ID=15136154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13477085A Granted JPS61293023A (ja) | 1985-06-20 | 1985-06-20 | アナログ−デイジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61293023A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6481416A (en) * | 1987-09-24 | 1989-03-27 | Hitachi Ltd | Ad converter |
| JPH02839U (ja) * | 1988-06-10 | 1990-01-05 | ||
| JP4648996B2 (ja) * | 2000-10-11 | 2011-03-09 | ローム株式会社 | アナログ−デジタル変換器 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5434671A (en) * | 1977-08-23 | 1979-03-14 | Nippon Hoso Kyokai <Nhk> | Analog-digital converter |
| JPS5478066A (en) * | 1977-12-05 | 1979-06-21 | Hitachi Ltd | Ad converter |
| JPS57129526A (en) * | 1981-02-04 | 1982-08-11 | Fujitsu Ltd | Parallel type analog-to-digital converter |
| JPS58133031A (ja) * | 1982-02-02 | 1983-08-08 | Toshiba Corp | Ｄａ変換回路 |
-
1985
- 1985-06-20 JP JP13477085A patent/JPS61293023A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5434671A (en) * | 1977-08-23 | 1979-03-14 | Nippon Hoso Kyokai <Nhk> | Analog-digital converter |
| JPS5478066A (en) * | 1977-12-05 | 1979-06-21 | Hitachi Ltd | Ad converter |
| JPS57129526A (en) * | 1981-02-04 | 1982-08-11 | Fujitsu Ltd | Parallel type analog-to-digital converter |
| JPS58133031A (ja) * | 1982-02-02 | 1983-08-08 | Toshiba Corp | Ｄａ変換回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6481416A (en) * | 1987-09-24 | 1989-03-27 | Hitachi Ltd | Ad converter |
| JPH02839U (ja) * | 1988-06-10 | 1990-01-05 | ||
| JP4648996B2 (ja) * | 2000-10-11 | 2011-03-09 | ローム株式会社 | アナログ−デジタル変換器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0455005B2 (ja) | 1992-09-02 |
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