JPH03212025A - 直並列アナログ・ディジタル変換装置 - Google Patents
直並列アナログ・ディジタル変換装置Info
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- JPH03212025A JPH03212025A JP788090A JP788090A JPH03212025A JP H03212025 A JPH03212025 A JP H03212025A JP 788090 A JP788090 A JP 788090A JP 788090 A JP788090 A JP 788090A JP H03212025 A JPH03212025 A JP H03212025A
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- 238000003199 nucleic acid amplification method Methods 0.000 claims abstract description 27
- 238000006243 chemical reaction Methods 0.000 claims description 32
- 238000010586 diagram Methods 0.000 description 17
- 230000008859 change Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000004044 response Effects 0.000 description 3
- 230000009466 transformation Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(発明の利用分野)
本発明は、折れ線近似による非線型特性を有する直並列
アナログ・ディジタル変換装置に関するものである。
アナログ・ディジタル変換装置に関するものである。
(発明の背景)
第11図に一般に知られているところの直並列アナログ
・ディジタル変換装置を示す。ここでは、6ビツト直往
列アナログ・ディジタル変換装置を例に挙げている。
・ディジタル変換装置を示す。ここでは、6ビツト直往
列アナログ・ディジタル変換装置を例に挙げている。
第11図において、1はサンプルホールド回路、2は差
動増幅器2a及び抵抗器R,,R2より成る減算増幅回
路、3は上位エンコーダ回路、4は下位エンコーダ回路
である。又CUI〜CU1は上位ビット用比較器、CL
I〜CL7は下位ビット用比較器、R1n〜R8n(n
=1〜8)は各々等しい抵抗値を有するラダー抵抗器、
SWlはa′〜h′のスイッチで構成されるスイッチ回
路、VRTVRBは各々該変換装置の人カレンシを設定
している上限及び下限の基準電位である。
動増幅器2a及び抵抗器R,,R2より成る減算増幅回
路、3は上位エンコーダ回路、4は下位エンコーダ回路
である。又CUI〜CU1は上位ビット用比較器、CL
I〜CL7は下位ビット用比較器、R1n〜R8n(n
=1〜8)は各々等しい抵抗値を有するラダー抵抗器、
SWlはa′〜h′のスイッチで構成されるスイッチ回
路、VRTVRBは各々該変換装置の人カレンシを設定
している上限及び下限の基準電位である。
次に、動作について説明する。
入力されたアナログ信号はサンプルホールド回路1によ
りサンプルホールドされ、次に上位ビット用比較器C1
1l〜C1j7に入力され、ここで各々の参照電位と比
較されることにより粗変換が行われ、上位エンコーダ回
路3より上位ディジタル信号が出力される。前記上位ビ
ット用比較器CUI〜CU7における参照電位は、上限
及び下限の基準電位VRT、 VRBの差の電位をラダ
ー抵抗器Ran〜R8nにより分圧した電位が用いられ
ている。
りサンプルホールドされ、次に上位ビット用比較器C1
1l〜C1j7に入力され、ここで各々の参照電位と比
較されることにより粗変換が行われ、上位エンコーダ回
路3より上位ディジタル信号が出力される。前記上位ビ
ット用比較器CUI〜CU7における参照電位は、上限
及び下限の基準電位VRT、 VRBの差の電位をラダ
ー抵抗器Ran〜R8nにより分圧した電位が用いられ
ている。
次に、粗変換された上位ディジタル値が表す電位と前記
サンプルホールドされたアナログ入力信号との誤差電位
が算出(これについては後述する)され、この誤差電位
が下位ビット用比較器CLI〜CL7に入力され、ここ
で各々の参照電位と比較されることにより密変換が行わ
れ、下位エンコーダ回路4により下位ディジタル信号が
出力される。
サンプルホールドされたアナログ入力信号との誤差電位
が算出(これについては後述する)され、この誤差電位
が下位ビット用比較器CLI〜CL7に入力され、ここ
で各々の参照電位と比較されることにより密変換が行わ
れ、下位エンコーダ回路4により下位ディジタル信号が
出力される。
ここで、前述した誤差電位の算出動作について述へる。
これは上位エンコーダ回路3の出力状態によって制御さ
れるスイッチ回路SWlを介するラダー抵抗器R1n−
R8nにより分圧された電位とアナログ入力信号とに基
づいて減算増幅回路2により求められる。尚、抵抗器R
1及びR7の抵抗比により減算増幅回路2の増幅度は設
定されており、ここでは例えば、R2=3R,として3
倍の増幅度であるものとする。
れるスイッチ回路SWlを介するラダー抵抗器R1n−
R8nにより分圧された電位とアナログ入力信号とに基
づいて減算増幅回路2により求められる。尚、抵抗器R
1及びR7の抵抗比により減算増幅回路2の増幅度は設
定されており、ここでは例えば、R2=3R,として3
倍の増幅度であるものとする。
具体的に述へると、上位エンコーダ回路3は、サンプル
ホールドされたアナログ入力信号が粗変換された8つの
領域a −hのうち、どの領域にあるかに応じて、スイ
ッチ回路SWiの構成要素であるスイッチa′〜h′の
うちのどれを駆動するかを制御している。つまり、領域
aにアナログ入力信号が存在する際(これは上位ビット
用比較器Cu1l〜CU7の出力変化により判別できる
)は、スイッチa′のみを駆動し、領域すにアナログ入
力信号が存在する際は、スイッチb′のみを駆動する。
ホールドされたアナログ入力信号が粗変換された8つの
領域a −hのうち、どの領域にあるかに応じて、スイ
ッチ回路SWiの構成要素であるスイッチa′〜h′の
うちのどれを駆動するかを制御している。つまり、領域
aにアナログ入力信号が存在する際(これは上位ビット
用比較器Cu1l〜CU7の出力変化により判別できる
)は、スイッチa′のみを駆動し、領域すにアナログ入
力信号が存在する際は、スイッチb′のみを駆動する。
以下同様に、アナログ入力信号レベル゛が高くなるにつ
れて、スイッチc′、d′、e′、f′g′+h”を駆
動していく。このように制御されたスイッチ回路SWI
を介する前記ラダー抵抗器により分圧された電位が減算
増幅回路2の基準電位として供給されることとなる。
れて、スイッチc′、d′、e′、f′g′+h”を駆
動していく。このように制御されたスイッチ回路SWI
を介する前記ラダー抵抗器により分圧された電位が減算
増幅回路2の基準電位として供給されることとなる。
ところで、この基準電位として用いる電位であるが、ス
イッチa′〜h′に以下のような電位を各々供給するこ
とにより設定している。
イッチa′〜h′に以下のような電位を各々供給するこ
とにより設定している。
つまり、第11図に示す各部位の電位をA〜H及びMで
表すと、スイッチa′に供給する電位を[A+ (M−
A)1/4]とし、スイッチb′に供給する電位を[]
3+ (M−B)1/4]とし、以下同様にしてスイッ
チc′、d′、e′、f′g′、h”に供給する電位を
、[C+(M−C)1/4] 、[D+ (M−D)1
/4.E+(M−E)1/4] 、 [F+ (
M−F)1/4][G+ (M−G)1/4] 、
[H+ (M−H)1/4]に設定しておく。
表すと、スイッチa′に供給する電位を[A+ (M−
A)1/4]とし、スイッチb′に供給する電位を[]
3+ (M−B)1/4]とし、以下同様にしてスイッ
チc′、d′、e′、f′g′、h”に供給する電位を
、[C+(M−C)1/4] 、[D+ (M−D)1
/4.E+(M−E)1/4] 、 [F+ (
M−F)1/4][G+ (M−G)1/4] 、
[H+ (M−H)1/4]に設定しておく。
このように設定しておくことにより、例えば前記サンプ
ルホールド回路1によりサンプルホールドされたアナロ
グ入力信号の電位VrNが領域aに存在するとすれば、
上位エンコーダ回路3によりスイッチa′が選択され、
減算増幅回路2の基準電位として、[A+ (M−A)
1/4コが供給される。そして、ここにおいて前記電位
VINと前記基準電位[A+ (M−A)1/4]との
減算増幅が行われるため、減算増幅回路2の出力は[M
+(A−VIN) ・3]となる。又電位VINが領
域すに存在する際には、スイッチb′が選択され、以下
同様にして、この際の減算増幅回路2の出力は[M+(
B−VIN) ・3]となる。これらの関係を減算増
幅回路2の人出力特性として図示したものが第12図で
ある。
ルホールド回路1によりサンプルホールドされたアナロ
グ入力信号の電位VrNが領域aに存在するとすれば、
上位エンコーダ回路3によりスイッチa′が選択され、
減算増幅回路2の基準電位として、[A+ (M−A)
1/4コが供給される。そして、ここにおいて前記電位
VINと前記基準電位[A+ (M−A)1/4]との
減算増幅が行われるため、減算増幅回路2の出力は[M
+(A−VIN) ・3]となる。又電位VINが領
域すに存在する際には、スイッチb′が選択され、以下
同様にして、この際の減算増幅回路2の出力は[M+(
B−VIN) ・3]となる。これらの関係を減算増
幅回路2の人出力特性として図示したものが第12図で
ある。
第12図に示すように、減算増幅回路2の出力としては
、粗変換された上位ディジタル値が表す電位と前記サン
プルホールドされたアナログ入力信号との差電位を3倍
に増幅した誤差電位が得られ、しかも領域a −hにお
いて、電位Mを中心(平均電位)として全く同一の誤差
電位を得ることか可能である。
、粗変換された上位ディジタル値が表す電位と前記サン
プルホールドされたアナログ入力信号との差電位を3倍
に増幅した誤差電位が得られ、しかも領域a −hにお
いて、電位Mを中心(平均電位)として全く同一の誤差
電位を得ることか可能である。
したがって、下位ビット用比較器CLI〜CL7の参照
電位を図中右方向の矢印にて示すように誤差電位を等分
割した電位に設定し、ラダー抵抗器により分圧された該
電位を前記下位ビット用比較器CLI〜CL7へ供給し
てやれば、密変換を行うことか可能である。
電位を図中右方向の矢印にて示すように誤差電位を等分
割した電位に設定し、ラダー抵抗器により分圧された該
電位を前記下位ビット用比較器CLI〜CL7へ供給し
てやれば、密変換を行うことか可能である。
上記のよりな′、ディジタル・アナログ変換部と減算増
幅回路2を一体化した様な構成の直並列アナログ・ディ
ジタル変換装置においては、ラダー抵抗器の複数の中間
タップの電位のいずれかの電位を粗変換したディジタル
値により選択し、これを減算増幅回路20基準電位とし
て供給して、密変換用の入力信号を算出する方式のもの
であるため、アナログ・ディジタル変換用のラダー抵抗
を利用してディジタル・アナログ変換を行え、新たにデ
ィジタル・アナログ変換器を設ける必要がなく、且つ比
較器の数を減らすことができる(後述の第13図参照)
為、小面積化、低消費電力化することができる。更には
、前記差動増幅回路2により密変換用の入力信号を増幅
することができる為、精度の面においても非常に有利な
ものであるといえる。
幅回路2を一体化した様な構成の直並列アナログ・ディ
ジタル変換装置においては、ラダー抵抗器の複数の中間
タップの電位のいずれかの電位を粗変換したディジタル
値により選択し、これを減算増幅回路20基準電位とし
て供給して、密変換用の入力信号を算出する方式のもの
であるため、アナログ・ディジタル変換用のラダー抵抗
を利用してディジタル・アナログ変換を行え、新たにデ
ィジタル・アナログ変換器を設ける必要がなく、且つ比
較器の数を減らすことができる(後述の第13図参照)
為、小面積化、低消費電力化することができる。更には
、前記差動増幅回路2により密変換用の入力信号を増幅
することができる為、精度の面においても非常に有利な
ものであるといえる。
しかしながら、上記従来装置は線型の特性のみに適した
装置であると従来より考えられており、折れ線近似によ
る非線型の特性を得られる装置は未゛だ実現されていな
いのが現状であった。
装置であると従来より考えられており、折れ線近似によ
る非線型の特性を得られる装置は未゛だ実現されていな
いのが現状であった。
また、折れ線近似による非線型特性を得ることのできる
装置の代表例として、8ビット並列型非線型アナログ・
ディジタル変換装置を挙げ、その回路図を第13図に示
す。
装置の代表例として、8ビット並列型非線型アナログ・
ディジタル変換装置を挙げ、その回路図を第13図に示
す。
第13図において、R1−R256はラダー抵抗器、C
1〜C256は比較器、111はエンコーダ回路、VR
T、 VRBは該変換装置の入力レンジを設定している
上限及び下限の基準電位である。
1〜C256は比較器、111はエンコーダ回路、VR
T、 VRBは該変換装置の入力レンジを設定している
上限及び下限の基準電位である。
ここで、前記ラダー抵抗器R1−R96の抵抗値をR,
R97〜R192の抵抗値を3R,R193〜R256
の抵抗値を6Rに設定すると、第14図に示すような、
撮像信号処理におけるガンマ補正特性を折れ線により近
似することが可能である。
R97〜R192の抵抗値を3R,R193〜R256
の抵抗値を6Rに設定すると、第14図に示すような、
撮像信号処理におけるガンマ補正特性を折れ線により近
似することが可能である。
しかしながら、この従来装置においては、第14図に示
された入出力特性において、変換利得が高いほど(この
場合、■の領域が最も変換利得が高くなっている)、ラ
ダー抵抗器の両端の電位差(I LSBに相当する電位
)が小さくなっていく。
された入出力特性において、変換利得が高いほど(この
場合、■の領域が最も変換利得が高くなっている)、ラ
ダー抵抗器の両端の電位差(I LSBに相当する電位
)が小さくなっていく。
例えば、基準電位の両端の電位差(VRT−V RB)
を「2V」に設定すると、■の領域においてはI LS
Bに相当する電位がr2.6mVJと非常に小さくなる
ため、基準電位VRT、 VRBより混入するノイズ或
は比較器のオフセット等の影響が無視てきなくなり、ア
ナログ・ディジタル変換装置の精度か低下するという問
題点を有していた。
を「2V」に設定すると、■の領域においてはI LS
Bに相当する電位がr2.6mVJと非常に小さくなる
ため、基準電位VRT、 VRBより混入するノイズ或
は比較器のオフセット等の影響が無視てきなくなり、ア
ナログ・ディジタル変換装置の精度か低下するという問
題点を有していた。
以上から分かるように、従来においては、小面積化、低
消費電力化、高精度化が達成された、折れ線近似による
非線型特性を得ることのできる装置は非常に困難なこと
から未だ実現されておらず、本願出願人はこれを可能と
すべく装置を新たに考えている。
消費電力化、高精度化が達成された、折れ線近似による
非線型特性を得ることのできる装置は非常に困難なこと
から未だ実現されておらず、本願出願人はこれを可能と
すべく装置を新たに考えている。
(発明の目的)
本発明の目的は、小面積化、低消費電力化、高精度化を
達成しつつ、折れ線近似による非線型特性を持たせるこ
とのできる直並列アナログ・ディジタル変換装置を提供
することである。
達成しつつ、折れ線近似による非線型特性を持たせるこ
とのできる直並列アナログ・ディジタル変換装置を提供
することである。
(発明の特徴)
上記目的を達成するために、本発明は、抵抗手段の任意
の抵抗器の間に並列に接続される抵抗器と、非線型特性
の変曲点を判別する判別手段と、該判別手段の判別結果
に応じて、差動増幅手段の基準電位、その増幅度、下位
ビット用比較手段の第2の参照電位のうち少なくとも増
幅度、第2の参照電位のいずれかを切り換える切換制御
手段とを設け、以て、非線型特性の変曲点を境にして、
少なくとも差動増幅手段の増幅度、下位ビット用比較手
段の第2の参照電位のいずれかを切り換えるようにした
ことを特徴とする。
の抵抗器の間に並列に接続される抵抗器と、非線型特性
の変曲点を判別する判別手段と、該判別手段の判別結果
に応じて、差動増幅手段の基準電位、その増幅度、下位
ビット用比較手段の第2の参照電位のうち少なくとも増
幅度、第2の参照電位のいずれかを切り換える切換制御
手段とを設け、以て、非線型特性の変曲点を境にして、
少なくとも差動増幅手段の増幅度、下位ビット用比較手
段の第2の参照電位のいずれかを切り換えるようにした
ことを特徴とする。
(発明の実施例)
以下、本発明を図示の実施例に基づいて詳細に説明する
。
。
第1図は本発明の第1の実施例を示す回路図であり、第
11図と同じ部分は同一符号を付しである。
11図と同じ部分は同一符号を付しである。
第1図において、CDIは比較器、R3は抵抗器、SW
2.3W3は前記比較器CDIよりの出力信号に応答し
てオンオフするスイッチ回路、SW4は例えば外部操作
に選択される線型モート或は非線型モードに応答した制
御信号によりオンオフするスイッチ回路である。
2.3W3は前記比較器CDIよりの出力信号に応答し
てオンオフするスイッチ回路、SW4は例えば外部操作
に選択される線型モート或は非線型モードに応答した制
御信号によりオンオフするスイッチ回路である。
前記比較器CDIは折れ線近似による非線型特性の変曲
点の位置を判別するために設けられ、その出力信号によ
り、スイッチ回路SW2.SW3の切り換えを制御して
いる。つまり、該比較器CDIはアナログ入力信号レベ
ルと後述の変曲点の電位Eとの大小関係を判別し、その
結果によりスイッチ回路SW2.SW3を切り換えてい
る。
点の位置を判別するために設けられ、その出力信号によ
り、スイッチ回路SW2.SW3の切り換えを制御して
いる。つまり、該比較器CDIはアナログ入力信号レベ
ルと後述の変曲点の電位Eとの大小関係を判別し、その
結果によりスイッチ回路SW2.SW3を切り換えてい
る。
ところで、該実施例の装置において、相変換の方法に関
しては第11図で説明した通りに行われる。但し、スイ
ッチ回路SW4を駆動することにより、抵抗器R3がラ
ダー抵抗器R5nの中間点に並列に接続されている為、
相変換に非線型特性を持たせている点が異なっている。
しては第11図で説明した通りに行われる。但し、スイ
ッチ回路SW4を駆動することにより、抵抗器R3がラ
ダー抵抗器R5nの中間点に並列に接続されている為、
相変換に非線型特性を持たせている点が異なっている。
ここで、前記抵抗器R3を
に設定すると、前記非線型特性を有する相変換及び後述
するところの密変換の結果、最終的に第2図に示すよう
な、変曲点を境にして変換利得が3対lの非線型特性を
得ることができる。
するところの密変換の結果、最終的に第2図に示すよう
な、変曲点を境にして変換利得が3対lの非線型特性を
得ることができる。
次に、密変換動作について述べる。
前述のように抵抗器R3を投入して非線型特性を得る構
成にすることにより、減算増幅回路2の基準電位を供給
する過程と、下位ビット用比較器CLI〜CL7の参照
電位を供給する過程が第11図と異なってくる。
成にすることにより、減算増幅回路2の基準電位を供給
する過程と、下位ビット用比較器CLI〜CL7の参照
電位を供給する過程が第11図と異なってくる。
まず、減算増幅回路2に供給する基準電位についてであ
るが、非線型特性の変曲点を境にして、前記減算増幅回
路2の出力電位である誤差電位の中心(平均電位)を独
立に設定している。つまり、アナログ入力信号レベルが
、変曲点の電位よりも小さい場合には、例えばMlの電
位に、又変曲点の電位Eよりも大きい場合には、例えば
M2の電位に設定し、各々変換利得の等しい領域に分割
して誤差電位の中心を決定している。
るが、非線型特性の変曲点を境にして、前記減算増幅回
路2の出力電位である誤差電位の中心(平均電位)を独
立に設定している。つまり、アナログ入力信号レベルが
、変曲点の電位よりも小さい場合には、例えばMlの電
位に、又変曲点の電位Eよりも大きい場合には、例えば
M2の電位に設定し、各々変換利得の等しい領域に分割
して誤差電位の中心を決定している。
これは実際には、前述したように、減算増幅回路2の基
準電位としてラダー抵抗器により分圧した適正な電位を
用い、しかも相変換の出力状態によって制御されるスイ
ッチ回路SWIにより選択することで実現可能であるが
、但しアナログ入力信号レベルが領域eに存在する場合
のみ、相変換の出力状態によって変曲点の電位Eとの大
小関係が判別できないため、前述したように比較器CD
Iを設けることによって行っている。
準電位としてラダー抵抗器により分圧した適正な電位を
用い、しかも相変換の出力状態によって制御されるスイ
ッチ回路SWIにより選択することで実現可能であるが
、但しアナログ入力信号レベルが領域eに存在する場合
のみ、相変換の出力状態によって変曲点の電位Eとの大
小関係が判別できないため、前述したように比較器CD
Iを設けることによって行っている。
その結果、比較器CDIの出力信号により、スイッチ回
路SWIのスイッチe′に供給する電位をスイッチ回路
SW3により切り換えることにより、前記誤差電位の中
心を変換利得の等しい領域に分割して正しく設定するこ
とが可能である。
路SWIのスイッチe′に供給する電位をスイッチ回路
SW3により切り換えることにより、前記誤差電位の中
心を変換利得の等しい領域に分割して正しく設定するこ
とが可能である。
以上述べた関係を第3図に示す。
第3図を見ると、誤差電位が変曲点を境にして、Mlと
M2の電位を中心にして設定されていることがわかるが
、これにより図中それぞれ矢印で示した誤差電位を等分
割した密変換参照電位を、前記ラダー抵抗器により分圧
した電位を用いて、選択的に下位ビット用比較器の参照
電位として供給することにより、密変換が可能となる。
M2の電位を中心にして設定されていることがわかるが
、これにより図中それぞれ矢印で示した誤差電位を等分
割した密変換参照電位を、前記ラダー抵抗器により分圧
した電位を用いて、選択的に下位ビット用比較器の参照
電位として供給することにより、密変換が可能となる。
そして、前記参照電位の選択は、変曲点を検出する比較
器CDIの出力信号によって制御されるスイッチ回路S
W2により行っている。
器CDIの出力信号によって制御されるスイッチ回路S
W2により行っている。
以上の様に、非線型モードが選択された際には、変曲点
を判別する手段(比較器CDI)の判別結果に基づいて
、減算増幅回路2の基準電位及び下位ビット用比較器C
LI〜CL7の参照電位を切り換えるようにしている為
、簡単な回路構成で精度の良い非線型特性を持たせるこ
とが可能となる。
を判別する手段(比較器CDI)の判別結果に基づいて
、減算増幅回路2の基準電位及び下位ビット用比較器C
LI〜CL7の参照電位を切り換えるようにしている為
、簡単な回路構成で精度の良い非線型特性を持たせるこ
とが可能となる。
また、この実施例では、スイッチ回路SW4を駆動しな
い際には、線型特性を持たせることが可能である事は言
うまでもない。又、この実施例においては、6ビツトの
AD変換装置を例に挙げ、変曲点か一つ(変換利得は3
対1)で、しかも減算増幅回路2の増幅度が3倍の例を
示したが、般に、nビットでしかも複数の変曲点を設け
て任意の変換利得て任意の増幅度を持つ場合にも各々適
正な値に設定することにより、適応可能である。
い際には、線型特性を持たせることが可能である事は言
うまでもない。又、この実施例においては、6ビツトの
AD変換装置を例に挙げ、変曲点か一つ(変換利得は3
対1)で、しかも減算増幅回路2の増幅度が3倍の例を
示したが、般に、nビットでしかも複数の変曲点を設け
て任意の変換利得て任意の増幅度を持つ場合にも各々適
正な値に設定することにより、適応可能である。
第4図に本発明の第2の実施例を示す。
第1図と該第4図との相違点は、非線型特性の変曲点を
上位ビットの変化と一致させているところである。した
がって、変曲点を判別する手段として比較器Ct14の
出力信号を用いることが可能となり、しかも誤差電位の
中心の切り換えも、上位エンコーダ回路3の出力回路状
態によって制御されるスイッチ回路SWIにより、ラダ
ー抵抗器によって分圧された電位を適正に切り換えるこ
とにより行う事が可能となり、回路構成をさらに簡略化
することかできる。
上位ビットの変化と一致させているところである。した
がって、変曲点を判別する手段として比較器Ct14の
出力信号を用いることが可能となり、しかも誤差電位の
中心の切り換えも、上位エンコーダ回路3の出力回路状
態によって制御されるスイッチ回路SWIにより、ラダ
ー抵抗器によって分圧された電位を適正に切り換えるこ
とにより行う事が可能となり、回路構成をさらに簡略化
することかできる。
第5図及び第6図に本発明の第2の実施例における該装
置の入出力特性及び減算増幅回路の入出力特性を示して
いる。
置の入出力特性及び減算増幅回路の入出力特性を示して
いる。
第7図に本発明の第3の実施例を示す。なお、この装置
の得ようとする人出力特性は第5図の実線で示したもの
と同一であるものとする。
の得ようとする人出力特性は第5図の実線で示したもの
と同一であるものとする。
図中、R1′は抵抗器、SW5は本実施例における変曲
点を判別する手段であるところの比較器ClI4の出力
信号に応答してオンオフするスイッチ回路である。
点を判別する手段であるところの比較器ClI4の出力
信号に応答してオンオフするスイッチ回路である。
動作についてであるが、この場合、誤差電位の中心を変
曲点の電位Mに一致させるようにしている。但し、この
時、変曲点を境にして粗変換の変換利得が3対lと異な
っている為、誤差電位の振幅レベルも異なっている筈で
あるが、以下のようにして一致させている。つまり、変
曲点を判別している比較器ClI4の出力信号によって
制御されるスイッチ回路SW5により、変換利得が「3
」の時は、抵抗器R1とR2の抵抗値をR2=3R。
曲点の電位Mに一致させるようにしている。但し、この
時、変曲点を境にして粗変換の変換利得が3対lと異な
っている為、誤差電位の振幅レベルも異なっている筈で
あるが、以下のようにして一致させている。つまり、変
曲点を判別している比較器ClI4の出力信号によって
制御されるスイッチ回路SW5により、変換利得が「3
」の時は、抵抗器R1とR2の抵抗値をR2=3R。
に設定し、R1側を選択するようにし、変換利得が「1
」の時は、抵抗器R1′とR2の抵抗値をR1=R2に
設定し、R1′側を選択するようにして、減算増幅回路
2ての増幅度を補正している。
」の時は、抵抗器R1′とR2の抵抗値をR1=R2に
設定し、R1′側を選択するようにして、減算増幅回路
2ての増幅度を補正している。
又、前述したように、誤差電位の中心を変曲点の電位M
に一致させるようにしているが、前記増幅度の補正を考
慮して、ラダー抵抗器により分圧した適正な電位を用い
て、減算増幅回路2の基準電位として供給している事は
言うまでもない。
に一致させるようにしているが、前記増幅度の補正を考
慮して、ラダー抵抗器により分圧した適正な電位を用い
て、減算増幅回路2の基準電位として供給している事は
言うまでもない。
以上述べた関係を第8図に示す。図中、矢印で示した誤
差電位を等分割した密変換参照電泣を下位ビット用比較
器の参照電位として供給すれば、密変換を行うことがで
きる。したがって、変曲点を判別する手段を設け、その
判別手段により減算増幅回路2の増幅度を切り換える事
により、簡単な回路構成で精度の良い非線型特性を持た
せることかできる。
差電位を等分割した密変換参照電泣を下位ビット用比較
器の参照電位として供給すれば、密変換を行うことがで
きる。したがって、変曲点を判別する手段を設け、その
判別手段により減算増幅回路2の増幅度を切り換える事
により、簡単な回路構成で精度の良い非線型特性を持た
せることかできる。
第9図に本発明の第4の実施例を示す。ここでは8ビッ
ト直前列AD変換装置の回路図を示す。
ト直前列AD変換装置の回路図を示す。
第9図において、5は論理回路であり、C1fl〜C1
115は上位ビット用比較器、CLI〜CR15は下位
ビット用比較器、Rln−R16n (n= 1〜1
6)は各々等しい抵抗値を有するラダー抵抗器、R4は
抵抗器である。
115は上位ビット用比較器、CLI〜CR15は下位
ビット用比較器、Rln−R16n (n= 1〜1
6)は各々等しい抵抗値を有するラダー抵抗器、R4は
抵抗器である。
次に、動作について説明する。
まず、スイッチ回路SW4が制御信号により駆動される
と、抵抗器R3及びR4がラダー抵抗器R6nとR7n
の中間点及びR12nとR1釦の中間点に各々並列に接
続される為、粗変換において2つの変曲点を有する非線
型特性を持たせることができる。この実施例においては
、例えば抵抗器R3及びRoを +RQn+R10n +R11n +R12n )に設
定し、前記粗変換及び後述するところの密変換動作を行
い、前述した第14図に示した、変曲点を境にして変換
利得が6対2対1であるガンマ補正を折れ線近似した入
出力特性を得ようとするものである。
と、抵抗器R3及びR4がラダー抵抗器R6nとR7n
の中間点及びR12nとR1釦の中間点に各々並列に接
続される為、粗変換において2つの変曲点を有する非線
型特性を持たせることができる。この実施例においては
、例えば抵抗器R3及びRoを +RQn+R10n +R11n +R12n )に設
定し、前記粗変換及び後述するところの密変換動作を行
い、前述した第14図に示した、変曲点を境にして変換
利得が6対2対1であるガンマ補正を折れ線近似した入
出力特性を得ようとするものである。
この実施例においても、第1図において説明したように
、誤差電位の中心を変換利得の等しい領域に分割して独
立に設定している。この場合は、第9図に示したMl、
M2.M3の電位にそれぞれ設定しているが、変曲点が
上位ビットの変化点と一致しているため、第4図で説明
したように上位エンコーダ回路3の出力状態に応じて制
御されるスイッチ回路SWIにより、ラダー抵抗器によ
り分圧した電位を減算増幅回路2の基準電位として適正
に切り換える事によって、誤差電位の算出を行うことが
できる。
、誤差電位の中心を変換利得の等しい領域に分割して独
立に設定している。この場合は、第9図に示したMl、
M2.M3の電位にそれぞれ設定しているが、変曲点が
上位ビットの変化点と一致しているため、第4図で説明
したように上位エンコーダ回路3の出力状態に応じて制
御されるスイッチ回路SWIにより、ラダー抵抗器によ
り分圧した電位を減算増幅回路2の基準電位として適正
に切り換える事によって、誤差電位の算出を行うことが
できる。
これらの関係を減算増幅回路2の入出力特性として図示
したものが第10図である。
したものが第10図である。
第10図において、矢印で示した誤差電位を等分割した
密変換参照電位を、ラダー抵抗器により分圧した電位を
用いて変換利得に応じて選択的に下位ビット用比較器の
参照電位として供給することにより、密変換が可能とな
る。又、この参照電位の切り換えは、前述したように変
曲点が上位ビットの変化点と一致している為、変曲点を
判別する手段として比較器C[I6. CuI2の出力
が利用でき、該出力信号を論理回路5を通してスイッチ
回路SW2を制御することにより行っている。
密変換参照電位を、ラダー抵抗器により分圧した電位を
用いて変換利得に応じて選択的に下位ビット用比較器の
参照電位として供給することにより、密変換が可能とな
る。又、この参照電位の切り換えは、前述したように変
曲点が上位ビットの変化点と一致している為、変曲点を
判別する手段として比較器C[I6. CuI2の出力
が利用でき、該出力信号を論理回路5を通してスイッチ
回路SW2を制御することにより行っている。
また、この場合、スイッチ回路SW4を駆動しない際に
は、線型特性を持たせる事が可能であることは前述した
通りである。
は、線型特性を持たせる事が可能であることは前述した
通りである。
以上より、簡単な回路構成により、精度良く撮像信号処
理におけるガンマ補正特性を折れ線近似することが可能
となる。
理におけるガンマ補正特性を折れ線近似することが可能
となる。
第1乃至第4の実施例によれば、非線型が選択された際
には、変曲点を判別する手段の判別結果に基づいて、例
えば減算増幅回路の基準電位と下位ビット用参照電位、
或は減算増幅回路の基準電位のみを切り換え制御するよ
うにしている為、直並列AD変換器に折れ線近似による
非線型特性を持たせることが可能となった。また、誤差
電位を増幅する事ができるので、前述したILSBに相
当する電位が拡大され、変換利得を高くした際にも混入
ノイズ及び比較器のオフセット電位の影響に強い、つま
り精度の良い装置を提供可能となる。さらに、本実施例
装置は、比較器の数も少なく、しかも誤差電位を算出す
る際には、ラダー抵抗器の中間タップの電位を利用して
いる為、回路構成も簡単であり、チップサイズの小面積
化及び低電力化に適したものとなる。
には、変曲点を判別する手段の判別結果に基づいて、例
えば減算増幅回路の基準電位と下位ビット用参照電位、
或は減算増幅回路の基準電位のみを切り換え制御するよ
うにしている為、直並列AD変換器に折れ線近似による
非線型特性を持たせることが可能となった。また、誤差
電位を増幅する事ができるので、前述したILSBに相
当する電位が拡大され、変換利得を高くした際にも混入
ノイズ及び比較器のオフセット電位の影響に強い、つま
り精度の良い装置を提供可能となる。さらに、本実施例
装置は、比較器の数も少なく、しかも誤差電位を算出す
る際には、ラダー抵抗器の中間タップの電位を利用して
いる為、回路構成も簡単であり、チップサイズの小面積
化及び低電力化に適したものとなる。
(変形例)
本実施例では、変曲点を判別する手段の判別結果に基づ
いて、減算増幅回路の基準電位と下位ビット用参照電位
を(第1の実施例)、或は下位ビット用参照電位のみを
(第2,4の実施例)、或は減算増幅回路の増幅度のみ
を(第3の実施例)切り換えて、直並列AD変換器に折
れ線近似による非線型特性を持たせる様にしているが、
これに限定されるものではなく、減算増幅回路の基準電
位のみの切り換えを行う重恩外であれば、例えば下位ビ
ット用参照電位と減算増幅回路の増幅度を、或は下位ビ
ット用参照電位と減算増幅回路の基準電位及び増幅度を
切り換えても、直並列AD変換器に折れ線近似による非
線型特性を持たせることが可能である。
いて、減算増幅回路の基準電位と下位ビット用参照電位
を(第1の実施例)、或は下位ビット用参照電位のみを
(第2,4の実施例)、或は減算増幅回路の増幅度のみ
を(第3の実施例)切り換えて、直並列AD変換器に折
れ線近似による非線型特性を持たせる様にしているが、
これに限定されるものではなく、減算増幅回路の基準電
位のみの切り換えを行う重恩外であれば、例えば下位ビ
ット用参照電位と減算増幅回路の増幅度を、或は下位ビ
ット用参照電位と減算増幅回路の基準電位及び増幅度を
切り換えても、直並列AD変換器に折れ線近似による非
線型特性を持たせることが可能である。
(発明の効果)
以上説明したように、本発明によれば、抵抗手段の任意
の抵抗器の間に並列に接続される抵抗器と、非線型特性
の変曲点を判別する判別手段と、該判別手段の判別結果
に応じて、差動増幅手段の基準電位、その増幅度、下位
ビット用比較手段の第2の参照電位のうち少なくとも増
幅度、第2の参照電位のいずれかを切り換える切換制御
手段とを設け、以て、非線型特性の変曲点を境にして、
少なくとも差動増幅手段の増幅度、下位ビット用比較手
段の第2の参照電位のいずれかを切り換えるようにした
ため、小面積化、低消費電力化、高精度化を達成しつつ
、折れ線近似による非線型特性を持たせた直並列アナロ
グ・ディジタル変換装置を提供可能となる。
の抵抗器の間に並列に接続される抵抗器と、非線型特性
の変曲点を判別する判別手段と、該判別手段の判別結果
に応じて、差動増幅手段の基準電位、その増幅度、下位
ビット用比較手段の第2の参照電位のうち少なくとも増
幅度、第2の参照電位のいずれかを切り換える切換制御
手段とを設け、以て、非線型特性の変曲点を境にして、
少なくとも差動増幅手段の増幅度、下位ビット用比較手
段の第2の参照電位のいずれかを切り換えるようにした
ため、小面積化、低消費電力化、高精度化を達成しつつ
、折れ線近似による非線型特性を持たせた直並列アナロ
グ・ディジタル変換装置を提供可能となる。
第1図は本発明の第1の実施例を示す回路図、第2図は
第1の実施例装置の入出力特性図、第3図は同じくその
減算増幅回路の人出力特性図、第4図は本発明の第2の
実施例を示す回路図、第5図は第2の実施例装置の入出
力特性図、第6図は同じくその減算増幅回路の人出力特
性図、第7図は本発明の第3の実施例を示す回路図、第
8図は第3の実施例装置の減算増幅回路の入出力特性図
、第9図は本発明の第4の実施例を示す回路図、第10
図は第4の実施例装置における減算増幅回路の入出力特
性図、第11図は従来の直並列アナログ・ディジタル変
換装置を示す回路図、第12図はその減算増幅回路の入
出力特性図、第13図は従来の非線型特性を得ることか
可能なアナログ・ディジタル変換装置を示す回路図、第
14図はその装置の人出力特性図である。 2・・・・・・減算増幅回路、3・・・・・・上位エン
コーダ回路、4・・・・・・下位エンコーダ回路、5・
・・・・・論理回路、C11l−CuI2・・・・・・
上位ビット用比較器、CLI〜CLi2・・・・・・下
位ビット用比較器、C[]1・・・・・・変曲点を判別
する為の比較器、RIn” R16n・・・・・・ラダ
ー抵抗器、SWI〜SW5・・・・・・スイッチ回路。 RB 第5図 アナログ入力信号 RT 第13図 第14図 アナログ入力信号
第1の実施例装置の入出力特性図、第3図は同じくその
減算増幅回路の人出力特性図、第4図は本発明の第2の
実施例を示す回路図、第5図は第2の実施例装置の入出
力特性図、第6図は同じくその減算増幅回路の人出力特
性図、第7図は本発明の第3の実施例を示す回路図、第
8図は第3の実施例装置の減算増幅回路の入出力特性図
、第9図は本発明の第4の実施例を示す回路図、第10
図は第4の実施例装置における減算増幅回路の入出力特
性図、第11図は従来の直並列アナログ・ディジタル変
換装置を示す回路図、第12図はその減算増幅回路の入
出力特性図、第13図は従来の非線型特性を得ることか
可能なアナログ・ディジタル変換装置を示す回路図、第
14図はその装置の人出力特性図である。 2・・・・・・減算増幅回路、3・・・・・・上位エン
コーダ回路、4・・・・・・下位エンコーダ回路、5・
・・・・・論理回路、C11l−CuI2・・・・・・
上位ビット用比較器、CLI〜CLi2・・・・・・下
位ビット用比較器、C[]1・・・・・・変曲点を判別
する為の比較器、RIn” R16n・・・・・・ラダ
ー抵抗器、SWI〜SW5・・・・・・スイッチ回路。 RB 第5図 アナログ入力信号 RT 第13図 第14図 アナログ入力信号
Claims (1)
- (1)アナログ入力信号と設定される第1の参照電位を
比較する上位ビット用比較手段と、該上位ビット用比較
手段の出力に基づいて上位ディジタル信号を出力する上
位エンコーダ手段と、前記上位ディジタル信号に応じて
入力される基準電位とアナログ入力信号との差電位を増
幅し出力する差動増幅手段と、該差動増幅手段よりの信
号と設定される第2の参照電位を比較する下位ビット用
比較手段と、該下位ビット用比較手段の出力に基づいて
下位ディジタル信号を出力する下位エンコーダ手段と、
前記第1、第2の参照電圧及び前記基準電位を発生する
ための直列接続された複数の抵抗器より成る抵抗手段と
を備えた直並列アナログ・ディジタル変換装置において
、前記抵抗手段の任意の抵抗器の間に並列に接続される
抵抗器と、非線型特性の変曲点を判別する判別手段と、
該判別手段の判別結果に応じて、前記差動増幅手段の基
準電位、その増幅度、前記下位ビット用比較手段の第2
の参照電位のうち少なくとも増幅度、第2の参照電位の
いずれかを切り換える切換制御手段とを設けたことを特
徴とする直並列アナログ・ディジタル変換装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP788090A JPH03212025A (ja) | 1990-01-17 | 1990-01-17 | 直並列アナログ・ディジタル変換装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP788090A JPH03212025A (ja) | 1990-01-17 | 1990-01-17 | 直並列アナログ・ディジタル変換装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03212025A true JPH03212025A (ja) | 1991-09-17 |
Family
ID=11677924
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP788090A Pending JPH03212025A (ja) | 1990-01-17 | 1990-01-17 | 直並列アナログ・ディジタル変換装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03212025A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0654908A1 (en) * | 1993-11-22 | 1995-05-24 | Eastman Kodak Company | Piecewise-linear gamma corrected analog to digital conversion system |
US5539406A (en) * | 1993-07-02 | 1996-07-23 | Mitsubishi Denki Kabushiki Kaisha | Series-parallel type A-D converter for realizing high speed operation and low power consumption |
EP1814233A1 (en) * | 2006-01-18 | 2007-08-01 | Marvell World Trade Ltd. | Improved flash ADC |
-
1990
- 1990-01-17 JP JP788090A patent/JPH03212025A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5539406A (en) * | 1993-07-02 | 1996-07-23 | Mitsubishi Denki Kabushiki Kaisha | Series-parallel type A-D converter for realizing high speed operation and low power consumption |
EP0654908A1 (en) * | 1993-11-22 | 1995-05-24 | Eastman Kodak Company | Piecewise-linear gamma corrected analog to digital conversion system |
EP1814233A1 (en) * | 2006-01-18 | 2007-08-01 | Marvell World Trade Ltd. | Improved flash ADC |
JP2007208964A (ja) * | 2006-01-18 | 2007-08-16 | Marvell World Trade Ltd | 改良型のフラッシュアナログデジタルコンバータ |
US7605739B2 (en) | 2006-01-18 | 2009-10-20 | Marvell World Trade Ltd. | Differential flash ADC with dual resistance ladder legs receiving amplified inputs |
US7760127B2 (en) | 2006-01-18 | 2010-07-20 | Marvell World Trade Ltd. | Flash ADC |
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