JPH0683068B2 - アナログ信号入出力回路 - Google Patents
アナログ信号入出力回路Info
- Publication number
- JPH0683068B2 JPH0683068B2 JP9218886A JP9218886A JPH0683068B2 JP H0683068 B2 JPH0683068 B2 JP H0683068B2 JP 9218886 A JP9218886 A JP 9218886A JP 9218886 A JP9218886 A JP 9218886A JP H0683068 B2 JPH0683068 B2 JP H0683068B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- analog
- digital
- output
- input terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はアナログ信号入出力回路に係り、例えばアナロ
グ信号をディジタルデータに変換して記憶し、必要に応
じてその逆変換を行ってアナログ信号を出力可能な回路
に適用して有効な技術に関するものである。
グ信号をディジタルデータに変換して記憶し、必要に応
じてその逆変換を行ってアナログ信号を出力可能な回路
に適用して有効な技術に関するものである。
本発明者は、例えば音声信号のようなアナログ信号を記
憶させ、必要に応じてそのアナログ信号を出力可能な回
路を検討した。即ち、アナログ信号をアナログ・ディジ
タル変換回路でディジタルデータに変換してメモリに記
憶させ、必要に応じてディジタル・アナログ変換回路で
その逆変換を行ってアナログ信号を随時出力可能とす
る。
憶させ、必要に応じてそのアナログ信号を出力可能な回
路を検討した。即ち、アナログ信号をアナログ・ディジ
タル変換回路でディジタルデータに変換してメモリに記
憶させ、必要に応じてディジタル・アナログ変換回路で
その逆変換を行ってアナログ信号を随時出力可能とす
る。
なお、ディジタル・アナログ変換回路及びアナログ・デ
ィジタル変換回路について記載された文献の例としては
昭和56年６月30日朝倉書店発行の「集積回路応用ハンド
ブック」P215乃至P225がある。
ィジタル変換回路について記載された文献の例としては
昭和56年６月30日朝倉書店発行の「集積回路応用ハンド
ブック」P215乃至P225がある。
上記検討技術において、アナログ・ディジタル変換回路
を逐次比較型にするとその性質上オペアンプなどで構成
される比較回路が必要となり、また、ディジタル・アナ
ログ変換回路の出力端子にはオペアンプで構成されるボ
ルテージフォロアのようなバッファアンプが必要にな
る。
を逐次比較型にするとその性質上オペアンプなどで構成
される比較回路が必要となり、また、ディジタル・アナ
ログ変換回路の出力端子にはオペアンプで構成されるボ
ルテージフォロアのようなバッファアンプが必要にな
る。
ところで、オペアンプのような増幅回路は、必ずしも理
想的なものではなく、実際上は無視し得ないようなオフ
セットをもつ。そのオフセットに応じて、比較回路の比
較精度が低下する。また、バッファアンプの出力レベル
が不所望に変化する。
想的なものではなく、実際上は無視し得ないようなオフ
セットをもつ。そのオフセットに応じて、比較回路の比
較精度が低下する。また、バッファアンプの出力レベル
が不所望に変化する。
そこで、本発明者は、増幅回路がオフセットを持ってい
ても見掛け上オフセットがないようにするため、増幅回
路のオフセット量を検出し、その検出結果に基づいて斯
る増幅回路に逆方向のオフセット信号を与えて、アナロ
グ・ディジタル変換特性とディジタル・アナログ変換特
性とを整合させ、入出力アナログ信号相互間の誤差を最
小限にすることを検討した。
ても見掛け上オフセットがないようにするため、増幅回
路のオフセット量を検出し、その検出結果に基づいて斯
る増幅回路に逆方向のオフセット信号を与えて、アナロ
グ・ディジタル変換特性とディジタル・アナログ変換特
性とを整合させ、入出力アナログ信号相互間の誤差を最
小限にすることを検討した。
しかしながら、斯る手段では、増幅回路のオフセット量
を検出する回路及びその検出結果に基づいて逆方向のオ
フセツト信号を与える回路が必要になってその構成が複
雑化し、更に、そのようなオフセットキャンセル動作を
繰り返し行わなければ、電源電圧の変動などによるオフ
セツト量の経時変化に対応させることができないことが
明らかになった。
を検出する回路及びその検出結果に基づいて逆方向のオ
フセツト信号を与える回路が必要になってその構成が複
雑化し、更に、そのようなオフセットキャンセル動作を
繰り返し行わなければ、電源電圧の変動などによるオフ
セツト量の経時変化に対応させることができないことが
明らかになった。
本発明の目的は、アナログ・ディジタル変換特性とディ
ジタル・アナログ変換特性とに基因する外部入出力アナ
ログ信号相互間の誤差を低減することができるアナログ
信号入出力回路を提供することにある。
ジタル・アナログ変換特性とに基因する外部入出力アナ
ログ信号相互間の誤差を低減することができるアナログ
信号入出力回路を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろ
う。
本明細書の記述及び添付図面から明らかになるであろ
う。
〔問題点を解決するための手段〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。
を簡単に説明すれば下記の通りである。
すなわち、ディジタル・アナログ変換回路の出力端子に
結合する２入力型の増幅回路を、逐次比較形式のアナロ
グ・ディジタル変換動作において比較回路として用い、
また、ディジタル・アナログ変換動作において上記増幅
回路をバッファアンプとして用い、その増幅回路のオフ
セツトが、各変換動作に際して相互に逆方向へ作用する
ように構成したものである。
結合する２入力型の増幅回路を、逐次比較形式のアナロ
グ・ディジタル変換動作において比較回路として用い、
また、ディジタル・アナログ変換動作において上記増幅
回路をバッファアンプとして用い、その増幅回路のオフ
セツトが、各変換動作に際して相互に逆方向へ作用する
ように構成したものである。
上記手段によれば、増幅回路が持つオフセットをそのま
まにしても、その増幅回路はアナログ・ディジタル変換
動作とその逆変換動作に共用されるから、斯るオフセッ
トに基因するアナログ・ディジタル変換誤差は、その逆
変換であるディジタル・アナログ変換で得られたアナロ
グ信号の出力動作によって相殺され、それによって、外
部入出力アナログ信号相互間の誤差を最小限にするもの
である 〔実施例〕 第１図は本発明に係るアナログ信号入出力回路の１実施
例を示す機能ブロック図である。同図に示されるアナロ
グ信号入出力回路は、特に制限されないが、公知の半導
体集積回路製造技術によって１つの半導体基板に形成さ
れる。
まにしても、その増幅回路はアナログ・ディジタル変換
動作とその逆変換動作に共用されるから、斯るオフセッ
トに基因するアナログ・ディジタル変換誤差は、その逆
変換であるディジタル・アナログ変換で得られたアナロ
グ信号の出力動作によって相殺され、それによって、外
部入出力アナログ信号相互間の誤差を最小限にするもの
である 〔実施例〕 第１図は本発明に係るアナログ信号入出力回路の１実施
例を示す機能ブロック図である。同図に示されるアナロ
グ信号入出力回路は、特に制限されないが、公知の半導
体集積回路製造技術によって１つの半導体基板に形成さ
れる。
同図においてAmpは、オペアンプなどによって構成され
る２入力型の増幅回路である。斯る増幅回路Ampの出力
端子は外部データ出力端子Doutに結合され、また、その
増幅回路Ampの反転入力端子は外部データ入力端子Dinに
結合される。
る２入力型の増幅回路である。斯る増幅回路Ampの出力
端子は外部データ出力端子Doutに結合され、また、その
増幅回路Ampの反転入力端子は外部データ入力端子Dinに
結合される。
同図においてDACは、ディジタル・アナログ変換回路
（以下単にD/Aコンバータとも記す）であり、特に制限
されないが、夫々２進化荷重された図示しない容量アレ
イ回路及び基準電圧を受けてそれを所定の比で抵抗分圧
する図示しない抵抗ストリング回路を含む形式とされ
る。抵抗ストリング回路で分圧された電圧は、ディジタ
ル信号に基づいてスイッチ制御される図示しないスイッ
チアレイ回路の動作により、容量アレイ回路を構成する
容量側或いは接地側に供給され、それによって、容量ア
レイ回路の出力加算点にはディジタル信号に応じた電圧
が得られるようになっている。
（以下単にD/Aコンバータとも記す）であり、特に制限
されないが、夫々２進化荷重された図示しない容量アレ
イ回路及び基準電圧を受けてそれを所定の比で抵抗分圧
する図示しない抵抗ストリング回路を含む形式とされ
る。抵抗ストリング回路で分圧された電圧は、ディジタ
ル信号に基づいてスイッチ制御される図示しないスイッ
チアレイ回路の動作により、容量アレイ回路を構成する
容量側或いは接地側に供給され、それによって、容量ア
レイ回路の出力加算点にはディジタル信号に応じた電圧
が得られるようになっている。
斯るD/AコンバータDACの出力端子、即ち、図示しない容
量アレイ回路の出力加算点は、上記増幅回路Ampの非反
転入力端子に結合される。また、D/AコンバータDACのデ
ィジタル信号入力端子、即ち、上記図示しないスイッチ
アレイ回路の制御端子は、レジスタ回路Ｒのデータ出力
端子に結合される。このレジスタ回路Ｒは、そのデータ
入力端子が、RAM（ランダム・アクセス・メモリのよう
にデータの書き換え可能なメモリＭのデータ出力端子に
結合されると共に、ゲートとして機能するトライステイ
ト状態を採り得るクロックドインバータ回路Invを介し
て上記増幅回路Ampの出力端子に結合される。斯るレジ
スタ回路Ｒは、本実施例のアナログ信号入出力回路が後
述する逐次比較形式でアナログ・ディジタル変換動作さ
れるときに増幅回路Ampの出力端子から供給される電圧
に基づくデータを受けて逐次比較レジスタとして機能
し、また、アナログ信号入出力回路が後述するディジタ
ル・アナログ変換動作されるときは、上記メモリＭから
供給されるディジタルデータを受けてそのディジタルデ
ータのインプットレジスタとして機能する。上記メモリ
Ｍは、そのデータ入力端子が上記クロックドインバータ
回路Invの出力端子に結合され、本実施例のアナログ信
号入出力回路が後述する逐次比較形式でアナログ・ディ
ジタル変換動作されるときに増幅回路Ampの出力端子か
ら供給される電圧に基づくデータを受けてそれを記憶す
る。
量アレイ回路の出力加算点は、上記増幅回路Ampの非反
転入力端子に結合される。また、D/AコンバータDACのデ
ィジタル信号入力端子、即ち、上記図示しないスイッチ
アレイ回路の制御端子は、レジスタ回路Ｒのデータ出力
端子に結合される。このレジスタ回路Ｒは、そのデータ
入力端子が、RAM（ランダム・アクセス・メモリのよう
にデータの書き換え可能なメモリＭのデータ出力端子に
結合されると共に、ゲートとして機能するトライステイ
ト状態を採り得るクロックドインバータ回路Invを介し
て上記増幅回路Ampの出力端子に結合される。斯るレジ
スタ回路Ｒは、本実施例のアナログ信号入出力回路が後
述する逐次比較形式でアナログ・ディジタル変換動作さ
れるときに増幅回路Ampの出力端子から供給される電圧
に基づくデータを受けて逐次比較レジスタとして機能
し、また、アナログ信号入出力回路が後述するディジタ
ル・アナログ変換動作されるときは、上記メモリＭから
供給されるディジタルデータを受けてそのディジタルデ
ータのインプットレジスタとして機能する。上記メモリ
Ｍは、そのデータ入力端子が上記クロックドインバータ
回路Invの出力端子に結合され、本実施例のアナログ信
号入出力回路が後述する逐次比較形式でアナログ・ディ
ジタル変換動作されるときに増幅回路Ampの出力端子か
ら供給される電圧に基づくデータを受けてそれを記憶す
る。
上記増幅回路Amp、クロックドインバータ回路Inv、メモ
リＭ、レジスタ回路Ｒ、及びD/AコンバータDACから成る
回路を、当該増幅回路Ampを共通にしてアナログ・ディ
ジタル変換動作及びディジタル・アナログ変換動作させ
るための、増幅回路Ampの出力端子と外部データ出力端
子Doutとの間に第１スイッチSW1が結合され、更に、増
幅回路Ampの反転入力端子と増幅回路Ampの出力端子との
間に第２スイッチSW2が結合されると共に、増幅回路Amp
の反転入力端子と外部データ入力端子Dinとの間に第３
スイッチSW3が設けられてスイッチ回路が構成される。
なお、スイッチSW1乃至SW3は、第１図において機械式ス
イッチの如く記載されるが、例えば、CMOS回路でなるア
ナログスイッチとして構成される。
リＭ、レジスタ回路Ｒ、及びD/AコンバータDACから成る
回路を、当該増幅回路Ampを共通にしてアナログ・ディ
ジタル変換動作及びディジタル・アナログ変換動作させ
るための、増幅回路Ampの出力端子と外部データ出力端
子Doutとの間に第１スイッチSW1が結合され、更に、増
幅回路Ampの反転入力端子と増幅回路Ampの出力端子との
間に第２スイッチSW2が結合されると共に、増幅回路Amp
の反転入力端子と外部データ入力端子Dinとの間に第３
スイッチSW3が設けられてスイッチ回路が構成される。
なお、スイッチSW1乃至SW3は、第１図において機械式ス
イッチの如く記載されるが、例えば、CMOS回路でなるア
ナログスイッチとして構成される。
上記第１及び第２スイッチSW1,SW2は、コントローラCON
Tから出力される制御信号φsw1によってスイッチ制御さ
れ、制御信号φsw1がハイレベルのような動作レベルに
されたとき、ともにオン状態にされる。また、第３スイ
ッチSW3は、コントローラCONTから出力される制御信号
φsw2によってスイッチ制御され、制御信号φsw2がハイ
レベルのような動作レベルにされたときオン状態にされ
る。第１及び第２スイッチSW1,SW2がオン状態にされる
と、増幅回路AmpはD/AコンバータDACの出力に対してバ
ッファアンプとして機能するボルテージフォロアの接続
状態にされ、また、第３スイッチSW3がオン状態にされ
ると、増幅回路Ampは、D/AコンバータDACから出力され
る電圧信号レベルと外部データ入力端子Dinから供給さ
れる電圧信号レベルとを比較する比較回路として機能す
る回路接続にされる。
Tから出力される制御信号φsw1によってスイッチ制御さ
れ、制御信号φsw1がハイレベルのような動作レベルに
されたとき、ともにオン状態にされる。また、第３スイ
ッチSW3は、コントローラCONTから出力される制御信号
φsw2によってスイッチ制御され、制御信号φsw2がハイ
レベルのような動作レベルにされたときオン状態にされ
る。第１及び第２スイッチSW1,SW2がオン状態にされる
と、増幅回路AmpはD/AコンバータDACの出力に対してバ
ッファアンプとして機能するボルテージフォロアの接続
状態にされ、また、第３スイッチSW3がオン状態にされ
ると、増幅回路Ampは、D/AコンバータDACから出力され
る電圧信号レベルと外部データ入力端子Dinから供給さ
れる電圧信号レベルとを比較する比較回路として機能す
る回路接続にされる。
上記コントローラCONTは、外部制御信号として、本実施
例のアナログ信号入出力回路の動作を指示するチップ選
択信号CS、及び、アナログ信号の入出力動作を指示する
入出力制御信号I/Oが供給される。チップ選択信号CSが
ハイレベルのような動作指示レベルにされると、先ず、
レジスタ回路Ｒ及びD/AコンバータDACがリセット信号RS
ETによって初期化され、更に、アナログ信号入出力回路
に含まれる全ての内部回路が動作可能な状態にされる。
入出力制御信号I/Oは、特に制限されないが、そのハイ
レベルによって外部データ入力端子Dinから入力される
アナログ信号に対するアナログ・ディジタル変換動作を
指示し、また、そのロウレベルによって、メモリＭから
順次読み出されるディジタルデータに対するディジタル
・アナログ変換動作を指示する。
例のアナログ信号入出力回路の動作を指示するチップ選
択信号CS、及び、アナログ信号の入出力動作を指示する
入出力制御信号I/Oが供給される。チップ選択信号CSが
ハイレベルのような動作指示レベルにされると、先ず、
レジスタ回路Ｒ及びD/AコンバータDACがリセット信号RS
ETによって初期化され、更に、アナログ信号入出力回路
に含まれる全ての内部回路が動作可能な状態にされる。
入出力制御信号I/Oは、特に制限されないが、そのハイ
レベルによって外部データ入力端子Dinから入力される
アナログ信号に対するアナログ・ディジタル変換動作を
指示し、また、そのロウレベルによって、メモリＭから
順次読み出されるディジタルデータに対するディジタル
・アナログ変換動作を指示する。
アナログ・ディジタル変換動作が指示されると、コント
ローラCONTから出力される上記制御信号φsw1及びsw2が
夫々ロウレベル及びハイレベルにされて第３スイッチSW
3だけがオン状態にされ、それによって、増幅回路Amp
は、D/AコンバータDACから出力されるアナログ信号と外
部データ入力端子Dinから供給されるアナログ信号とを
比較してその結果に応じた電圧信号をクロックドインバ
ータ回路Invの入力端子に供給可能な状態にされる。こ
のとき、クロックドインバータ回路Invは、コントロー
ラCONTから供給されるゲート制御信号φgaによって出力
可能な状態にされるから、増幅回路Ampにおける比較結
果に応じた電圧信号はレジスタ回路Ｒに供給され、その
レジスタ回路Ｒが逐次比較レジスタとして機能すること
によって、斯る閉ループ回路において逐次比較方式のア
ナログ・ディジタル変換動作が行われる。逐次比較方式
のアナログ・ディジタル変換の原理については既に公知
であるのでその詳細については説明を省略するが、その
概略を説明すれば次の通りである。レジスタ回路Ｒはデ
ィジタル・アナログ変換回路DACの分解能に対応するビ
ット数を有し、それがリセット状態（全ビット０）にさ
れた後、最初にレジスタ回路Ｒの最上位ビットが１にさ
れる。増幅回路Ampによる最初の比較動作にて外部デー
タ入力端子Dinからの入力データがディジタル・アナロ
グ変換回路DACの出力よりも大きい時は増幅回路Ampの出
力が０とされ、これがクロックドインバータ回路Invに
て反転されてレジスタ回路Ｒに与えられる。これにより
レジスタ回路の最上位ビットは１のままにされる。逆の
場合にはレジスタ回路Ｒに０が与えられることによって
当該最上位ビットは０に変化される。以下同様の動作が
最下位ビットまで逐次繰り返されていく。レジスタ回路
Ｒに対する逐次的な１の設定制御などはコントローラCO
NTが行う。斯る変換動作において、逐次ディジタル変換
されるデータ、即ち、増幅回路Ampから出力されるデー
タは、クロックドインバータ回路Invを介してシリアル
に上記メモリＭにも供給される。メモリＭは、アナログ
・ディジタル変換動作が指示されると、コントローラCO
NTから供給されるリード・ライト制御信号R/Wに基づい
てライト動作可能な状態にされ、且つ、アナログ・ディ
ジタル変換動作サイクルに従ってコントローラCONTから
順次供給されるアドレス信号Addによってアドレッシン
グされ、それによって、外部入力アナログ信号のディジ
タル変換データを順次格納するようになっている。
ローラCONTから出力される上記制御信号φsw1及びsw2が
夫々ロウレベル及びハイレベルにされて第３スイッチSW
3だけがオン状態にされ、それによって、増幅回路Amp
は、D/AコンバータDACから出力されるアナログ信号と外
部データ入力端子Dinから供給されるアナログ信号とを
比較してその結果に応じた電圧信号をクロックドインバ
ータ回路Invの入力端子に供給可能な状態にされる。こ
のとき、クロックドインバータ回路Invは、コントロー
ラCONTから供給されるゲート制御信号φgaによって出力
可能な状態にされるから、増幅回路Ampにおける比較結
果に応じた電圧信号はレジスタ回路Ｒに供給され、その
レジスタ回路Ｒが逐次比較レジスタとして機能すること
によって、斯る閉ループ回路において逐次比較方式のア
ナログ・ディジタル変換動作が行われる。逐次比較方式
のアナログ・ディジタル変換の原理については既に公知
であるのでその詳細については説明を省略するが、その
概略を説明すれば次の通りである。レジスタ回路Ｒはデ
ィジタル・アナログ変換回路DACの分解能に対応するビ
ット数を有し、それがリセット状態（全ビット０）にさ
れた後、最初にレジスタ回路Ｒの最上位ビットが１にさ
れる。増幅回路Ampによる最初の比較動作にて外部デー
タ入力端子Dinからの入力データがディジタル・アナロ
グ変換回路DACの出力よりも大きい時は増幅回路Ampの出
力が０とされ、これがクロックドインバータ回路Invに
て反転されてレジスタ回路Ｒに与えられる。これにより
レジスタ回路の最上位ビットは１のままにされる。逆の
場合にはレジスタ回路Ｒに０が与えられることによって
当該最上位ビットは０に変化される。以下同様の動作が
最下位ビットまで逐次繰り返されていく。レジスタ回路
Ｒに対する逐次的な１の設定制御などはコントローラCO
NTが行う。斯る変換動作において、逐次ディジタル変換
されるデータ、即ち、増幅回路Ampから出力されるデー
タは、クロックドインバータ回路Invを介してシリアル
に上記メモリＭにも供給される。メモリＭは、アナログ
・ディジタル変換動作が指示されると、コントローラCO
NTから供給されるリード・ライト制御信号R/Wに基づい
てライト動作可能な状態にされ、且つ、アナログ・ディ
ジタル変換動作サイクルに従ってコントローラCONTから
順次供給されるアドレス信号Addによってアドレッシン
グされ、それによって、外部入力アナログ信号のディジ
タル変換データを順次格納するようになっている。
一方、ディジタル・アナログ変換動作が指示されると、
メモリＭは、コントローラCONTから供給されるリード・
ライト制御信号R/Wに基づいてリード動作可能な状態に
され、且つ、ディジタル・アナログ変換動作サイクルに
従ってコントローラCONTから順次供給されるアドレス信
号Addによってアドレッシングされ、それによって、当
該１変換サイクル毎に必要な所定ビット数のディジタル
データが読み出されてレジスタ回路Ｒに供給される。こ
のとき、レジスタ回路Ｒは、インプットレジスタとして
機能し、それに格納されているデイジタルデータをパラ
レルにD/AコンバータDACに供給する。斯るD/Aコンバー
タDACは、その供給ディジタルデータをアナログ変換し
て増幅回路Ampの非反転入力端子に出力する。ここで、
ディジタル・アナログ変換動作が指示されると、コント
ローラCONTから出力される上記制御信号φsw1及びsw2が
夫々ハイレベル及びロウレベルにされて第１及び第２ス
イッチSW1,SW2だけがオン状態にされ、それによって、
増幅回路Ampは、その出力端子から出力される信号をそ
の反転入力端子に帰還させるバッファアンプとして機能
される。したがって、D/AコンバータDACから出力される
アナログ信号は、増幅回路Ampを介して外部データ出力
端子Doutに供給される。なお、このとき、クロックドイ
ンバータ回路Invは、ゲート制御信号φgaに基づいて高
出力インピーダンス状態にされる。
メモリＭは、コントローラCONTから供給されるリード・
ライト制御信号R/Wに基づいてリード動作可能な状態に
され、且つ、ディジタル・アナログ変換動作サイクルに
従ってコントローラCONTから順次供給されるアドレス信
号Addによってアドレッシングされ、それによって、当
該１変換サイクル毎に必要な所定ビット数のディジタル
データが読み出されてレジスタ回路Ｒに供給される。こ
のとき、レジスタ回路Ｒは、インプットレジスタとして
機能し、それに格納されているデイジタルデータをパラ
レルにD/AコンバータDACに供給する。斯るD/Aコンバー
タDACは、その供給ディジタルデータをアナログ変換し
て増幅回路Ampの非反転入力端子に出力する。ここで、
ディジタル・アナログ変換動作が指示されると、コント
ローラCONTから出力される上記制御信号φsw1及びsw2が
夫々ハイレベル及びロウレベルにされて第１及び第２ス
イッチSW1,SW2だけがオン状態にされ、それによって、
増幅回路Ampは、その出力端子から出力される信号をそ
の反転入力端子に帰還させるバッファアンプとして機能
される。したがって、D/AコンバータDACから出力される
アナログ信号は、増幅回路Ampを介して外部データ出力
端子Doutに供給される。なお、このとき、クロックドイ
ンバータ回路Invは、ゲート制御信号φgaに基づいて高
出力インピーダンス状態にされる。
ここで、上記増幅回路Ampが不所望なオフセットを持つ
場合、アナログ・ディジタル変換動作において、メモリ
Ｍに格納されるディジタルデータは、外部データ入力端
子Dinから増幅回路Ampの反転入力端子に供給されるアナ
ログデータに対してそのオフセットに応じた分だけ変換
誤差を持つ。一方、そのメモリＭから読み出されたディ
ジタルデータがD/AコンバータDACによってディジタル・
アナログ変換されると、その変換されたアナログデータ
は、上記オフセットに基因したアナログ・ディジタル変
換誤差に応じた誤差をそのまま持つことになるが、その
変換されたアナログ信号は、ボルテージフォロアとして
機能する上記増幅回路Ampの非反転入力端子に供給され
て外部データ出力端子Doutに導かれる。その結果、D/A
コンバータDACによってディジタル・アナログ変換され
たアナログ信号がボルテージフォロアとして機能する増
幅回路Ampを通過するとき、斯る増幅回路Ampのオフセッ
トは上記変換誤差を相殺するように作用し、それによっ
て、外部データ出力端子から出力されるアナログ信号
は、外部データ入力端子から供給されたデータに対して
オフセットに基因する誤差が最小限とされる。
場合、アナログ・ディジタル変換動作において、メモリ
Ｍに格納されるディジタルデータは、外部データ入力端
子Dinから増幅回路Ampの反転入力端子に供給されるアナ
ログデータに対してそのオフセットに応じた分だけ変換
誤差を持つ。一方、そのメモリＭから読み出されたディ
ジタルデータがD/AコンバータDACによってディジタル・
アナログ変換されると、その変換されたアナログデータ
は、上記オフセットに基因したアナログ・ディジタル変
換誤差に応じた誤差をそのまま持つことになるが、その
変換されたアナログ信号は、ボルテージフォロアとして
機能する上記増幅回路Ampの非反転入力端子に供給され
て外部データ出力端子Doutに導かれる。その結果、D/A
コンバータDACによってディジタル・アナログ変換され
たアナログ信号がボルテージフォロアとして機能する増
幅回路Ampを通過するとき、斯る増幅回路Ampのオフセッ
トは上記変換誤差を相殺するように作用し、それによっ
て、外部データ出力端子から出力されるアナログ信号
は、外部データ入力端子から供給されたデータに対して
オフセットに基因する誤差が最小限とされる。
上記実施例によれば以下の効果を得ることができる。
（１）D/AコンバータDACの出力端子が非反転入力端子に
結合する２入力型の増幅回路Ampを、逐次比較形式のア
ナログ・ディジタル変換動作において比較回路として用
い、また、ディジタル・アナログ変換動作においてバッ
ファアンプとして用い、その増幅回路Ampのオフセット
が各変換動作に際して相互に逆方向へ作用するようにし
たから、増幅回路Ampのオフセットをそのままにしてお
いても、増幅回路のオフセットに基因する誤差は、入出
力されるべきアナログ信号相互間において相殺すること
ができる。
結合する２入力型の増幅回路Ampを、逐次比較形式のア
ナログ・ディジタル変換動作において比較回路として用
い、また、ディジタル・アナログ変換動作においてバッ
ファアンプとして用い、その増幅回路Ampのオフセット
が各変換動作に際して相互に逆方向へ作用するようにし
たから、増幅回路Ampのオフセットをそのままにしてお
いても、増幅回路のオフセットに基因する誤差は、入出
力されるべきアナログ信号相互間において相殺すること
ができる。
（２）上記効果より、増幅回路のオフセット量を検出す
る回路及びその検出結果に応じて逆方向のオフセット信
号を与える回路など増幅回路のオフセットをキャンセル
するための複雑な回路を採用する必要がなくなる。
る回路及びその検出結果に応じて逆方向のオフセット信
号を与える回路など増幅回路のオフセットをキャンセル
するための複雑な回路を採用する必要がなくなる。
（３）上記効果より、例えば音声信号のようなアナログ
信号をアナログ・ディジタル変換してメモリに記憶さ
せ、必要に応じてディジタル・アナログ変換回路でその
逆変換を行ってアナログ信号を随時出力可能とする回路
において、入出力されるべきアナログ信号相互間の誤差
を簡単な構成によって低減することができる。
信号をアナログ・ディジタル変換してメモリに記憶さ
せ、必要に応じてディジタル・アナログ変換回路でその
逆変換を行ってアナログ信号を随時出力可能とする回路
において、入出力されるべきアナログ信号相互間の誤差
を簡単な構成によって低減することができる。
以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲において種々
変更可能である。例えば、上記実施例で説明したメモリ
はRAMに限定されず、随時読み出し書き込み可能なその
他のメモリなどに変更可能である。また、メモリのアド
レッシングの仕方やコントローラの具体的制御方式は適
宜変更可能である。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲において種々
変更可能である。例えば、上記実施例で説明したメモリ
はRAMに限定されず、随時読み出し書き込み可能なその
他のメモリなどに変更可能である。また、メモリのアド
レッシングの仕方やコントローラの具体的制御方式は適
宜変更可能である。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるアナログ信号の随時
入出力可能な記憶手段としての構成に適用した場合につ
いて説明したが、それに限定されるものではなく、同一
のアナログ信号を入出力可能とするような種々のアナロ
グ信号入出力回路に適用することができる。本発明は、
アナログ・ディジタル変換とディジタル・アナログ変換
とを行う条件のものには適用することができる。
をその背景となった利用分野であるアナログ信号の随時
入出力可能な記憶手段としての構成に適用した場合につ
いて説明したが、それに限定されるものではなく、同一
のアナログ信号を入出力可能とするような種々のアナロ
グ信号入出力回路に適用することができる。本発明は、
アナログ・ディジタル変換とディジタル・アナログ変換
とを行う条件のものには適用することができる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。
て得られる効果を簡単に説明すれば下記の通りである。
すなわち、２入力型の増幅回路Ampを、逐次比較形式の
アナログ・ディジタル変換動作において比較回路として
用い、また、ディジタル・アナログ変換動作においてバ
ッファアンプとして用い、その増幅回路のオフセットが
各変換動作に際して相互に逆方向へ作用するようにした
から、増幅回路Ampのオフセットをそのままにしても、
増幅回路のオフセットに基因する誤差は、入出力される
べきアナログ信号相互間において相殺することができ、
それによって、入出力されるべきアナログ信号相互間の
誤差を簡単に低減することができる。
アナログ・ディジタル変換動作において比較回路として
用い、また、ディジタル・アナログ変換動作においてバ
ッファアンプとして用い、その増幅回路のオフセットが
各変換動作に際して相互に逆方向へ作用するようにした
から、増幅回路Ampのオフセットをそのままにしても、
増幅回路のオフセットに基因する誤差は、入出力される
べきアナログ信号相互間において相殺することができ、
それによって、入出力されるべきアナログ信号相互間の
誤差を簡単に低減することができる。
第１図は本発明に係るアナログ信号入出力回路の１実施
例を示す機能ブロック図である。 Amp……増幅回路、Din……外部データ入力端子、Dout…
…外部データ出力端子、DAC……ディジタル・アナログ
変換回路、Ｒ……レジスタ回路、Ｍ……メモリ、CONT…
…コントローラ、SW1乃至SW3……スイッチ。
例を示す機能ブロック図である。 Amp……増幅回路、Din……外部データ入力端子、Dout…
…外部データ出力端子、DAC……ディジタル・アナログ
変換回路、Ｒ……レジスタ回路、Ｍ……メモリ、CONT…
…コントローラ、SW1乃至SW3……スイッチ。
Claims (1)
- 【請求項１】アナログ信号の外部出力端子と、 アナログ信号の外部入力端子と、 ディジタル・アナログ変換回路と、 非反転入力端子と反転入力端子を有し、前記ディジタル
・アナログ変換回路の出力を非反転入力端子に受ける増
幅回路と、 前記外部入力端子から供給されるアナログ信号のアナロ
グ・ディジタル変換動作において当該外部入力端子から
供給されるアナログ信号を前記増幅回路の反転入力端子
に接続して該増幅回路にその外部入力端子から供給され
るアナログ信号と前記ディジタル・アナログ変換回路の
出力とを比較させる第１のスイッチ状態と、前記ディジ
タル・アナログ変換回路の出力に基づくアナログ信号を
前記外部出力端子から出力させるディジタル・アナログ
変換動作において、前記増幅回路の出力を当該増幅回路
の反転入力端子に帰還させて同増幅回路をバッファ回路
とする第２のスイッチ状態とを選択的に採るスイッチ回
路と、 前記スイッチ回路の第１のスイッチ状態において前記外
部入力端子から供給されるアナログ信号を前記ディジタ
ル・アナログ変換回路と増幅回路にて逐次比較形式でデ
ィジタル信号に変換して記憶手段に記憶させ、また、前
記スイッチ回路の第２のスイッチ状態において前記記憶
手段の記憶内容をディジタル・アナログ変換回路でアナ
ログ信号に変換して前記外部出力端子から出力させる手
段と、を含んで成るものであることを特徴とするアナロ
グ信号入出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9218886A JPH0683068B2 (ja) | 1986-04-23 | 1986-04-23 | アナログ信号入出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9218886A JPH0683068B2 (ja) | 1986-04-23 | 1986-04-23 | アナログ信号入出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62249527A JPS62249527A (ja) | 1987-10-30 |
| JPH0683068B2 true JPH0683068B2 (ja) | 1994-10-19 |
Family
ID=14047462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9218886A Expired - Lifetime JPH0683068B2 (ja) | 1986-04-23 | 1986-04-23 | アナログ信号入出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0683068B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09261053A (ja) * | 1996-03-18 | 1997-10-03 | Hitachi Ltd | Ｄ／ａ変換出力回路 |
| JP2010171627A (ja) * | 2009-01-21 | 2010-08-05 | Sony Corp | 半導体集積回路、液晶駆動回路及び液晶表示装置 |
| JP6200237B2 (ja) * | 2013-08-09 | 2017-09-20 | 旭化成エレクトロニクス株式会社 | Ｐｌｌ回路 |
-
1986
- 1986-04-23 JP JP9218886A patent/JPH0683068B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62249527A (ja) | 1987-10-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0155585B1 (ko) | 프로그램가능 비-휘발성 아날로그 전압원 장치 및 방법 | |
| JPH02223227A (ja) | 自己較正式パイプライン化範囲分割型アナログ・ディジタル変換器 | |
| JP3059497B2 (ja) | アナログ信号を複数ビットで構成されるデジタル値に変換する回路及び方法 | |
| JPH11500590A (ja) | 多重電荷再分配変換を有するアナログ／ディジタル変換器 | |
| CN101133556A (zh) | 具有缩放参考电压的开关电容器电路 | |
| JPH09512687A (ja) | システム校正付き電荷再分布アナログ−デジタル変換器 | |
| US4527148A (en) | Analog-digital converter | |
| US4973974A (en) | Multi-stage analog-to-digital converting device | |
| JPH1174791A (ja) | Ａ／ｄ変換器 | |
| US5047769A (en) | Methods of correcting data conversion/transfer errors in a vibratory energy imaging system utilizing a plurality of channels | |
| US4999624A (en) | High speed high resolution analog/digital converter circuit | |
| US5677692A (en) | High-speed and low-voltage driven analog-to-digital converter | |
| KR19990030021A (ko) | Ａ/ｄ 변환 회로 | |
| US6232907B1 (en) | Polarity shifting flash A/D converter and method | |
| JPH0683068B2 (ja) | アナログ信号入出力回路 | |
| US5107266A (en) | Algorithmic analog/digital converting circuit | |
| JPH0738587B2 (ja) | 多重アナログ信号の増幅・サンプル装置 | |
| JPH056687A (ja) | アナログ信号記憶装置 | |
| JPH0877789A (ja) | サンプルホールド回路 | |
| JPH0526372B2 (ja) | ||
| JPS6259492B2 (ja) | ||
| JPS6171724A (ja) | アナログ・デイジタル変換回路 | |
| US20040189504A1 (en) | Semi-flash A/D converter with minimal comparator count | |
| JPH06164399A (ja) | 完全差動式逐次比較型ａ／ｄ変換器 | |
| JPH0628339B2 (ja) | アナログ・ディジタル変換装置 |