JPS62249527A - アナログ信号入出力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はアナログ信号入出力回路に係り、例えばアナロ
グ信号をディジタルデータに変換して記憶し、必要に応
じてその逆変換を行ってアナログ信号を出力可能な回路
に適用して有効な技術に関するものである。

〔従来技術〕

本発明者は、例えば音声信号のようなアナログ信号を記
憶させ、必要に応じてそのアナログ信号を出力可能な回
路を検討した。即ち、アナログ信号をディジタル・アナ
ログ変換回路でディジタルデータに変換してメモリに記
憶させ、必要に応じてアナログ・ディジタル変換回路で
その逆変換を行ってアナログ信号を随時出力可能とする
。

なお、ディジタル・アナログ変換回路及びアナログ・デ
ィジタル変換回路について記載された文献の例としては
昭和５６年６月３０日朝倉書店発行の「集積回路応用ハ
ンドブックＪ　Ｐ２１５乃至Ｐ２２５がある。

〔発明が解決しようとする問題点〕

上記検討記述において、ディジタル・アナログ変換回路
を逐次比較型にするとその性質上オペアンプなどで構成
される比較回路が必要となり、また、アナログ・ディジ
タル変換回路の出力端子にはオペアンプで構成されるボ
ルテージフォロアのようなバッファアンプが必要になる
。

ところで、オペアンプのような増幅回路は、必ずしも理
想的なものではなく、実際上は無視し得ないようなオフ
セットをもつ。そのオフセットに応じて、比較回路の比
較精度が低下する。また。

バッファアンプの出力レベルが不所望に変化する。

そこで１本発明者は、増幅回路がオフセットを持ってい
ても見掛は上オフセットがないようにするため、増幅回
路のオフセット量を検出し、その検出結果に基づいて斯
る増幅回路に逆方向のオフセット信号を与えて、アナロ
グ・ディジタル変換特性とディジタル・アナログ変換特
性とを整合させ、入出力アナログ信号相互間の誤差を最
小限にすることを検討した。

しかしながら、斯る手段では、増幅回路のオフセット量
を検出する回路及びその検出結果に基づいて逆方向のオ
フセット信号を与える回路が必要になってその構成が複
雑化し、更に、そのようなオフセットキャンセル動作を
繰り返し行わなければ、電源電圧の変動などによるオフ
セット量の経時変化に対応させることができないことが
明らかになった。

本発明の目的は、アナログ・ディジタル変換特性とディ
ジタル・アナログ変換特性とに基因する外部入出力アナ
ログ信号相互間の誤差を低減することができるアナログ
信号入出力回路を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、ディジタル・アナログ変換回路の出力端子に
結合する２人力型の増幅回路を、逐次比較形式のアナロ
グ・ディジタル変換動作において比較回路として用い、
また、ディジタル・アナログ変換動作において上記増幅
回路をバッファアンプとして用い、その増幅回路のオフ
セットが、各変換動作に際して相互に逆方向へ作用する
ように構成したものである。

〔作　用〕

上記手段によれば、増幅回路が持つオフセットをそのま
まにしても、その増幅回路はアナログ・ディジタル変換
動作とその逆変換動作に共用されるから、斯るオフセッ
トに基因するアナログ・ディジタル変換誤差は、その逆
変換であるディジタル・アナログ変換で得られたアナロ
グ信号の出力動作によって相殺され、それによって、外
部入出力アナログ信号相互間の誤差を最小限にするもの
である。

〔実施例〕

第１図は本発明に係るアナログ信号入出力回路の１実施
例を示す機能ブロック図である。同図に示されるアナロ
グ信号入出力回路は、特に制限されないが、公知の半導
体集積回路製造技術によって１つの半導体基板に形成さ
れる。

同図においてＡｍｐは、オペアンプなどによって構成さ
れる２人力型の増幅回路である。斯る増幅回路Ａｍｐの
出力端子は外部データ出力端子Ｄｏｕｔに結合され、ま
た、その増幅回路Ａ＋ｅｐの反転入力端子は外部データ
入力端子Ｄｉｎに結合される。

同図においてＤＡＣは、ディジタル・アナログ変換回路
（以下単にＤ／Ａコンバータとも記す）であり、特に制
限されないが、夫々２進化荷重された図示しない容量ア
レイ回路及び基準電圧を受けてそれを所定の比で抵抗分
圧する図示しない抵抗ストリング回路を含む形式とされ
る。抵抗ストリング回路で分圧された電圧は、ディジタ
ル信号に基づいてスイッチ制御される図示しないスイッ
チアレイ回路の動作により、容量アレイ回路を構成する
容量側或いは接地側に供給され、それによって、容量ア
レイ回路の出力加算点にはディジタル信号に応じた電圧
が得られるようになっている。

斯るＤ／ＡコンバータＤＡＣの出力端子、即ち、図示し
ない容量アレイ回路の出力加算点は、上記増幅回路Ａｍ
ｐの非反転入力端子に結合される。また、Ｄ／Ａコンバ
ータＤＡＣのディジタル信号入力端子、即ち、上記図示
しないスイッチアレイ回路の制御端子は、レジスタ回路
Ｒのデータ出力端子に結合される。このレジスタ回路Ｒ
は、そのデータ入力端子が、ＲＡＭ　（ランダム・アク
セス・メモリ）のようにデータの書き換え可能なメモリ
Ｍのデータ出力端子に結合されると共に、ゲートとして
機能するトライスティト状態を採り得るクロックドイン
バータ回路Ｉｎｖを介して上記増幅回路Ａｍｐの出力端
子に結合される。斯るレジスタ回路Ｒは１本実施例のア
ナログ信号入出力回路が後述する逐次比較形式でアナロ
グ・ディジタル変換動作されるときに増幅回路Ａｍｐの
出力端子から供給される電圧に基づくデータを受けて逐
次比較レジスタとして機能し、また、アナログ信号入出
力回路が後述するディジタル・アナログ変換動作される
ときは、上記メモリＭから供給されるディジタルデータ
を受けてそのディジタルデータのインプットレジスタと
して機能する。上記メモリＭは。

そのデータ入力端子が上記クロックドインバータ回路Ｉ
ｎｖの出力端子に結合され１本実施例のアナログ信号入
出力回路が後述する逐次比較形式でアナログ・ディジタ
ル変換動作されるときに増幅回路Ａｍｐの出力端子から
供給される電圧に基づくデータを受けてそれを記憶する
。

上記増幅回路Ａ＋ｗｐ、クロックドインバータ回路Ｉｎ
ｖ、メモリＭ、レジスタ回路Ｒ１及びＤ／Ａコンバータ
ＤＡＣから成る回路を、当該増幅回路Ａｍｐを共通にし
てアナログ・ディジタル変換動作及びディジタル・アナ
ログ変換動作させるため、増幅回路Ａｍｐの出力端子と
外部データ出力端子Ｄｏｕｔとの間に第１スイツチＳＷ
１が結合され、更に、増幅回路Ａｍρの反転入力端子と
増幅回路Ａ＋ａｐの出力端子との間に第２スイツチＳＷ
２が結合されると共に、増幅回路Ａｍｐの反転入力端子
と外部データ入力端子Ｄｉｎとの間に第３スイツチＳＷ
３が設けられてスイッチ回路が構成される。なお、スイ
ッチＳＷ０乃至ＳＷ、は、第１図において機械式スイッ
チの如く記載されるが１例えば、０Ｍ０８回路でなるア
ナログスイッチとして構成される。

上記第１及び第２スイツチｓｗ、、ｓｗ、は、コントロ
ーラＣ０ＮＴから出力される制御信号φｓｖ１によって
スイッチ制御され、制御信号φｓｖ工がハイレベルのよ
うな動作レベルにされたとき、ともにオン状態にされる
。また、第３スイツチＳＷ３は、コントローラＣ０ＮＴ
から出力される制御信号φｓｗ、によってスイッチ制御
され、制御信号φＳｗ２がハイレベルのような動作レベ
ルにされたときオン状態にされる。第１及び第２スイツ
チＳＷ１゜ＳＷ２がオン状態にされると、増幅回路Ａｍ
ｐはＤ／ＡコンバータＤＡＣの出力に対してバッファア
ンプとして機能するボルテージフォロアの接続状態にさ
れ、また、第３スイツチＳＷ３がオン状態にされると、
増幅回路Ａｍｐは、Ｄ／ＡコンバータＤＡＣから出力さ
れる電圧信号レベルと外部データ入力端子Ｄｉｎから供
給される電圧信号レベルとを比較する比較回路として機
能する回路接続にされる。

上記コントローラＣ０ＮＴは、外部制御信号として、本
実施例のアナログ信号入出力回路の動作を指示するチッ
プ選択信号Ｃ８、及び、アナログ信号の入出力動作を指
示する入出力制御信号工／○が供給される。チップ選択
信号Ｃ８がハイレベルのような動作指示レベルにされる
と、先ず、レジスタ回路Ｒ及びＤ／ＡコンバータＤＡＣ
がリセット信号Ｒ８ＥＴによって初期化され、更に、ア
ナログ信号入出力回路に含まれる全ての内部回路が動作
可能な状態にされる。入出力制御信号Ｉ／○は、特に制
限されないが、そのハイレベルによって外部データ入力
端子Ｄｉｎから入力されるアナログ信号に対するアナロ
グ・ディジタル変換動作を指示し、また、そのロウレベ
ルによって、メモリＭから順次読み出されるディジタル
データに対するディジタル・アナログ変換動作を指示す
る。

アナログ・ディジタル変換動作が指示されると、コント
ローラＣ０ＮＴから出力される上記制御信号φｓｗ１及
びｓｗ２が夫々ロウレベル及びハイレベルにされて第３
スイッチＳＷ、だけがオン状態にされ、それによって、
増幅回路Ａ＋ｗｐは、Ｄ／ＡコンバータＤＡＣから出力
されるアナログ信号と外部データ入力端子Ｄｉｎから供
給されるアナログ信号とを比較してその結果に応じた電
圧信号をクロックドインバータ回路Ｉｎｖの入力端子に
供給可能な状態にされる。このとき、クロックドインバ
ータ回路Ｉｎｖは、コントローラＣ０ＮＴから供給され
るゲート制御信号φｇａによって出力可能な状態にされ
るから、増幅回路Ａｍｐにおける比較結果に応じた電圧
信号はレジスタ回路Ｒに供給され、そのレジスタ回路Ｒ
が逐次比較レジスタとして機能することによって、斯る
閉ループ回路において逐次比較方式のアナログ・ディジ
タル変換動作が行われる。斯る変換動作において、逐次
ディジタル変換されるデータ、即ち、増幅回路Ａｎ＋ｐ
から出力されるデータは、クロックドインバータ回路Ｉ
ｎｖを介してシリアルに上記メモリＭにも供給される。

メモリＭは、アナログ・ディジタル変換動作が指示され
ると、コントローラＣ０ＮＴから供給されるリード・ラ
イト制御信号Ｒ／Ｗに基づいてライト動作可能な状態に
され、且つ、アナログ・ディジタル変換動作サイクルに
従ってコントローラＣ０ＮＴから順次供給されるアドレ
ス信号Ａｄｄによってアドレッシングされ、それによっ
て、外部入力アナログ信号のディジタル変換データを順
次格納するようになっている。

一方、ディジタル・アナログ変換動作が指示されると、
メモリＭは、コントローラＣ０ＮＴから供給されるリー
ド・ライト制御信号Ｒ／Ｗに基づいてリード動作可能な
状態にされ、且つ、ディジタル・アナログ変換動作サイ
クルに従ってコントローラＣ０ＮＴから順次供給される
アドレス信号Ａｄｄによってアドレッシングされ、それ
によって。

当該１変換サイクル毎に必要な所定ビット数のディジタ
ルデータが読み出されてレジスタ回路Ｒに供給される。

このとき、レジスタ回路Ｒは、インプットレジスタとし
て機能し、それに格納されているディジタルデータをパ
ラレルにＤ／ＡコンバータＤＡＣに供給する。斯るＤ／
ＡコンバータＤＡＣは、その供給ディジタルデータをア
ナログ変換して増幅回路Ａｍρの非反転入力端子に出力
する。

ここで、ディジタル・アナログ変換動作が指示されると
、コントローラＣ０ＮＴから出力される上記制御信号φ
ｓ輩、及びｓｗ、が夫々ハイレベル及びロウレベルにさ
れて第１及び第２スイツチＳＷ工。

ＳＷｔだけがオン状態にされ、それによって、増幅回路
Ａｆｌｌρは、その出力端子から出力される信号をその
反転入力端子に帰還させるバッファアンプとして機能さ
れる。したがって、Ｄ／ＡコンバータＤＡＣから出力さ
れるアナログ信号は、増幅回路Ａｍｐを介して外部デー
タ出力端子Ｄ　ｏｕｔに供給される。なお、このとき、
クロックドインバータ回路Ｉｎｖは、ゲート制御信号φ
ｇａに基づいて高出力インピーダンス状態にされるに こで、上記増幅回路Ａ■Ｐが不所望なオフセットを持つ
場合、アナログ・ディジタル変換動作において、メモリ
Ｍに格納されるディジタルデータは、外部データ入力端
子Ｄｉｎから増幅回路Ａｍｐの反転入力端子に供給され
るアナログデータに対してそのオフセットに応じた分だ
け変換誤差を持つ。

一方、そのメモリＭから読み出されたディジタルデータ
がＤ／ＡコンバータＤＡＣによってディジタル・アナロ
グ変換されると、その変換されたアナログデータは、上
記オフセットに基因したアナログ・ディジタル変換誤差
に応じた誤差をそのまま持つことになるが、その変換さ
れたアナログ信号は、ボルテージフォロアとして機能す
る上記増幅回路Ａｍｐの非反転入力端子に供給されて外
部データ出力端子Ｄ　ｏｕｔに導かれる。その結果、Ｄ
／ＡコンバータＤＡＣによってディジタル・アナログ変
換されたアナログ信号がボルテージフォロアとして機能
する増幅回路Ａｍｐを通過するとき、斯る増幅回路Ａｍ
ｐのオフセットは上記変換誤差を相殺するように作用し
、それによって、外部データ出力端子から出力されるア
ナログ信号は、外部データ入力端子から供給されたデー
タに対してオフセットに基因する誤差が最小限とされる
。

上記実施例によれば以下の効果を得ることができる。

（１）Ｄ／ＡコンバータＤＡＣの出力端子が非反転入力
端子に結合する２人力型の増幅回路Ａｍｐを、逐次比較
形式のアナログ・ディジタル変換動作において比較回路
として用い、また、ディジタル・アナログ変換動作にお
いてバッファアンプとして用い、その増幅回路Ａｍｐの
オフセットが各変換動作に際して相互に逆方向へ作用す
るようにしたから、増幅回路Ａ■ｐのオフセットをその
ままにしておいても、増幅回路のオフセットに基因する
誤差は、入出力されるべきアナログ信号相互間において
相殺することができる。

（２）上記効果より、増幅回路のオフセット量を検出す
る回路及びその検出結果に応じて逆方向のオフセット信
号を与える回路など増幅回路のオフセットをキャンセル
するための複雑な回路を採用する必要がなくなる。

（３）上記効果より、例えば音声信号のようなアナログ
信号アナログ・ディジタル変換してメモリに記憶させ、
必要に応じてディジタル・アナログ変換回路でその逆変
換を行ってアナログ信号を随時出力可能とする回路にお
いて、入出力されるべきアナログ信号相互間の誤差を簡
単な構成によって低減することができる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが１本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲において種々
変更可能である６例えば、上記実施例で説明したメモリ
はＲＡＭに限定されず、随時読み出し書き込み可能なそ
の他のメモリなどに変更可能である。また、メモリのア
ドレッシングの仕方やコントローラの具体的制御方式は
適宜変更可能である。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるアナログ信号の随時
入出力可能な記憶手段としての構成に適用した場合につ
いて説明したが、それに限定されるものではなく、同一
のアナログ信号を入出力可能とするような種々のアナロ
グ信号入出力回路に適用することができる０本発明は、
アナログ・ディジタル変換とディジタル・アナログ変換
とを行う条件のものには適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、２人力型の増幅回路Ａｍｐを、逐次比較形式
のアナログ・ディジタル変換動作において比較回路とし
て用い、また、ディジタル・アナログ変換動作において
バッファアンプとして用い。

その増幅回路のオフセットが各変換動作に際して相互に
逆方向へ作用するようにしたから、増幅回路Ａ＋＋＋ρ
のオフセットをそのままにしても、増幅回路のオフセッ
トに基因する誤差は、入出力されるべきアナログ信号相
互間において相殺することができ、それによって、入出
力されるべきアナログ信号相互間の誤差を簡単に低減す
ることができる。

【図面の簡単な説明】

第１図は本発明に係るアナログ信号入出力回路の１実施
例を示す機能ブロック図である６Ａｍｐ・・・増幅回路
、　Ｄｉｎ・・・外部データ入力端子。 Ｄ　ｏｕｔ・・・外部データ出力端子、ＤＡＣ・・・デ
ィジタル・アナログ変換回路、Ｒ・・・レジスタ回路、
Ｍ・・・メモリ、Ｃ０ＮＴ・・・コントローラ、ＳＷ工
乃至ＳＷ３・・・スイッチ。

Claims (1)

1. 【特許請求の範囲】 １、出力端子が外部アナログ信号出力端子に結合される
   と共に、一方の入力端子が外部アナログ信号入力端子に
   結合される２入力型の増幅回路と、その増幅回路の他方
   の入力端子が出力端子に結合されたディジタル・アナロ
   グ変換回路と、アナログ・ディジタル変換動作において
   上記外部入力端子に供給されるアナログ信号を増幅回路
   の一方の入力端子に供給してその外部アナログ信号とデ
   ィジタル・アナログ変換回路から出力されるアナログ信
   号とを比較させるスイッチ状態と、ディジタル・アナロ
   グ変換動作において上記増幅回路から出力される信号を
   当該増幅回路の一方の入力端子に帰還させてその増幅回
   路をバッファとするスイッチ状態とを採るスイッチ回路
   とを含むことを特徴とするアナログ信号入出力回路。 ２、上記ディジタル・アナログ変換回路は、そのディジ
   タルデータの入力端子と上記増幅回路の出力端子との間
   に、ディジタルデータを記憶可能な記憶回路が設けられ
   て成るものであることを特徴とする特許請求の範囲第１
   項記載のアナログ信号入出力回路。