KR19990030021A - Ａ/ｄ 변환 회로 - Google Patents

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KR19990030021A
KR19990030021A KR1019980039190A KR19980039190A KR19990030021A KR 19990030021 A KR19990030021 A KR 19990030021A KR 1019980039190 A KR1019980039190 A KR 1019980039190A KR 19980039190 A KR19980039190 A KR 19980039190A KR 19990030021 A KR19990030021 A KR 19990030021A
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도모노리 오까모또
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가네꼬 히사시
닛본 덴기 가부시끼가이샤
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Abstract

A/D 변환기의 오프셋 전압에 의한 오차와 함께, 적분 직선성 오차 및 이득 오차도 배제할 수 있는 A/D 변환 회로를 제공한다.
아날로그 입력 신호(11)를 A/D 변환 출력하는 A/D 변환기(1)와, A/D 변환기 출력 신호(12)의 상위 비트 신호(13)를 어드레스로서 보정용 코드 입력 신호(23)를 격납하고, 상기 상위 비트 신호(13)의 어드레스의 데이타를 보정용 코드 출력 신호(18)로서 출력하는 보정용 메모리(3)와, 각각 기록 신호(16) 및 판독 신호(17)를 출력하는 AND 회로(6) 및 (7), 보정용 코드 출력 신호(18)과 이상 코드(19)중 어느 하나를 선택하여 출력하는 셀렉터(4)와, A/D 변환기 출력 신호(12)와 감산기 입력 신호(20)의 감산 처리를 행하는 감산기(2)와, 감산기(2)의 감산기 출력 신호(21)를 입력하고, 소망의 디지탈 출력 신호(22) 또는 보정용 코드 입력 신호중 어느 하나를 선택하여 출력하는 셀렉터(5)를 구비하여 구성된다.

Description

Ａ/Ｄ 변환 회로
본 발명은 A/D 변환 회로에 관한 것이며, 특히 A/D 변환값에 대한 보정 기능을 갖는 A/D 변환 회로에 관한 것이다.
종래, 이러한 종류의 A/D 변환 회로의 예로서는 예를 들면, 특개평7-273649호 공보에 개시되어 있는 신호 변환 회로와 같이, A/D 변환 회로에서 생기는 오프셋 전압을 상쇠시키는 것을 목적으로 한 A/D 변환 회로가 알려져 있다.
도 3은 상기 종래예의 구성을 나타내는 블럭도이다. 도 3에 도시한 바와 같이, 종래예는 아날로그 입력 신호(11)를 A/D 변환기 출력 신호(12)로 변환하여 출력하는 A/D 변환기(1), A/D 변환기(1)의 A/D 변환기 출력 신호(12)를 입력하고, 제어 신호(24)를 개재하여 오프셋 보정용 코드(25)를 출력하는 오프셋 보정용 레지스터(8)와, A/D 변환기 출력 신호(12)와 오프셋 보정용 코드(25)를 입력하고, 오프셋 전압이 보정된 디지탈 출력 신호(26)를 출력하는 감산기(2)를 구비하여 구성된다.
도 3에 있어서, 상기 A/D 변환 회로의 동작 개시는 처음에 오프셋 보정용 레지스터(8)에 대하여 A/D 변환기(1)에서의 오프셋 보정용 코드의 설정이 행해진다. 먼저, 아날로그 입력 신호(11)로서, 0 레벨에 상당하는 아날로그 신호가 A/D 변환기(1)에 대하여 입력된다. 이 0 레벨의 아날로그 신호의 입력에 대응하여 A/D 변환기(1)로부터 출력되는 A/.D 변환기 출력 신호(12)는 오프셋 보정용 레지스터(8)에 입력되어 유지된다. 이 0레벨의 아날로그 신호의 입력을 받아 A/D 변환기(1)로부터 출력되는 상기 A/D 변환기 출력 신호(12)의 디지탈 값은 상기 A/D 변환기(1)에서 발생되는 오프셋 전압에 상당하는 디지탈 값 그 자체이며, 그 디지탈 값은 A/D 변환기(1)에서 발생하는 오프셋 전압을 보정하는 오프셋 보정용 코드로서 오프셋 보정용 레지스터(8)에 유지된다. 따라서, 본 실시예에 의한 A/D 변환 동작의 서두에 있어서의 오프셋 보정용 코드의 취입시에는 오프셋 보정용 레지스터(8)에는 A/D 변환기(1)에서의 오프셋 전압을 보정하는 오프셋 보정용 코드가 유지된 초기 동작 상태가 설정되어 있다.
이어서, A/D 변환의 실제 동작 상태로 들어가서, 변환 대상의 아날로그 입력 신호(11)의 입력에 대응하여 A/D 변환기(1)로부터 출력되는 A/D 변환기 출력 신호(12)는 감산기(2)로 입력된다. 다른 쪽에서 상기 감산기(2)에 대해서는 제어 신호(24)에 의해서 제어되어 오프셋 보정용 레지스터(8)로부터 출력되는 오프셋 보정용 코드(25)도 입력된다. 이들 2개의 입력을 받아서, 감산기(2)에서는 A/D 변환기 출력 신호(12)와 오프셋 보정용 코드(25)와의 감산처리가 실시된다. 이 감산 처리에 의해서 감산기(2)로부터는 A/D 변환기 출력 신호(12)에 중첩되어 있는 A/D 변환기(1)의 오프셋 전압만이 삭제된 디지탈 출력 신호(26)가 생성되어 출력된다.
상술한 종래의 A/D 변환 회로에 있어서는 감산기에서 실시되는 A/D 변환 출력 신호에 대한 감산 처리가 A/D 변환기에서 발생하는 오프셋 전압에 대응하는 오프셋 보정용 코드만에 의해 행해지고 있기 때문에, A/D 변환 출력 신호(12)의 오프셋 전압에 대한 보정을 행하는 것은 가능하지만, A/D 변환기에서의 적분 직선성 오차 및 이득 오차에 대해서는 보정을 할 수 없다는 결점이 있다.
본 발명의 목적은 A/D 변환기에서 발생하는 오프셋 전압에 기인하는 디지탈 출력 신호의 오프셋 및 디지탈 값의 보정외에, A/D 변환기에서의 적분 직선성 오차 및 이득 오차에 대해서도 보정을 행할 수 있는 A/D 변환 회로를 실현하는데 있다.
제1 발명의 A/D 변환 회로는 아날로그 신호를 디지탈 신호로 변환하여 출력하는 A/D 변환기와, 상기 A/D 변환기의 A/D 변환기 출력 신호의 오차를 보정하기 위한 보정용 데이타를 격납하는 보정용 기억 수단과, 상기 A/D 변환 출력 신호와 상기 보정용 데이타와의 감산 처리를 행하고, 상기 A/D 변환 출력 신호에 중첩되어 있는 오차를 배제하여 디지탈 출력 신호를 출력하는 감산기를 구비하는 A/D 변환 회로에 있어서, 상기 보정용 기억 수단이 상기 A/D 변환기 출력 신호에 의해서 규정되는 어드레스에 상기 A/D 변환기 출력 신호에 대응하는 보정용 데이타를 격납하고 유지하는 기능을 갖는 것을 특징으로 하고 있다.
또한, 상기 제1의 발명에 있어서, 보정 코드 취입 동작시에서는 소정의 이상 코드를 선택하여 상기 감산기로 출력하고, A/D 변환의 실제 동작시에서는 싱기 보정용 기억 수단으로부터 출력되는 보정 데이타를 선택하여 상기 감산기로 출력하는 제1 신호 선택 수단과, 보정 코드 취입 동작시에서는 상기 감산기의 출력 신호를 보정 데이타 입력 신호로서 상기 보정용 기억 수단에 출력하고, A/D 변환의 실제 동작시에는 상기 감산기의 출력 신호를 소망의 디지탈 변환 출력 신호로서 출력하는 제2 신호 선택 수단과, 보정 코드 취입 동작시에서는 소정의 제어 신호 및 A/D 변환 종료 신호의 입력을 받아 상기 보정용 기억 수단에 대한 기록 신호를 출력하고, A/D 변환의 실제 동작시에서는 상기 제어 신호 및 A/D 변환 종료 신호의 입력을 받아 상기 보정용 기억 수단에 대한 판독 신호를 출력하는 논리 회로 수단을 더 구비하여 구성할 수 있다.
또, 제2의 발명의 A/D 변환 회로는 아날로그 신호를 디지탈 신호로 변환하여 출력하는 A/D 변환기와, 상기 A/D 변환기로부터 출력되는 A/D 변환기 출력 신호에 의해 규정되는 어드레스에 상기 A/D 변환기 출력 신호에 대응하는 이상 코드를 격납하여 유지하는 보정용 기억 수단과, 보정 코드 취입 동작시에서는 소정의 제어 신호 및 A/D 변환 종료 신호의 입력을 받아, 상기 보정용 기억 수단에 대한 기록 신호를 출력하고, A/D 변환의 실제 동작시에는 상기 제어 신호 및 A/D 변환 종료 신호의 입력을 받아 상기 보정용 기억 수단에 대한 판독 신호를 출력하는 논리 회로 수단을 구비하여 구성되는 것을 특징으로 하고 있다.
또, 상기 논리 회로 수단으로서는 제1 및 제2의 AND 회로로 형성되어 보정 코드 취입 동작시에는 1 레벨의 제어 신호, 및 1 레벨의 A/D 변환 종료 신호의 입력을 받아, 상기 보정용 기억 수단에 대한 기록 신호를 출력하고, A/D 변환의 실제 동작시에는 0 레벨의 제어 신호 및 1 레벨의 A/D 변환 종료 신호의 입력을 받아 상기 보정용 기억 수단에 대한 판독 신호를 출력할 수도 있다.
도 1은 본 발명의 제1 실시 형태를 나타내는 블럭도.
도 2는 본 발명의 제2 실시 형태를 나타내는 블럭도.
도 3은 종래예를 나타내는 블럭도.
도면의 주요 부분에 대한 부호의 설명
1 : A/D 변환기
2 : 감산기
3 : 보정용 메모리
4, 5 : 셀렉터
6, 7 : AND 회로
8 : 오프셋 보정용 레지스터
11 : 아날로그 입력 신호
12 : A/D 변환기 출력 신호
13 : A/D 변환기 출력 상위 비트 신호
14, 24 : 제어 신호
15 : A/D 변환 종료 신호
16 : 기록 신호
17 : 판독 신호
18: 보정용 코드 출력 신호
19 : 이상 코드
20 : 감산기 입력 신호
21 : 감산기 출력 신호
22, 26 : 디지탈 출력 신호
23 : 보정용 코드 입력 신호
25 : 오프셋 보정용 코드
이하, 본 발명에 대하여 도면을 참조하여 설명한다.
도 1은 본 발명의 제1 실시 형태를 나타내는 블럭도이다. 도 1에 도시되어 있는 바와 같이, 본 실시 형태는 아날로그 입력 신호(11)를 A/D 변환기 출력 신호(12)로 변환하여 출력하는 A/D 변환기(1), 상기 A/D 변환기(1)의 분해능분의 비트폭을 갖고 있고, A/D 변환기 출력 신호(12)의 최상위 비트를 포함하는 상위 비트 신호(13) 및 보정용 코드 입력 신호(23)를 입력하고, 기록 신호(16)및 판독 신호(17)의 입력에 대응하여, 상기 기록 신호(16)가 1 일때는 상위 비트 신호(13)의 어드레스에 보정용 코드 입력 신호(23)를 기록하여 격납하고, 상기 판독 신호(17)가 1 일때에는 상기 상위 비트 신호(13)의 어드레스에 격납되어 있는 데이타를 보정용 코드 출력 신호(18)로서 출력하는 보정용 메모리(3)와, 제어 신호(14)와 A/D 변환 종료 신호(15)의 논리적을 취하여 상기 기록 신호(16)를 출력하는 AND 회로(6)와, 제어 신호(14)를 반전하여 A/D 변환 종료 신호(15)와의 논리적을 취하여 상기 판독 신호(17)를 출력하는 AND(7)와, 보정용 코드 출력 신호(18)와 이상 코드(19)중 어느 하나를 제어 신호(14)에 의해서 제어하여 선택하고, 감산기 입력 신호(20)로서 출력하는 셀렉터(4)와, A/D 변환기 출력 신호(12)와 감산기 입력 신호(20)와의 감산처리를 행하여 감산기 출력 신호(21)로서 출력하는 감산기(2)와, 감산기(2)로부터 출력되는 감산기 출력 신호(21)를 입력하고, 상기 제어 신호(14)애 의해서 제어하여, 소망의 디지탈 출력 신호(22) 또는 보정용 코드 입력 신호(23)중 어느 하나의 신호로서 출력하는 셀렉터(5)를 구비하여 구성된다.
본 실시 형태의 동작 모드로서는 보정 코드 취입 모드와, A/D 변환의 실제 동작 모드를 포함하는 2개의 동작 모드를 갖고 있고, 이들의 동작 모드는 제어 신호(14)에 의해 전환된다. 또한, 본 실시 형태의 설명에 있어서, 구체적으로 A/D 변환기(1)의 분해능이 8비트이고, 보정용 메모리(3)의 어드레스가 0H 에서 7H 이며, A/D 변환기 출력 상위 비트 신호(13)가 상기 A/D 변환기 출력 신호(12)의 상위 3비트인 경우의 예에 대하여 설명하고자 한다. 또, 이 경우에서, A/D 변환기 출력 신호(12)에 대응하는 보정용 메모리(3)의 보정 코드 격납 어드레스는 이하와 같다. 즉, 보정용 메모리(3)에 대하여 A/D 변환기(1)로부터 출력되는 A/D 변환기 출력 신호(12)의 상의 비트가 00H에서 1FH의 경우에서의 보정 코드는 보정용 메모리(3)의 어드레스 0H에 격납된다. 이하 동일하게, A/D 변환기 출력 신호(12)의 상위 비트가 20H에서 3FH의 경우의 보정 코드는 보정용 메모리(3)의 어드레스 1H에, 40H에서 5FH인 경우의 보정 코드는 보정용 메모리(3)의 어드레스 2H에, 60H로부터 7FH의 경우의 보정 코드는 보정용 메모리(3)의 어드레스 3H에, 80H에서 9FH의 경우의 보정 코드는 보정용 메모리(3)의 어드레스 4H에, A0H에서 BFH의 경우의 보정 코드는 보정용 메모리(3)의 어드레스 5H에, C0H에서 DFH의 경우의 보정 코드는 메모리(3)의 어드레스 6H에, E0H에서 FFH의 경우의 보정 코드는 보정용 메모리(3)의 어드레스 7H에 각각 격납된다.
이어서, 본 실시 형태에서의 보정 코드 취입 모드시의 동작에 대하여 설명한다. 먼저, 제어 신호(14)는 1 레벨로 설정된다. 이 제어 신호(14)는 AND 회로(6) 및 (7)과, 셀렉터(4) 및 (5)에 입력되지만, 셀렉터(4)에서는 1 레벨의 제어 신호(14)에 제어되어 입력 신호로서 외부에서 입력되는 이상 코드(19)가 선택되어, 감산기 입력 신호(20)로서 출력되어 감산기(2)에 입력된다. 또, 셀렉터(5)에서는 1레벨의 제어 신호(14)에 제어되어, 감산기(2)로부터 출력되는 감산기 출력 신호(21)의 입력에 대응하여, 상기 감산기 출력 신호(21)는 보정용 코드 입력 신호로서 출력된다. 또, A/D 변환기(1)에 의한 A/D 변환 작용이 종료된 시점에 있어서는 A/D 변환 종료 신호(15)가 1레벨의 펄스 신호로서 입력되나, 제어 신호(14)와 A/D 변환 종료 신호(15)의 논리적으로서 AND 회로(6)에서 출력되는 기록 신호(16)는 감산기(2)에서의 상기 감산 처리 결과가 확정된 후에 출력되어 보정용 메모리(3)에 입력된다. 이 경우에, 제어 신호(14) 및 A/D 변환 종료 신호(15)가 모두 1 레벨일 때에는 상기 기록 신호(16)는 1레벨의 신호로서 보정용 메모리(3)에 입력된다.
보정용 메모리(3)의 어드레스 0H에 보정 코드를 격납하는 경우에는 상술한 바와 같이, A/D 변환기(1)에 대해서는 아날로그 입력 신호(11)로서, A/D 변환기 출력 신호(12)가 00H에서 1FH로서 출력되는 임의의 아날로그 신호가 설정되어 입력됨과 동시에, 상기 아날로그 입력 신호(11)에 상당하는 이상 코드(19)가 셀렉터(4)에 입력되어, 상기 임의의 아날로그 신호에 대한 A/D 변환 동작이 개시된다. 그리고, 이 A/D 변환 동작이 종료되면, 셀렉터(4)를 통하여 감산기 입력 신호(20)로서 출력되는 이상 코드(19)가 감산기(2)에 입력되고, 감산기(2)에서는 A/D 변환기 출력 신호(12)와 이상 코드(19)의 감산 처리가 실시된다. 이 감산기(2)로부터 출력되는 감산기 출력 신호(21)는 셀렉터(5)에 입력되어 1레벨의 제어 신호(14)에 의해서 제어되어 보정용 코드 입력 신호(23)으로서 출력되고, 기록 신호(16)를 개재하여 보정용 메모리(3)에 입력된다. 그리고, 상기 A/D 변환 동작의 종료시에 1레벨의 펄스 신호로서 입력되는 A/D 변환 종료 신호(15)를 개재하여 AND 회로(6)로부터 출력되는 1레벨의 기록 신호에 의해서, 상기 어드레스 0H에, 보정용 코드 입력 신호(23)로서 기록된다. 동일하게, 보정용 메모리(3)의 어드레스 1H에, 보정용 코드를 격납하는 경우에는 A/D 변환기 출력 신호(12)가 20H에서 3FH로서 출력되는 임의의 아날로그 신호가 설정되어 입력됨과 동시에, 상기 아날로그 입력 신호(11)에 상당하는 이상 코드(19)가 셀렉터(4)에 입력되어 상기 임의의 아날로그 신호에 대한 A/D 변환 및 감산 처리가 실시되고, 셀렉터(5)에서 출력되는 보정용 코드 입력 신호(23)가 보정용 메모리(3)에 입력되며, 상기 보정용 메모리(3)의 어드레스 1H에, 보정용 코드 입력 신호(23)로서 기록된다. 이하 동일하게, 보정용 메모리(3)의 어드레스2H에서 7H까지 대응하는 아날로그 입력 신호(11)를 설정하여 A/D 변환 동작을 행함으로써, 각각의 보정용 코드 입력 신호(23)가 보정용 메모리(3)에 격납된다.
이어서, 본 실시 형태의 A/D 변환 동작 모드에서의 동작에 대하여 설명한다. 이 동작 모드에 있어서는 제어 신호(14)는 0 레벨로 설정된다. 이 제어 신호(14)는 상술한 경우와 같이, AND 회로(6) 및 (7)과, 셀렉터(4) 및 (5)에 입력되나, 셀렉터(4)에서는 0레벨의 제어신호(14)에 제어되어 입력 신호로서 보정용 메모리(3)으로부터 입력되는 보정용 코드 출력 신호(18)가 선택되고, 감산기 입력 신호(20)로서 출력되어 감산기(2)에 입력된다.
또, 셀렉터(5)에서는 0레벨의 제어 신호(14)에 제어되어 감산기(2)로부터 출력되는 감산기 출력 신호(21)의 입력에 대응하여, 상기 감산기 출력 신호(21)는 디지탈 출력 신호(22)로서 외부로 출력되는 상태로 설정된다. 또, 보정용 메모리(3)에 대한 판독 신호(17)는 0레벨의 제어 신호(14)와, A/D 변환 작용이 종료된 시점에 있어서, 1레벨의 펄스 신호로서 입력되는 A/D 변환 종료 신호(15)의 논리적으로서 AND 회로(7)로부터 출력되어, 보정 메모리(3)에 입력된다. 이 경우에 있어서는 제어 신호(14)가 0레벨이고, A/D 변환 종료 신호(15)가 1레벨일 때에는 상기 판독 신호(17)는 1레벨의 신호로서 보정용 메모리(3)에 입력된다.
이상과 같이, 0레벨의 제어 신호에 의해서, A/D 변환의 실제의 동작 모드가 설정되지만, 이 실제의 동작 상태에 있어서는 A/D 변환기(1)에 변환 대상의 아날로그 입력 신호(11)가 입력되면, A/D 변환기(1)에 의해 A/D 변환된 A/D 변환기 출력 신호(12)가 출력된다. 그리고, 이 A/D 변환 동작의 종료에 따라, 1레벨의 펄스 신호로서 입력되는 A/D 변환 종료 신호(15)를 통하여 AND 회로(7)로부터 1레벨의 판독 신호(17)가 보정용 메모리(3)에 입력되고, 보정용 메모리(3)의 A/D 변환기 출력 신호(12)의 상위 비트 신호(12)에 대응하는 어드레스에 격납되어 있는 보정용 데이타가 보정용 코드 출력 신호(18)로서 출력되어 셀렉터(4)에 입력된다. 셀렉터(4)에서는 0레벨의 제어 신호(14)에 의해서 제어되어 상기 보정용 코드 출력 신호(18)가 선택되어 출력되고, 감산기 입력 신호(20)으로서 감산기(2)에 입력되고 감산기(2)에서는 A/D 변환기 출력 신호(12)와 보정용 코드 출력 신호(18)와의 감산 처리가 행해진다. 이 감산기(2)로부터 출력되는 감산기 출력 신호(21)는 셀렉터(5)에 입력되어 0레벨의 제어 신호(14)에 의해서 제어되어 소망의 디지탈 출력 신호(22)로서 출력된다.
또한, 상기 제1의 실시 형태에서의 구체적인 실시예에서는 A/D 변환기 출력의 상위 비트 신호(13)로서, A/D 변환기(1)로부터 출력되는 A/D 변화기 출력 신호(12)의 상위 비트에 상당하는 경우를 예로서 설명하였으나, 본 실시의 형태는 이것에 한정되는 것이 아니며, 상기 A/D 변환기 출력의 상위 비트 신호(13)를 임의의 비트폭을 변화시킴에 의해서 하나의 보정값에 대한 A/D 변환값의 범위를 변화시키는 것도 가능하며, 이것에 의해서, 예를 들면, A/D 변환기 출력의 상위 비트 신호(13)의 비트수를 8비트, 즉 8비트의 분해능을 갖는 A/D 변환기의 분해능분과 동일한 비트폭으로 하는 경우에는 A/D 변환기 출력 신호(12)의 모든 코드에 대하여 보정 코드를 갖는 것이 가능하게 되고, 디지탈 출력 신호(22)의 변환 정도를 최상의 상태로 할 수 있다.
또, 상기 제1 실시 형태의 다른 실시예로서는 보정 코드의 비트폭을 작게함으로써, 보정용 메모리(3)의 메모리 용량을 축소할 수 있게 된다. 예를 들면, A/D 변환기(1)에서의 A/D 변환 오차가 1% 이하인 경우에는 보정 코드의 상위 6비트는 0가 되어 불필요하게 된다. 따라서, 보정용 메모리(3)의 용량을 작게할 수 있는 이점이 있다.
즉, 본 실시 형태에서는 0레벨로부터 FULL레벨의 임의의 레벨의 아날로그 입력 신호에 대응하는 A/D 변환 결과를 어드레스로서, 상기 A/D 변환 결과에 대응하는 보정 코드를 보정용 메모리내에 격납해 둠으로써, A/D 변환의 실제 동작시에 변환 대상의 아날로그 입력 신호의 A/D 변환 결과와 상기 보정 코드와의 감산 처리에 의해서 A/D 변환기(1)에서의 오프셋 전압에 기인하는 오차의 배제 동작외에 적분 직선성에 기인하는 오차 및 이득 오차를 포함하는 디지탈 출력 신호에서의 오차도 아울러 배제할 수 있다.
이어서, 본 발명의 제2의 실시 형태에 대하여 설명한다. 도 2는 상기 제2 실시 형태를 나타내는 블럭도이다. 도 2에 도시한 바와 같이, 본 실시 형태는 아날로그 입력 신호(11)를 A/D 변환기 출력 신호(12)로 변환하여 출력하는 A/D 변환기(1)와, A/D 변환기 출력 신호(12)를 입력하고, 기록 신호(16) 및 판독 신호(17)의 입력에 대응하여 상기 기록 신호(16)가 1일 때는 A/D 변환기 출력 신호(12)에 대응하는 어드레스에 이상 코드(19)를 기록하여 격납하고, 상기 판독 신호(17)가 1일 때는 A/D 변환기 출력 신호(12)에 대응하는 어드레스에 격납되어 있는 데이타를 디지탈 출력 신호(22)로서 출력하는 보정용 메모리(3)와, 제어 신호(14)와 A/D 변환 종료 신호(15)의 논리적을 취하여 상기 기록 신호(16)를 출력하는 AND 회로(6)와, 제어 신호(14)를 반전하여 A/D 변환 종료 신호(15)와의 논리적을 취하여 상기 판독 신호(17)를 출력하는 AND 회로(7)를 구비하여 구성된다.
본 실시 형태에서도, 제1의 실시 형태의 경우와 동일하게, 보정 코드 취입 모드와 A/D 변환 동작 모드는 제어 신호(14)에 의해서 전환된다. 또, 제어 신호(14) 및 A/D 변환 종료 신호(15)의 입력을 받아 각각 기록 신호(16) 및 판독 신호(17)를 출력하는 AND 회로(6) 및 AND 회로(7)의 동작에 대해서도 제1의 실시예의 경우와 동일하다. 구체적인 제1의 실시예로서, A/D 변환기의 분해능이 8비트의 경우에는 A/D 변환기로부터 변환 출력되는 A/D 변환기 출력 신호(12)에 대응하는 어드레스는 00H로부터 FFH를 포함하는 256개의 어드레스이며, 비트폭은 A/D 변환기(1)의 분해능분과 동일한 8비트이다. 보정용 메모리(3)에 대해서는 1레벨의 기록 신호(16)를 개재하여 상기의 00H에서 FFH를 포함하는 어드레스에, 각각의 A/D 변환기 출력 신호(12)에 대응하는 이상 코드가 기록되어 격납된다. A/D 변환의 실제의 동작시에는 변환 대상의 아날로그 입력 신호(11)가 A/D 변환기(1)에 입력되고, A/D 변환기 출력 신호(12)가 변환 출력되면, 1레벨의 판독 신호(17)를 개재하여 상기 A/D 변환기 출력 신호(12)에 대응하는 어드레스의 데이타가 보정용 메모리(3)에서 판독되어, 디지탈 출력 신호(22)로서 출력된다. 즉, 본 실시 형태에 있어서는 A/D 변환 출력 신호(12)에 대응하는 어드레스에 대하여 직접 이상 코드를 갖게함으로써 상기 제1 실시 형태에서의 감산기(2), 셀렉터(4) 및 (5)를 포함하는 회로 구성이 불필요하게 되고, 회로 규모를 삭감할 수 있는 이점이 있다.
이상 설명한 바와 같이, 제1의 발명의 A/D 변환 회로는 보정용 메모리에 아날로그 입력 신호의 입력 레벨에 대응하는 A/D 변환값을 어드레스로 상기 아날로그 입력 신호에 대응하는 보정 코드를 격납하고, A/D 변환의 실제 동작시에 상기 보정 코드를 판독하여 A/D 변환기에서 출력되는 A/D 변환기 출력 신호의 오차를 보정함으로써 상기 A/D 변환기에서의 오프셋 전압에 기인하는 오차와 함께, 적분 직선성에 기인하는 오차 및 이득 오차를 포함하는 디지탈 출력 신호에서의 오차를 보정하여 배제할 수 있는 효과가 있다.
또, 제2의 발명의 A/D 변환 회로는 보정용 메모리에 아날로그 입력 신호의 입력 레벨에 대응하는 A/D 변환값을 어드레스로서 상기 아날로그 입력 신호에 대응하는 이상 코드를 격납하고, A/D 변환의 실제의 동작시에 상기 이상 코드를 판독하여 디지탈 출력 신호로서 출력하는 것에 의해서, 소회로 규모에 있어서, 상기 A/D 변환기에서의 오프셋 전압에 기인하는 오차와 함께 적분 직선성에 기인하는 오차 및 이득 오차를 포함하는 디지탈 출력 신호에서의 오차를 배제할 수 있는 효과가 있다.

Claims (4)

  1. 아날로그 신호를 디지탈 신호로 변환하여 출력하는 A/D 변환기와, 상기 A/D변환기의 A/D 변환기 출력 신호의 오차를 보정하기 위한 보정용 데이타를 격납하는 보정용 기억 수단과, 상기 A/D 변환 출력 신호와 상기 보정용 데이타와의 감산 처리를 행하고, 상기 A/D 변환 출력 신호에 중첩되어 있는 오차를 배제하여 디지탈 출력 신호를 출력하는 감산기를 구비하는 A/D 변환 회로에 있어서,
    상기 보정용 기억 수단이 상기 A/D 변환기 출력 신호에 의해 규정되는 어드레스에 상기 A/D 변환기 출력 신호에 대응하는 보정용 데이타를 격납하여 유지하는 기능을 갖는 것을 특징으로 하는 A/D 변환 회로.
  2. 제1항에 있어서, 보정 코드 취입 동작시에는 소정의 이상 코드를 선택하여 상기 감산기에 출력하고, A/D 변환의 실제동작시에는 상기 보정용 기억 수단으로부터 출력되는 보정 데이타를 선택하여 상기 감산기에 출력하는 제1 신호 선택 수단,
    보정 코드 취입 동작시에는 상기 감산기의 출력 신호를 보정 데이타 입력 신호로서 상기 보정용 기억 수단에 출력하고, A/D 변환의 실제 동작시에는 상기 감산기의 출력 신호를 소망의 디지탈 변환 출력 신호로서 출력하는 제2 신호 선택 수단, 및
    보정 코드 취입 동작시에는 소정의 제어 신호 및 A/D 변환 종료 신호의 입력을 받아 상기 보정용 기억 수단에 대한 기록 신호를 출력하고, A/D 변환의 실제 동작시에는 상기 제어 신호 및 A/D 변환 종료 신호의 입력을 받아 상기 보정용 기억 수단에 대한 판독 신호를 출력하는 논리 회로 수단
    을 더 구비하여 구성되는 것을 특징으로 하는 A/D 변환 회로.
  3. 아날로그 신호를 디지탈 신호로 변환하여 출력하는 A/D 변환기,
    상기 A/D 변환기로부터 출력되는 A/D 변환기 출력 신호에 의해서 규정되는 어드레스에 상기 A/D 변환기 출력 신호에 대응하는 이상 코드를 격납하여 유지하는 보정용 기억 수단, 및
    보정 코드 취입 동작시에는 소정의 제어 신호 및 A/D 변환 종료 신호의 입력을 받아, 상기 보정용 기억 수단에 대한 기록 신호를 출력하고, A/D 변환의 실제 동작시에서는 상기 제어 신호 및 A/D 변환 종료 신호의 입력을 받아 상기 보정용 기억 수단에 대한 판독 신호를 출력하는 논리 회로 수단
    을 구비하여 구성되는 것을 특징으로 하는 A/D 변환 회로.
  4. 제2항 또는 제3항에 있어서, 상기 논리 회로 수단이 제1 및 제2의 AND 회로로 형성되고, 보정 코드 취입 동작시에는 1레벨의 제어 신호 및 1레벨의 A/D 변환 종료 신호의 입력을 받아 상기 보정용 기억 수단에 대한 기록 신호를 출력하고, A/D 변환의 실제의 동작시에는 0레벨의 제어 신호 및 1레벨의 A/D 변환 종료 신호의 입력을 받아 상기 보정용 기억 수단에 대한 판독 신호를 출력하는 것을 특징으로 하는 A/D 변환 회로.
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