KR100306580B1 - 비터비디코더의경로메모리장치 - Google Patents
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Abstract
본 발명은 비터비 디코더의 경로 메모리 장치에 관한 것으로, 종래의 기술에 있어서는 경로 메모리를 레지스터로 구성함으로써, 트레이스 백의 깊이가 커지는 경우에는 경로 메모리의 크기가 기하급수적으로 증가하여 레지스터로 경로 메모리를 구현하는 경우 칩의 크기가 커질 뿐만 아니라, 연속적인 시프트를 전체 레지스터에 대하여 수행하여야 하기 때문에 전력 소모가 커지는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 경로 메모리를 램(RAM)을 이용하여 구현하여 모든 메모리 셀이 연속적으로 액세스될 필요가 없이 필요한 값들만 읽혀지게 함으로써, 필요한 전력의 소모를 줄이고 칩의 크기를 축소시켜 집적도를 향상시키는 효과가 있다.
Description
본 발명은 비터비 디코더의 경로 메모리 장치에 관한 것으로, 특히 비터비 디코더(Viterbi Decoder)의 트레이스 백(Trace Back)에서 필수적인 경로 메모리(Path Memory)를 램(Random Access Memory)을 이용하여 구현하여 필요한 전력의 소모를 줄이고 칩 크기를 줄인 비터비 디코더의 경로 메모리 장치에 관한 것이다.
일반적으로, 이동전화 등과 같은 통신 시스템에 사용되는 데이터 디코딩용 비터비 디코더는 복조기(Demodulator)로부터 데이터를 액세스하는 입력부와; 커런트 스테이트 매트릭(Current State Metric : CSM)을 계산하고, 그 계산결과를 프리비어스 스테이트 매트릭(Previous State Metric : PSM)으로 하여 다음 스테이트에서 다시 커런트 스테이트 매트릭을 계산하는 과정을 반복 수행하는 가산비교선택부(Adder-Compare-Selector, ACS)와; 상기 가산비교선택부에서 비교정보를 입력받아 입력데이터의 오류를 검색하고, 디코딩하여 출력하는 트레이스 백으로 구성되는데, 이중 트레이스 백을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도 1은 종래 비터비 디코더의 경로 메모리 장치의 구성을 보인 블록도로서, 이에 도시된 바와 같이 트레이스 백의 깊이가 th인 각각 th+1 스테이지를 갖는 병렬의 시프트레지스터로 구성되어 시스템 클럭에 따라 한쪽 방향으로 시프트 동작을 수행하는 경로 메모리(10)와; 시작클럭이 액티브(active)상태일 때 가산비교선택부(ACS)로부터 경로선택신호(PS)를 선택하고, 시작클럭이 액티브상태가 아닐 때는(non-active) 상기 경로 메모리(10)의 출력을 선택하는 제1 선택부(11)와; 제3 선택부(13)의 출력에 따라 상기 경로 메모리(10)의 출력중 하나를 선택하여 추적되는 현재상태수에 해당하는 경로선택신호를 생성하는 제2 선택부(12)와; 시작클럭이 액티브 상태일 때 상기 가산비교선택부(ASC)로부터 공급된 최소상태수(MS)를 선택하고, 시작클럭이 액티브 상태가 아닐 때 트레이스 백 계산부(14)의 출력을 선택하는 제3 선택부(13)와; 논리조합회로로 구현되어 상기 제2 선택부(12) 및 제3 선택부(13)의 출력을 입력받아 논리조합하여 출력하는 상기 트레이스 백 계산부(14)와; 상기 트레이스 백 계산부(14)의 출력을 입력받아 상승부호화안(Convolution Coding Scheme)에 기초하여 디코딩된 정보심벌로 변환하여 출력하는 데이터 변환부(15)로 구성되며, 이와 같이 구성된 종래 트레이스 백의 동작 과정을 설명하면 다음과 같다.
도 1에 도시된 바와 같이 경로 메모리(10)는 트레이스 백의 깊이가 th인 각각 th+1 스테이지를 갖는 시프트레지스터의 형태를 띄며, 이때 상기 시프트레지스터의 스테이지는 병렬로 구성되어 있다. 경로 메모리(10)는 시스템 클럭에 따라 한쪽 방향으로 이동하여 시프트 동작을 수행한다.
제1 선택부(11)는 시작클럭에 따라 상기 경로 메모리(10)의 출력과 가산비교선택부(ACS)로부터 인가된 경로선택신호(PS) 중에서 하나를 선택하여 상기 경로 메모리(10)에 공급한다. 즉 시작클럭이 액티브(active)상태일 때 가산비교선택부(ACS)로부터 경로선택신호(PS)를 선택하고, 시작클럭이 액티브상태가 아닐 때는(non-active) 상기 경로 메모리(10)의 출력을 선택한하여 상기 경로 메모리(10)로 출력한다. 시작클럭(도 2b)은 매 심벌클럭펄스(도 2c)마다 동기적으로 액티브 상태가 되고, 시스템 클럭(도 2a)은 하나의 심벌구간안에서 tb번의 액티브한 상태가 된다.
아래에 도시된 표 1은 시스템 클럭과 시작클럭에 따른 경로 메모리(10)의 동작을 도시한 것으로, 초기 7개의 심벌구간에서 경로 메모리(10)는 입력신호를 저장하기만 하고, 8번째 심벌부터 실제 트레이스 백 동작이 수행된다. 8번째 심벌에서 경로 메모리(10)의 출력은 7번째 시간포인트의 경로선택신호에 해당하는 PS(7)이다. 이러한 신호는 다음 트레이스 백 위치를 생성할 뿐 아니라 제1 선택부(11)를 통해 경로 메모리(10)의 입력으로 피드백하기 위해 제2 선택부(12)로 전송된다.
| Symbol Clock | System Clock | Memory Contents | |||||||
| 1 | 1 | PS(1) | |||||||
| 2 | PS(1) | ||||||||
| 3 | PS(1) | ||||||||
| … | |||||||||
| 7 | PS(1) | ||||||||
| 2 | 1 | PS(2) | PS(1) | ||||||
| 2 | PS(1) | PS(2) | |||||||
| … | |||||||||
| 7 | PS(1) | PS(2) | |||||||
| 3 | 1 | PS(3) | PS(1) | PS(2) | |||||
| 2 | PS(2) | PS(3) | PS(1) | ||||||
| … | |||||||||
| 4 | 1 | PS(4) | PS(1) | PS(2) | PS(3) | ||||
| … | |||||||||
| 7 | 1 | PS(7) | PS(1) | PS(2) | PS(3) | PS(4) | PS(5) | PS(6) | |
| … | |||||||||
| 7 | PS(1) | PS(2) | PS(3) | PS(4) | PS(5) | PS(6) | PS(7) | ||
| 8 | 1 | PS(8) | PS(1) | PS(2) | PS(3) | PS(4) | PS(5) | PS(6) | PS(7) |
| 2 | PS(7) | PS(8) | PS(1) | PS(2) | PS(3) | PS(4) | PS(5) | PS(6) | |
| 3 | PS(6) | PS(7) | PS(8) | PS(1) | PS(2) | PS(3) | PS(4) | PS(5) | |
| 4 | PS(5) | PS(6) | PS(7) | PS(8) | PS(1) | PS(2) | PS(3) | PS(4) | |
| … |
상기 표 1에서, PS(t)는 PS0(t)-PS5(t)를 나타내고, t는 시간포인트를 나타낸다.
상기 경로 메모리(10)의 출력은 제1 선택부(11)와 제2 선택부(12)로 인가되는데, 상기 제2 선택부(12)는 제3 선택부(13)의 출력에 따라 상기 경로 메모리(10)의 출력 중 하나를 선택하며, 제3 선택부(13)는 시작클럭에 따라 최소상태수(MS)와 트레이스 백 계산부(14) 중의 하나를 선택한다. 즉 시작클럭이 액티브 상태일 때 상기 가산비교선택부(ASC)로부터 공급된 최소상태수(MS)를 선택하고, 시작클럭이 액티브 상태가 아닐 때 상기 트레이스 백 계산부(14)의 출력을 선택하여 제2 선택부(12) 및 트레이스 백 계산부(14)에 출력한다. 따라서 상기 제3 선택부(13)는 추적되는 현재상태수에 해당하는 경로선택신호를 생성한다.
또한 상기 트레이스 백 계산부(14)는 논리조합화로로써, 구현되는데, 아래의 표 2는 상승부호화안을 위한 상기 트레이스 백 계산부(14)의 진리치표를 도시한다.
| 제3 비교부 출력 | 제2 비교부 출력 | 트레이스 백 |
| 00(S0) | 0 | 00 |
| 00(S1) | 1 | 01 |
| 01(S2) | 0 | 10 |
| 01(S3) | 1 | 11 |
| 10(S4) | 0 | 00 |
| 10(S5) | 1 | 01 |
| 11(S6) | 0 | 10 |
| 11(S7) | 1 | 11 |
데이터변환부(15)는 매 심벌주기마다 디코딩된 정보심벌을 생성하기 위해 상기 트레이스 백 계산부(14)의 출력에 영향을 끼친다. 즉 트레이스 백 계산부(14)의 출력을 입력받아 상승부호화안에 기초하여 디코딩된 정보심벌로 변화한다. 예를 들어 상기 상승부호화안에서 상기 트레이스 백 계산부(14)의 마지막 출력의 바로 전 출력은 디코딩된 정보심벌을 생성하는데 사용될 수 있다. 즉 S0또는 S1의 이전 출력은 "0"의 디코딩된 정보심벌로 생성하는 반면, S2또는 S3의 이전 출력은 "1"의 디코딩된 정보심벌을 생성하여 출력한다.
상기에서와 같이 종래의 기술은 경로 메모리를 레지스터로 구성함으로써, 트레이스 백의 깊이가 커지는 경우에는 경로 메모리의 크기가 기하급수적으로 증가하여 레지스터로 경로 메모리를 구현하는 경우 칩의 크기가 커질 뿐만 아니라, 연속적인 시프트를 전체 레지스터에 대하여 수행하여야 하기 때문에 전력 소모가 커지는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 경로 메모리(Path Memory)를 램(Random Access Memory)을 이용하여 저전력 메모리블록과 이를 제어하는 블록으로 구현하여 필요한 전력의 소모를 줄이고 칩 크기를 줄인 장치를 제공함에 그 목적이 있다.
도 1은 종래 비터비 디코더의 경로 메모리 장치의 구성을 보인 블록도.
도 2는 도 1에서 시작클럭 및 시스템 클럭의 신호 타이밍도.
도 3은 본 발명 비터비 디코더의 경로 메모리 장치의 구성을 보인 블록도.
도 4는 도 3에서 시작클럭 및 시스템 클럭의 신호 타이밍도.
***도면의 주요 부분에 대한 부호의 설명***
10, 22 : 경로 메모리 11, 23 : 제1 선택부
12, 24 : 제2 선택부 13 : 제3 선택부
14, 25 : 트레이스 백 계산부 15, 26 : 데이터변환부
20 : 메모리제어부 21 : 다운카운터
이와 같은 목적을 달성하기 위한 본 발명 비터비 디코더의 경로 메모리 장치의 구성은, 제2 선택부의 출력에 따라 상기 경로 메모리의 출력중 하나를 선택하여 추적되는 현재상태수에 해당하는 경로선택신호를 생성하는 제1 선택부와; 시작클럭이 액티브 상태일 때 상기 가산비교선택부(ASC)로부터 공급된 최소상태수(MS)를 선택하고, 시작클럭이 액티브 상태가 아닐 때 트레이스 백 계산부의 출력을 선택하는 상기 제2 선택부와; 논리조합회로로 구현되어 상기 제1 선택부 및 제2 선택부의 출력을 입력받아 논리조합하여 출력하는 트레이스 백 계산부와; 상기 트레이스 백 계산부의 출력을 입력받아 상승부호화안에 기초하여 디코딩된 정보심벌로 변환하여 출력하는 데이터 변환부를 포함하여 구성한 비터비 디코더의 경로 메모리 장치에 있어서, 시작클럭과 시스템 클럭을 입력받아 어드레스 신호와 쓰기/읽기 제어신호를 출력하는 메모리제어부와; 상기 메모리제어부에서 출력한 쓰기/읽기 제어신호에 의해 쓰기/읽기 제어를 받고 어드레스 신호에 의해 어드레스가 지정되어, 가산비교선택부(ACS)로부터 입력되는 경로선택신호를 해당 어드레스에 저장하거나, 저장되어 있는 데이터를 읽어들여 출력하는 경로 메모리를 더 포함하여 구성한 것을 특징으로 한다.
상기 메모리제어부는 시스템 클럭에 동기하여 시스템 클럭이 로우(low)일 때 어드레스 신호를 출력하는 다운 카운터를 더 포함하여 구성한 것을 특징으로 한다.
이하, 본 발명에 따른 일실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도 3은 본 발명 비터비 디코더의 경로 메모리 장치의 구성을 보인 블록도로서, 이에 도시한 바와 같이 시작클럭과 시스템 클럭을 입력받아 어드레스 신호와 쓰기/읽기 제어신호를 출력하는 메모리제어부(20)와; 상기 메모리제어부(20)에서 출력한 쓰기/읽기 제어신호에 의해 쓰기/읽기 제어를 받고 어드레스 신호에 의해 어드레스가 지정되어, 가산비교선택부(ACS)로부터 입력되는 경로선택신호를 해당 어드레스에 저장하거나, 저장되어 있는 데이터를 읽어들여 출력하는 경로 메모리(22)와; 제2 선택부(24)의 출력에 따라 상기 경로 메모리(22)의 출력 중 하나를 선택하여 추적되는 현재상태수에 해당하는 경로선택신호를 생성하는 제1 선택부(23)와; 시작클럭이 액티브 상태일 때 상기 가산비교선택부(ASC)로부터 공급된 최소상태수(MS)를 선택하고, 시작클럭이 액티브 상태가 아닐 때 트레이스 백 계산부(25)의 출력을 선택하는 상기 제2 선택부(24)와; 논리조합회로로 구현되어 상기 제1 선택부(23) 및 제2 선택부(24)의 출력을 입력받아 논리조합하여 출력하는 상기 트레이스 백 계산부(25)와; 상기 트레이스 백 계산부(25)의 출력을 입력받아 상승부호화안에 기초하여 디코딩된 정보심벌로 변환하여 출력하는 데이터 변환부(26)로 구성하며, 상기 메모리제어부(20)는 시스템 클럭에 동기하여 시스템 클럭이 로우(low)일 때 어드레스 신호를 출력하는 다운 카운터(21)를 더 포함하여 구성한다.
이와 같이 구성한 본 발명에 따른 일실시예의 동작 과정을 첨부한 도 4를 참조하여 설명하면 다음과 같다.
도 3의 메모리제어부(20)에서 시작클럭과 시스템 클럭을 입력받아 어드레스 신호와 쓰기/읽기 제어신호를 출력하는데, 이 메모리제어부(20)는 내부에 위치한 다운 카운터(21)에서 시스템 클럭에 동기하여 시스템 클럭이 로우(low)일 때 어드레스 신호를 출력하며, 상기 어드레스는 한번의 쓰기와 트레이스 백 깊이 만큼의 읽기 어드레스로 이루어진다. 또한 쓰기 또는 읽기 제어신호는 도 4에 도시한 바와 같이 주어진 시작클럭의 하이(high) 부분에서 쓰기 제어신호가, 로우 부분에서는 읽기 제어신호가 출력된다.
상기 메모리제어부(20)에서 출력한 어드레스 신호에 의해 경로 메모리(22)는 가산비교선택부(ACS)로부터 입력되는 경로선택신호(PS)를 해당 어드레스에 저장하거나, 저장되어 있는 데이터를 읽어들여 출력한다(즉, 모든 메모리 셀이 연속적으로 액세스될 필요가 없이 필요한 값들만 읽혀지게 된다).
그리고, 제1 선택부(23), 제2 선택부(24), 트레이스 백 계산부(25) 및 데이터변환부(26)의 동작 설명은 종래와 동일하므로 구체적인 설명은 생략한다.
이상에서 설명한 바와 같이 본 발명 비터비 디코더의 경로 메모리 장치는 경로 메모리를 램(RAM)을 이용하여 구현하여 모든 메모리 셀이 연속적으로 액세스될 필요가 없이 필요한 값들만 읽혀지게 함으로써, 필요한 전력의 소모를 줄이고 칩의 크기를 축소시켜 집적도를 향상시키는 효과가 있다.
Claims (2)
- 제2 선택부의 출력에 따라 상기 경로 메모리의 출력중 하나를 선택하여 추적되는 현재상태수에 해당하는 경로선택신호를 생성하는 제1 선택부와; 시작클럭이 액티브 상태일 때 상기 가산비교선택부(ASC)로부터 공급된 최소상태수(MS)를 선택하고, 시작클럭이 액티브 상태가 아닐 때 트레이스 백 계산부의 출력을 선택하는 상기 제2 선택부와; 논리조합회로로 구현되어 상기 제1 선택부 및 제2 선택부의 출력을 입력받아 논리조합하여 출력하는 상기 트레이스 백 계산부와; 상기 트레이스 백 계산부의 출력을 입력받아 상승부호화안에 기초하여 디코딩된 정보심벌로 변환하여 출력하는 데이터 변환부를 포함하여 구성한 비터비 디코더의 경로 메모리 장치에 있어서, 시작클럭과 시스템 클럭을 입력받아 어드레스 신호와 쓰기/읽기 제어신호를 출력하는 메모리제어부와; 상기 메모리제어부에서 출력한 쓰기/읽기 제어신호에 의해 쓰기/읽기 제어를 받고 어드레스 신호에 의해 어드레스가 지정되어, 상기 가산비교선택부(ACS)로부터 입력되는 경로선택신호를 해당 어드레스에 저장하거나, 저장되어 있는 데이터를 읽어들여 출력하는 경로 메모리를 더 포함하여 구성된 것을 특징으로 하는 비터비 디코더의 경로 메모리 장치.
- 제1항에 있어서, 상기 메모리제어부는 시스템 클럭에 동기하여 그 시스템 클럭이 로우(low)일 때 어드레스 신호를 출력하는 다운 카운터를 더 포함하여 구성된 것을 특징으로 하는 비터비 디코더의 경로 메모리 장치.
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1998
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|---|---|
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