JP2001320284A - ビタビ復号器 - Google Patents
ビタビ復号器Info
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- JP2001320284A JP2001320284A JP2000140830A JP2000140830A JP2001320284A JP 2001320284 A JP2001320284 A JP 2001320284A JP 2000140830 A JP2000140830 A JP 2000140830A JP 2000140830 A JP2000140830 A JP 2000140830A JP 2001320284 A JP2001320284 A JP 2001320284A
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
- H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
- H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors
- H03M13/4107—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors implementing add, compare, select [ACS] operations
Abstract
(57)【要約】
【課題】 パスメトリックメモリへのアクセス回数を半
減することにより、処理の高速化と低消費電力化を図
る。 【解決手段】 ブランチメトリック生成部１に２シンボ
ル分の復調シンボルを入力して、時刻Ｔと時刻Ｔ＋１の
ブランチメトリックを生成する。最初にパスメトリック
メモリ７より読み出してラッチ２部８に保持された時刻
Ｔのパスメトリックデータと時刻Ｔのブランチメトリッ
クを加算し、比較して時刻Ｔ＋１のパスメトリックデー
タを生成し、ラッチ１部５に保持する。次に、該保持さ
れた時刻Ｔ＋１のパスメトリックデータの値をＳＷ部２
で選択し、時刻Ｔ＋１のブランチメトリックと加算し、
比較して時刻Ｔ＋２のパスメトリックデータを生成し、
パスメトリックメモリ７にパスメトリックデータをライ
トする。
減することにより、処理の高速化と低消費電力化を図
る。 【解決手段】 ブランチメトリック生成部１に２シンボ
ル分の復調シンボルを入力して、時刻Ｔと時刻Ｔ＋１の
ブランチメトリックを生成する。最初にパスメトリック
メモリ７より読み出してラッチ２部８に保持された時刻
Ｔのパスメトリックデータと時刻Ｔのブランチメトリッ
クを加算し、比較して時刻Ｔ＋１のパスメトリックデー
タを生成し、ラッチ１部５に保持する。次に、該保持さ
れた時刻Ｔ＋１のパスメトリックデータの値をＳＷ部２
で選択し、時刻Ｔ＋１のブランチメトリックと加算し、
比較して時刻Ｔ＋２のパスメトリックデータを生成し、
パスメトリックメモリ７にパスメトリックデータをライ
トする。
Description
【０００１】
【発明の属する技術分野】本発明は、畳み込み符号を復
号するビタビ復号器に関し、特にビタビ復号器の処理の
高速化と低消費電力化を図る技術に関する。
号するビタビ復号器に関し、特にビタビ復号器の処理の
高速化と低消費電力化を図る技術に関する。
【０００２】
【従来の技術】ビタビ復号器は、畳み込み符号の繰り返
し構造を利用して最ゆう復号を効率的に実行する手段と
して従来から使用されている。従来のビタビ復号器にお
いては、入力されたデータに対して、ブランチメトリッ
ク生成部から出力されたブランチメトリックと、パスメ
トリックメモリ部から読み出したパスメトリックを加算
し、比較し、小さい方を選択するというＡＣＳ（add co
mpare select）処理を行い、パスメトリックメモリにパ
スメトリックデータを、パスメモリに生き残りパスの選
択情報を記憶するという処理を状態数回行っていた。
し構造を利用して最ゆう復号を効率的に実行する手段と
して従来から使用されている。従来のビタビ復号器にお
いては、入力されたデータに対して、ブランチメトリッ
ク生成部から出力されたブランチメトリックと、パスメ
トリックメモリ部から読み出したパスメトリックを加算
し、比較し、小さい方を選択するというＡＣＳ（add co
mpare select）処理を行い、パスメトリックメモリにパ
スメトリックデータを、パスメモリに生き残りパスの選
択情報を記憶するという処理を状態数回行っていた。
【０００３】
【発明が解決しようとする課題】上記従来のビタビ復号
器では、ＡＣＳ処理を行う時に、パスメトリックデータ
をパスメトリックメモリより読み出しておいて、ＡＣＳ
処理後に、パスメトリックメモリに算出されたパスメト
リックデータをライトする必要がある為、ＡＣＳ処理を
１回行う為にはパスメトリックメモリから２度リード
し、処理終了後２度ライトする必要がある。つまり、Ａ
ＣＳ処理を１回行う時間にパスメトリックメモリから２
つのデータを読み出す時間が最低必要であり、それ以上
の高速化が出来ないという問題があった。
器では、ＡＣＳ処理を行う時に、パスメトリックデータ
をパスメトリックメモリより読み出しておいて、ＡＣＳ
処理後に、パスメトリックメモリに算出されたパスメト
リックデータをライトする必要がある為、ＡＣＳ処理を
１回行う為にはパスメトリックメモリから２度リード
し、処理終了後２度ライトする必要がある。つまり、Ａ
ＣＳ処理を１回行う時間にパスメトリックメモリから２
つのデータを読み出す時間が最低必要であり、それ以上
の高速化が出来ないという問題があった。
【０００４】また、ＡＣＳ処理を行う時にパスメトリッ
クメモリにＲＡＭを使用して行う場合、ＡＣＳ処理を１
回行う為にパスメトリックメモリから２度リードし、処
理終了後２度ライトする為、ＲＡＭへのアクセス回数が
多く、処理の割に消費電力が多いという問題があった。
クメモリにＲＡＭを使用して行う場合、ＡＣＳ処理を１
回行う為にパスメトリックメモリから２度リードし、処
理終了後２度ライトする為、ＲＡＭへのアクセス回数が
多く、処理の割に消費電力が多いという問題があった。
【０００５】本発明の目的は、上記の問題点に鑑み、処
理の高速化と低消費電力化を図ることが可能なビタビ復
号器を提供することにある。
理の高速化と低消費電力化を図ることが可能なビタビ復
号器を提供することにある。
【０００６】
【課題を解決するための手段】本発明のビタビ復号器
は、入力される復調シンボルを２シンボル分入力して、
時刻Ｔと時刻Ｔ＋１のブランチメトリックを生成し、パ
スメトリックメモリより読み出して保持しておいた時刻
Ｔのパスメトリックデータと、時刻Ｔのブランチメトリ
ックをＡＣＳ（add compare select）回路に入力して、
時刻Ｔ＋１のパスメトリックデータを算出し、該算出し
た時刻Ｔ＋１のパスメトリックデータはパスメトリック
メモリには書き込まずに、再度ＡＣＳ回路に入力して時
刻Ｔ＋１のブランチメトリックとにより、時刻Ｔ＋２の
パスメトリックデータを算出し、時刻Ｔ＋２のパスメト
リックデータをパスメトリックメモリ書き込むことを特
徴とする。
は、入力される復調シンボルを２シンボル分入力して、
時刻Ｔと時刻Ｔ＋１のブランチメトリックを生成し、パ
スメトリックメモリより読み出して保持しておいた時刻
Ｔのパスメトリックデータと、時刻Ｔのブランチメトリ
ックをＡＣＳ（add compare select）回路に入力して、
時刻Ｔ＋１のパスメトリックデータを算出し、該算出し
た時刻Ｔ＋１のパスメトリックデータはパスメトリック
メモリには書き込まずに、再度ＡＣＳ回路に入力して時
刻Ｔ＋１のブランチメトリックとにより、時刻Ｔ＋２の
パスメトリックデータを算出し、時刻Ｔ＋２のパスメト
リックデータをパスメトリックメモリ書き込むことを特
徴とする。
【０００７】つまり、本発明では、時刻Ｔでパスメトリ
ックメモリからパスメトリックデータを読み出し、該読
み出したパスメトリックデータと時刻Ｔのブランチメト
リックとをＡＣＳ回路で加算し、比較し、選択して時刻
Ｔ＋１のパス選択情報とパスメトリックデータを算出す
る。算出した時刻Ｔ＋１のパス選択情報とパスメトリッ
クデータの内、パス選択情報はパスメモリに書き込まれ
るが、パスメトリックデータはパスメトリックメモリに
は書き込まずに、時刻Ｔ＋１のパスメトリックデータと
して再びＡＣＳ回路に入力する。
ックメモリからパスメトリックデータを読み出し、該読
み出したパスメトリックデータと時刻Ｔのブランチメト
リックとをＡＣＳ回路で加算し、比較し、選択して時刻
Ｔ＋１のパス選択情報とパスメトリックデータを算出す
る。算出した時刻Ｔ＋１のパス選択情報とパスメトリッ
クデータの内、パス選択情報はパスメモリに書き込まれ
るが、パスメトリックデータはパスメトリックメモリに
は書き込まずに、時刻Ｔ＋１のパスメトリックデータと
して再びＡＣＳ回路に入力する。
【０００８】そして、ＡＣＳ回路において時刻Ｔ＋１の
ブランチメトリックと加算し、比較し、選択して時刻Ｔ
＋２のパス選択情報とパスメトリックデータを算出す
る。算出された時刻Ｔ＋２のパス選択情報とパスメトリ
ックデータは、それぞれパスメモリ及びパスメトリック
メモリに書き込まれる。
ブランチメトリックと加算し、比較し、選択して時刻Ｔ
＋２のパス選択情報とパスメトリックデータを算出す
る。算出された時刻Ｔ＋２のパス選択情報とパスメトリ
ックデータは、それぞれパスメモリ及びパスメトリック
メモリに書き込まれる。
【０００９】従って、パスメトリックメモリでは、時刻
Ｔ＋１のパスメトリックデータの書込、読み出しを省略
することができるので、パスメトリックメモリへのアク
セス回数を半減することができ、処理の高速化と消費電
力の低減が可能となる。
Ｔ＋１のパスメトリックデータの書込、読み出しを省略
することができるので、パスメトリックメモリへのアク
セス回数を半減することができ、処理の高速化と消費電
力の低減が可能となる。
【００１０】
【発明の実施の形態】図１は、本発明の実施の形態を示
すブロック図である。図１において、ブランチメトリッ
ク生成部１は、入力される復調シンボルから２シンボル
分のブランチメトリックを生成する。ＳＷ部２ａ〜２ｄ
は、ラッチ２部８が保持しているパスメトリックデータ
と、ラッチ１部５ａ，５ｂが保持しているパスメトリッ
クデータのどちらを出力するかを選択する。加算部３
ａ，３ｂは、上記生成されたブランチメトリックと、Ｓ
Ｗ部２ａ〜２ｄより出力されるパスメトリックデータと
を加算する。
すブロック図である。図１において、ブランチメトリッ
ク生成部１は、入力される復調シンボルから２シンボル
分のブランチメトリックを生成する。ＳＷ部２ａ〜２ｄ
は、ラッチ２部８が保持しているパスメトリックデータ
と、ラッチ１部５ａ，５ｂが保持しているパスメトリッ
クデータのどちらを出力するかを選択する。加算部３
ａ，３ｂは、上記生成されたブランチメトリックと、Ｓ
Ｗ部２ａ〜２ｄより出力されるパスメトリックデータと
を加算する。
【００１１】比較選択部４ａ，４ｂは、前記加算された
データの小さい方を選択して、パスメトリックデータと
パス選択情報を出力する。ラッチ１部５ａ，５ｂは、比
較選択部４ａ，４ｂから出力されるパスメトリックデー
タをラッチして、出力するタイミングを合わせる。Ｓ／
Ｐ変換部１０は、比較選択部４ａ，４ｂから出力される
パス選択情報をパスメモリ１１にライトする為にシリア
ルパラレル変換を行う。
データの小さい方を選択して、パスメトリックデータと
パス選択情報を出力する。ラッチ１部５ａ，５ｂは、比
較選択部４ａ，４ｂから出力されるパスメトリックデー
タをラッチして、出力するタイミングを合わせる。Ｓ／
Ｐ変換部１０は、比較選択部４ａ，４ｂから出力される
パス選択情報をパスメモリ１１にライトする為にシリア
ルパラレル変換を行う。
【００１２】データ切替部６は、ラッチ１部５ａ，５ｂ
より出力されるパスメトリックデータをパスメトリック
メモリ７にライトする為に入力されるデータを切り替え
る。ラッチ２部８は、パスメトリックメモリ７から、パ
スメトリックデータをリードしてラッチをしておく。ア
ドレス生成部９は、パスメトリックメモリ７及びパスメ
モリ１１のリード／ライトアドレスを生成する。
より出力されるパスメトリックデータをパスメトリック
メモリ７にライトする為に入力されるデータを切り替え
る。ラッチ２部８は、パスメトリックメモリ７から、パ
スメトリックデータをリードしてラッチをしておく。ア
ドレス生成部９は、パスメトリックメモリ７及びパスメ
モリ１１のリード／ライトアドレスを生成する。
【００１３】トレースバック部１２は、生成されたパス
選択情報を保存しているパスメモリ１１からトレースバ
ックして、ビタビ復号データを生成する。また、タイミ
ング生成部１３は、全体のタイミングの制御を行う。
選択情報を保存しているパスメモリ１１からトレースバ
ックして、ビタビ復号データを生成する。また、タイミ
ング生成部１３は、全体のタイミングの制御を行う。
【００１４】ＳＷ部２ａ〜２ｄと加算部３ａ、３ｂと比
較選択部４ａ、４ｂとラッチ部５ａ、５ｂとで一つのＡ
ＣＳユニットが構成され、これらのユニットをα個持
つ。なお、加算部３ａ、３ｂ及び比較選択部４ａ、４ｂ
の構成は従来のＡＣＳ回路が備えているものと同様であ
る。
較選択部４ａ、４ｂとラッチ部５ａ、５ｂとで一つのＡ
ＣＳユニットが構成され、これらのユニットをα個持
つ。なお、加算部３ａ、３ｂ及び比較選択部４ａ、４ｂ
の構成は従来のＡＣＳ回路が備えているものと同様であ
る。
【００１５】次に、本実施の形態の動作について、符号
化率Ｒ＝１／２、拘束長Ｋ＝９の時でＡＣＳユニットが
１の場合の例について図１、図２を用いて説明する。
化率Ｒ＝１／２、拘束長Ｋ＝９の時でＡＣＳユニットが
１の場合の例について図１、図２を用いて説明する。
【００１６】拘束長Ｋ＝９であるので、状態数（ステー
ト）は０〜２５５の２５６状態が存在する。ＡＣＳ処理
は下記０〜４までを６４回繰り返し、時刻Ｔ＋１と時刻
Ｔ＋２の状態０〜２５５までのパスメトリックデータ
と、パスメモリデータを生成する。下記０〜４を６４回
（ｘ＝０〜６３）繰り返すことにより２シンボル分のＡ
ＣＳ処理を行う。
ト）は０〜２５５の２５６状態が存在する。ＡＣＳ処理
は下記０〜４までを６４回繰り返し、時刻Ｔ＋１と時刻
Ｔ＋２の状態０〜２５５までのパスメトリックデータ
と、パスメモリデータを生成する。下記０〜４を６４回
（ｘ＝０〜６３）繰り返すことにより２シンボル分のＡ
ＣＳ処理を行う。
【００１７】まず、ＡＣＳ回路で使用する時刻Ｔのパス
メトリックデータをパスメトリックメモリ７から読み出
して、ラッチ２部８で、状態０＋ｘ、１２８＋ｘ、６４
＋ｘ、１９２＋ｘのパスメトリックデータを保持してお
く。
メトリックデータをパスメトリックメモリ７から読み出
して、ラッチ２部８で、状態０＋ｘ、１２８＋ｘ、６４
＋ｘ、１９２＋ｘのパスメトリックデータを保持してお
く。
【００１８】０：ブランチメトリック生成 ブランチメトリック生成部１では、入力される復調シン
ボルを２シンボル分入力する。図２ののＡＣＳ処理
用に、入力した１シンボル目のデータについて、時刻Ｔ
の状態０＋ｘのＺ側と、状態１２８＋ｘのＺ＊側と、状
態６４＋ｘのＺ側と、状態１９２＋ｘのＺ＊側のブラン
チメトリックを生成する。
ボルを２シンボル分入力する。図２ののＡＣＳ処理
用に、入力した１シンボル目のデータについて、時刻Ｔ
の状態０＋ｘのＺ側と、状態１２８＋ｘのＺ＊側と、状
態６４＋ｘのＺ側と、状態１９２＋ｘのＺ＊側のブラン
チメトリックを生成する。
【００１９】次のタイミングで図２ののＡＣＳの処
理用に、時刻Ｔの状態０＋ｘのＺ＊側と、状態１２８＋
ｘのＺ側と、状態６４＋ｘのＺ＊側と、状態１９２＋ｘ
のＺ側のブランチメトリックを生成する。
理用に、時刻Ｔの状態０＋ｘのＺ＊側と、状態１２８＋
ｘのＺ側と、状態６４＋ｘのＺ＊側と、状態１９２＋ｘ
のＺ側のブランチメトリックを生成する。
【００２０】次のタイミングで、図２ののＡＣＳ処
理用に、入力した２シンボル目のデータについて、時刻
Ｔ＋１の状態０＋ｘのＺ側とＺ＊側、状態１２８＋ｘの
Ｚ＊側とＺ側のブランチメトリックを生成し、次のタイ
ミングで図２ののＡＣＳ処理用に、時刻Ｔ＋１の状
態１＋ｘのＺ側とＺ＊側、状態１２９＋ｘのＺ＊側とＺ
側のブランチメトリックを生成する。
理用に、入力した２シンボル目のデータについて、時刻
Ｔ＋１の状態０＋ｘのＺ側とＺ＊側、状態１２８＋ｘの
Ｚ＊側とＺ側のブランチメトリックを生成し、次のタイ
ミングで図２ののＡＣＳ処理用に、時刻Ｔ＋１の状
態１＋ｘのＺ側とＺ＊側、状態１２９＋ｘのＺ＊側とＺ
側のブランチメトリックを生成する。
【００２１】１：ＡＣＳ１、２回路の時刻Ｔ＋１におけ
るＺ側の処理 図２のとの処理について説明する。
るＺ側の処理 図２のとの処理について説明する。
【００２２】ＳＷ部２ａは、ラッチ２部８から出力され
ている、時刻Ｔの状態０＋ｘのパスメトリックデータＡ
を選択して出力し、ＳＷ部２ｂは、同様に時刻Ｔの状態
１２８＋ｘのパスメトリックデータＢを選択し、ＳＷ部
２ｃも同様に、時刻Ｔの状態６４＋ｘのパスメトリック
データＣを選択し、ＳＷ部２ｄも時刻Ｔの１９２＋ｘの
パスメトリックデータＤを選択する。
ている、時刻Ｔの状態０＋ｘのパスメトリックデータＡ
を選択して出力し、ＳＷ部２ｂは、同様に時刻Ｔの状態
１２８＋ｘのパスメトリックデータＢを選択し、ＳＷ部
２ｃも同様に、時刻Ｔの状態６４＋ｘのパスメトリック
データＣを選択し、ＳＷ部２ｄも時刻Ｔの１９２＋ｘの
パスメトリックデータＤを選択する。
【００２３】加算部３ａは、ＳＷ部２ａ，２ｂより入力
された時刻Ｔの状態０＋ｘ，１２８＋ｘのパスメトリッ
クデータに、ブランチメトリック生成部１で生成され
た、時刻Ｔの状態０＋ｘのＺ側，１２８＋ｘのＺ側のブ
ランチメトリックを加算する。
された時刻Ｔの状態０＋ｘ，１２８＋ｘのパスメトリッ
クデータに、ブランチメトリック生成部１で生成され
た、時刻Ｔの状態０＋ｘのＺ側，１２８＋ｘのＺ側のブ
ランチメトリックを加算する。
【００２４】加算部３ｂは、ＳＷ部２ｃ，２ｄより入力
された時刻Ｔの状態６４＋ｘ，１９２＋ｘのパスメトリ
ックデータに、ブランチメトリック生成部１で生成され
た、時刻Ｔの状態６４＋ｘのＺ側，１９２＋ｘのＺ＊側
のブランチメトリックを加算する。
された時刻Ｔの状態６４＋ｘ，１９２＋ｘのパスメトリ
ックデータに、ブランチメトリック生成部１で生成され
た、時刻Ｔの状態６４＋ｘのＺ側，１９２＋ｘのＺ＊側
のブランチメトリックを加算する。
【００２５】比較選択部４ａでは、状態０＋ｘからのＺ
側パスと状態１２８＋ｘからのＺ＊側パスの比較を行
い、小さい方のパスを選択し、そのデータと選択情報を
出力する。比較選択部４ｂでは、状態６４＋ｘからのＺ
側パスと状態１９２＋ｘからのＺ＊側パスの比較を行
い、小さい方のパスを選択し、そのデータと選択情報を
出力する。
側パスと状態１２８＋ｘからのＺ＊側パスの比較を行
い、小さい方のパスを選択し、そのデータと選択情報を
出力する。比較選択部４ｂでは、状態６４＋ｘからのＺ
側パスと状態１９２＋ｘからのＺ＊側パスの比較を行
い、小さい方のパスを選択し、そのデータと選択情報を
出力する。
【００２６】ラッチ１部５ａは、時刻Ｔ＋１の状態０＋
ｘのパスメトリックデータを、ラッチ１部５ｂは時刻Ｔ
＋１の状態１２８＋ｘのパスメトリックデータをそれぞ
れラッチして保持しておく。
ｘのパスメトリックデータを、ラッチ１部５ｂは時刻Ｔ
＋１の状態１２８＋ｘのパスメトリックデータをそれぞ
れラッチして保持しておく。
【００２７】２：ＡＣＳ１，２回路の時刻Ｔ＋１におけ
るＺ＊側の処理 図２の，の処理について説明する。
るＺ＊側の処理 図２の，の処理について説明する。
【００２８】加算部３ａは、ＳＷ部２ａ，２ｂより入力
された時刻Ｔの状態０＋ｘ，１２８＋ｘのパスメトリッ
クデータに、ブランチメトリック生成部１で生成され
た、時刻Ｔの状態０＋ｘのＺ＊側，１２８＋ｘのＺ側の
ブランチメトリックを加算する。
された時刻Ｔの状態０＋ｘ，１２８＋ｘのパスメトリッ
クデータに、ブランチメトリック生成部１で生成され
た、時刻Ｔの状態０＋ｘのＺ＊側，１２８＋ｘのＺ側の
ブランチメトリックを加算する。
【００２９】加算部３ｂは、ＳＷ部２ｃ，２ｄより入力
された時刻Ｔの状態６４＋ｘ，１９２＋ｘのパスメトリ
ックデータに、ブランチメトリック生成部１で生成され
た、時刻Ｔの状態６４＋ｘのＺ＊側，１９２＋ｘのＺ側
のブランチメトリックを加算する。
された時刻Ｔの状態６４＋ｘ，１９２＋ｘのパスメトリ
ックデータに、ブランチメトリック生成部１で生成され
た、時刻Ｔの状態６４＋ｘのＺ＊側，１９２＋ｘのＺ側
のブランチメトリックを加算する。
【００３０】比較選択部４ａでは、状態０＋ｘからのＺ
＊側パスと状態１２８＋ｘからのＺ側パスの比較を行
い、小さい方のパスを選択し、そのデータと選択情報を
出力する。比較選択部４ｂでは、状態６４＋ｘからのＺ
＊側パスと状態１９２＋ｘからのＺ側パスの比較を行
い、小さい方のパスを選択し、そのデータと選択情報を
出力する。
＊側パスと状態１２８＋ｘからのＺ側パスの比較を行
い、小さい方のパスを選択し、そのデータと選択情報を
出力する。比較選択部４ｂでは、状態６４＋ｘからのＺ
＊側パスと状態１９２＋ｘからのＺ側パスの比較を行
い、小さい方のパスを選択し、そのデータと選択情報を
出力する。
【００３１】ラッチ１部５ａは、時刻Ｔ＋１の状態１＋
２ｘのパスメトリックデータを、ラッチ１部５ｂは時刻
Ｔ＋１の状態１２９＋２ｘのパスメトリックデータをそ
れぞれラッチして保持しておく。
２ｘのパスメトリックデータを、ラッチ１部５ｂは時刻
Ｔ＋１の状態１２９＋２ｘのパスメトリックデータをそ
れぞれラッチして保持しておく。
【００３２】３：ＡＣＳ１，２回路の時刻Ｔ＋２におけ
る小さいパス側の処理 図２の，の処理について説明する。
る小さいパス側の処理 図２の，の処理について説明する。
【００３３】ＳＷ部２ａと、ＳＷ部２ｃでは、ラッチ１
部５ａから入力される時刻Ｔ＋１の状態０＋２ｘのパス
メトリックデータが選択され、ＳＷ部２ｂと、ＳＷ部２
ｄでは、ラッチ１部５ｂから入力される時刻Ｔ＋１の状
態１２８＋２ｘのパスメトリックデータが選択される。
部５ａから入力される時刻Ｔ＋１の状態０＋２ｘのパス
メトリックデータが選択され、ＳＷ部２ｂと、ＳＷ部２
ｄでは、ラッチ１部５ｂから入力される時刻Ｔ＋１の状
態１２８＋２ｘのパスメトリックデータが選択される。
【００３４】加算部３ａは、ＳＷ部２ａ，２ｂより入力
された時刻Ｔ＋１の状態０＋２ｘ，１２８＋２ｘのパス
メトリックデータに、ブランチメトリック生成部１で生
成された、時刻Ｔ＋１の状態０＋２ｘのＺ側，１２８＋
２ｘのＺ＊側のブランチメトリックを加算する。
された時刻Ｔ＋１の状態０＋２ｘ，１２８＋２ｘのパス
メトリックデータに、ブランチメトリック生成部１で生
成された、時刻Ｔ＋１の状態０＋２ｘのＺ側，１２８＋
２ｘのＺ＊側のブランチメトリックを加算する。
【００３５】加算部３ｂは、ＳＷ部２ｃ，２ｄより入力
された時刻Ｔ＋１の状態０＋２ｘ，１２８＋２ｘのパス
メトリックデータに、ブランチメトリック生成部１で生
成された、時刻Ｔ＋１の状態０＋２ｘのＺ＊側，１２８
＋２ｘのＺ側のブランチメトリックを加算する。
された時刻Ｔ＋１の状態０＋２ｘ，１２８＋２ｘのパス
メトリックデータに、ブランチメトリック生成部１で生
成された、時刻Ｔ＋１の状態０＋２ｘのＺ＊側，１２８
＋２ｘのＺ側のブランチメトリックを加算する。
【００３６】比較選択部４ａでは、状態０＋２ｘからの
Ｚ側パスと状態１２８＋２ｘからのＺ＊側パスの比較を
行い、小さい方のパスを選択し、時刻Ｔ＋２の状態０＋
４ｘのパスメトリックデータとパス選択情報を出力す
る。
Ｚ側パスと状態１２８＋２ｘからのＺ＊側パスの比較を
行い、小さい方のパスを選択し、時刻Ｔ＋２の状態０＋
４ｘのパスメトリックデータとパス選択情報を出力す
る。
【００３７】比較選択部４ｂでは、状態０＋２ｘからの
Ｚ＊側パスと状態１２８＋２ｘからのＺ側パスの比較を
行い、小さい方のパスを選択し、時刻Ｔ＋２の状態１＋
４ｘのパスメトリックデータとパス選択情報を出力す
る。
Ｚ＊側パスと状態１２８＋２ｘからのＺ側パスの比較を
行い、小さい方のパスを選択し、時刻Ｔ＋２の状態１＋
４ｘのパスメトリックデータとパス選択情報を出力す
る。
【００３８】ラッチ１部５ａは、時刻Ｔ＋２の状態０＋
４ｘのパスメトリックデータを、またラッチ１部５ｂ
は、時刻Ｔ＋２の状態１＋４ｘのパスメトリックデータ
をそれぞれラッチしてデータ切替部６へ出力する。
４ｘのパスメトリックデータを、またラッチ１部５ｂ
は、時刻Ｔ＋２の状態１＋４ｘのパスメトリックデータ
をそれぞれラッチしてデータ切替部６へ出力する。
【００３９】４：ＡＣＳ１、２回路の時刻Ｔ＋２におけ
る大きいパス側の計算 図２の，について説明する。
る大きいパス側の計算 図２の，について説明する。
【００４０】ＳＷ部２ａと、ＳＷ部２ｃでは、ラッチ１
部５ａから入力される時刻Ｔ＋１の状態１＋２ｘのパス
メトリックデータが選択され、ＳＷ部２ｂと、ＳＷ部２
ｄでは、ラッチ１部５ｂから入力される時刻Ｔ＋１の状
態１２９＋２ｘのパスメトリックデータが選択される。
部５ａから入力される時刻Ｔ＋１の状態１＋２ｘのパス
メトリックデータが選択され、ＳＷ部２ｂと、ＳＷ部２
ｄでは、ラッチ１部５ｂから入力される時刻Ｔ＋１の状
態１２９＋２ｘのパスメトリックデータが選択される。
【００４１】加算部３ａは、ＳＷ部２ａ，２ｂより入力
された時刻Ｔ＋１の状態１＋２ｘの，１２９＋２ｘのパ
スメトリックデータに、ブランチメトリック生成部１で
生成された、時刻Ｔ＋１の状態１＋２ｘのＺ側，１２９
＋２ｘのＺ＊側のブランチメトリックを加算する。
された時刻Ｔ＋１の状態１＋２ｘの，１２９＋２ｘのパ
スメトリックデータに、ブランチメトリック生成部１で
生成された、時刻Ｔ＋１の状態１＋２ｘのＺ側，１２９
＋２ｘのＺ＊側のブランチメトリックを加算する。
【００４２】加算部３ｂは、ＳＷ部２ｃ，２ｄより入力
された時刻Ｔ＋１の状態１＋２ｘ，１２９＋２ｘのパス
メトリックデータと、ブランチメトリック生成部１で生
成された、時刻Ｔ＋１の状態１＋２ｘのＺ＊側，１２９
＋２ｘのＺ側のブランチメトリックを加算する。
された時刻Ｔ＋１の状態１＋２ｘ，１２９＋２ｘのパス
メトリックデータと、ブランチメトリック生成部１で生
成された、時刻Ｔ＋１の状態１＋２ｘのＺ＊側，１２９
＋２ｘのＺ側のブランチメトリックを加算する。
【００４３】比較選択部４ａでは、状態１＋２ｘからの
Ｚ側パスと状態１２９＋２ｘからのＺ＊側パスの比較を
行い、小さい方のパスを選択し、時刻Ｔ＋２の状態２＋
４ｘのパスメトリックデータとパス選択情報を出力す
る。
Ｚ側パスと状態１２９＋２ｘからのＺ＊側パスの比較を
行い、小さい方のパスを選択し、時刻Ｔ＋２の状態２＋
４ｘのパスメトリックデータとパス選択情報を出力す
る。
【００４４】比較選択部４ｂでは、状態１＋２ｘからの
Ｚ＊側パスと状態１２９＋２ｘからのＺ側パスの比較を
行い、小さい方のパスを選択し、時刻Ｔ＋２の状態３＋
４ｘのパスメトリックデータとパス選択情報を出力す
る。
Ｚ＊側パスと状態１２９＋２ｘからのＺ側パスの比較を
行い、小さい方のパスを選択し、時刻Ｔ＋２の状態３＋
４ｘのパスメトリックデータとパス選択情報を出力す
る。
【００４５】ラッチ１部５ａは、時刻Ｔ＋２の状態２＋
４ｘのパスメトリックデータを、またラッチ１部５ｂ
は、時刻Ｔ＋２の状態３＋４ｘのパスメトリックデータ
をそれぞれラッチしてデータ切替部６へ出力する。
４ｘのパスメトリックデータを、またラッチ１部５ｂ
は、時刻Ｔ＋２の状態３＋４ｘのパスメトリックデータ
をそれぞれラッチしてデータ切替部６へ出力する。
【００４６】上記０〜４の処理が終了すると、データ切
替部６は、ラッチ１部５ａから出力される時刻Ｔ＋２の
状態０＋４ｘのパスメトリックデータと、ラッチ１部５
ｂから出力される時刻Ｔ＋２の状態１＋４ｘのパスメト
リックデータをパスメトリックメモリ７にライトする為
にパスメトリックデータを切り替える。
替部６は、ラッチ１部５ａから出力される時刻Ｔ＋２の
状態０＋４ｘのパスメトリックデータと、ラッチ１部５
ｂから出力される時刻Ｔ＋２の状態１＋４ｘのパスメト
リックデータをパスメトリックメモリ７にライトする為
にパスメトリックデータを切り替える。
【００４７】更にラッチ１部５ａから出力される時刻Ｔ
＋２の状態２＋４ｘのパスメトリックデータと、ラッチ
１部５ｂから出力される時刻Ｔ＋２の状態３＋４ｘのパ
スメトリックデータをパスメトリックメモリ７にライト
する為に切り替える。
＋２の状態２＋４ｘのパスメトリックデータと、ラッチ
１部５ｂから出力される時刻Ｔ＋２の状態３＋４ｘのパ
スメトリックデータをパスメトリックメモリ７にライト
する為に切り替える。
【００４８】Ｓ／Ｐ変換部１０は、上記０〜４の処理に
より算出された、時刻Ｔ＋１とＴ＋２のパス選択情報を
入力し、それぞれのパス選択情報をシリアル／パラレル
変換して、パスメモリ１１のフォーマットに従ってライ
トデータを生成する。
より算出された、時刻Ｔ＋１とＴ＋２のパス選択情報を
入力し、それぞれのパス選択情報をシリアル／パラレル
変換して、パスメモリ１１のフォーマットに従ってライ
トデータを生成する。
【００４９】アドレス生成部９は、パスメトリックメモ
リ７へのライト／リードアドレスの生成、およびパスメ
モリ１１のライト／リードアドレスの生成を行う。
リ７へのライト／リードアドレスの生成、およびパスメ
モリ１１のライト／リードアドレスの生成を行う。
【００５０】タイミング生成部１３は、ブランチメトリ
ック生成部１、ＳＷ部２ａ〜２ｄ、ラッチ１部５ａ、５
ｂ、データ切替部６、Ｓ／Ｐ変換部１０、アドレス生成
部９で使用する基準となるタイミングを生成する。従っ
て、ｘ＝０〜６３までのカウントと、復号回数をカウン
トするカウンタを持ち、設定シンボルの１／２カウント
したら、パスメモリ部１１に保存されているパス選択情
報をリードし、トレースバックを行い、ビタビ復号デー
タを出力して終了する。
ック生成部１、ＳＷ部２ａ〜２ｄ、ラッチ１部５ａ、５
ｂ、データ切替部６、Ｓ／Ｐ変換部１０、アドレス生成
部９で使用する基準となるタイミングを生成する。従っ
て、ｘ＝０〜６３までのカウントと、復号回数をカウン
トするカウンタを持ち、設定シンボルの１／２カウント
したら、パスメモリ部１１に保存されているパス選択情
報をリードし、トレースバックを行い、ビタビ復号デー
タを出力して終了する。
【００５１】なお、図１記載の実施形態のようにＡＣＳ
ユニットをα個備えている場合には、ブランチメトリッ
ク生成部１から、（４系統×α）個のブランチメトリッ
クを出力し、それぞれのＡＣＳユニットへ出力し、ま
た、パスメトリックメモリ７から、パスメトリックデー
タを（４×α）個読み出して、ラッチして処理すること
ができる。
ユニットをα個備えている場合には、ブランチメトリッ
ク生成部１から、（４系統×α）個のブランチメトリッ
クを出力し、それぞれのＡＣＳユニットへ出力し、ま
た、パスメトリックメモリ７から、パスメトリックデー
タを（４×α）個読み出して、ラッチして処理すること
ができる。
【００５２】その場合、それぞれのＡＣＳユニットから
出力されたパスメトリックデータは、パスメトリックメ
モリ７にライトするが、単位時間でライトするパスメト
リックデータがα倍増える為、パスメトリックメモリ７
を１／αに分割して、ある時間でリード／ライト出来る
ようにする。ＡＣＳユニットから出力されたパス選択情
報は、同じくα倍増える為、Ｓ／Ｐ変換部１０では、シ
リアルパラレル回路を増やして、パスメモリ１１にデー
タをライトすることが必要である。
出力されたパスメトリックデータは、パスメトリックメ
モリ７にライトするが、単位時間でライトするパスメト
リックデータがα倍増える為、パスメトリックメモリ７
を１／αに分割して、ある時間でリード／ライト出来る
ようにする。ＡＣＳユニットから出力されたパス選択情
報は、同じくα倍増える為、Ｓ／Ｐ変換部１０では、シ
リアルパラレル回路を増やして、パスメモリ１１にデー
タをライトすることが必要である。
【００５３】図３は、本発明の他の実施の形態を示すブ
ロック図である。本実施の形態は、図１の実施の形態に
ｍｉｎレジスタ１４及び減算部１５を付加した点を特徴
としており、他の構成要素は図１の実施の形態と同様で
あるので、以下、該特徴点に関係する部分ついて説明
し、図１と同一構成要素の説明は省略する。
ロック図である。本実施の形態は、図１の実施の形態に
ｍｉｎレジスタ１４及び減算部１５を付加した点を特徴
としており、他の構成要素は図１の実施の形態と同様で
あるので、以下、該特徴点に関係する部分ついて説明
し、図１と同一構成要素の説明は省略する。
【００５４】図３において、比較選択回路４ａ、４ｂ
は、入力されるパスメトリックデータの小さい方を選択
する回路になっている。ｍｉｎレジスタ１４は、データ
切替部６より出力されるパスメトリックデータを状態０
から状態２５５までの中で一番小さいものを選択しラッ
チしておく。
は、入力されるパスメトリックデータの小さい方を選択
する回路になっている。ｍｉｎレジスタ１４は、データ
切替部６より出力されるパスメトリックデータを状態０
から状態２５５までの中で一番小さいものを選択しラッ
チしておく。
【００５５】減算部１５では、パスメトリックメモリ７
からパスメトリックデータを読み出し、読み出したパス
メトリックデータからｍｉｎレジスタ１４の値を減算し
て、ラッチ２部８へ出力する。ｍｉｎレジスタ１４の切
替は、状態０のパスメトリックデータを読み出す時であ
る。
からパスメトリックデータを読み出し、読み出したパス
メトリックデータからｍｉｎレジスタ１４の値を減算し
て、ラッチ２部８へ出力する。ｍｉｎレジスタ１４の切
替は、状態０のパスメトリックデータを読み出す時であ
る。
【００５６】ここで、読み出したパスメトリックデータ
が全て１（ａｌｌ １）の時は、ｍｉｎレジスタの値を
減算しても、減算した値は使用せず、もともとのａｌｌ
１のデータを出力する。こうすることで、ＡＣＳ回路
で使用するパスメトリックデータから、２シンボル前の
パスメトリックデータの最小値を引いているので、パス
メトリックデータの値が大きくなるのを抑える。
が全て１（ａｌｌ １）の時は、ｍｉｎレジスタの値を
減算しても、減算した値は使用せず、もともとのａｌｌ
１のデータを出力する。こうすることで、ＡＣＳ回路
で使用するパスメトリックデータから、２シンボル前の
パスメトリックデータの最小値を引いているので、パス
メトリックデータの値が大きくなるのを抑える。
【００５７】
【発明の効果】本発明は、ＡＣＳ回路から出力されたパ
スメトリックデータを次の時間のパスメトリックデータ
として使用しているので、パスメトリックメモリからパ
スメトリックデータをリードする回数が半分になり、ま
た、パスメトリックメモリへパスメトリックデータをラ
イトする回数も半分になるため、ＲＡＭへのアクセスが
半減し、消費電力を減らすことができる。
スメトリックデータを次の時間のパスメトリックデータ
として使用しているので、パスメトリックメモリからパ
スメトリックデータをリードする回数が半分になり、ま
た、パスメトリックメモリへパスメトリックデータをラ
イトする回数も半分になるため、ＲＡＭへのアクセスが
半減し、消費電力を減らすことができる。
【００５８】また、パスメトリックメモリへのアクセス
回数が半分になり、ＡＣＳから出力したパスメトリック
データを再び入力して、使用するので、同じ処理能力で
ＡＣＳの回路を半減することが出来る。
回数が半分になり、ＡＣＳから出力したパスメトリック
データを再び入力して、使用するので、同じ処理能力で
ＡＣＳの回路を半減することが出来る。
【図１】本発明の一実施例を示すブロック図である。
【図２】ＡＣＳユニットの処理の流れを示す状態遷移図
である。
である。
【図３】本発明の他の実施例を示すブロック図である。
１ ブランチメトリック生成部 ２ａ〜２ｄ ＳＷ部 ３ａ，３ｂ 加算部 ４ａ，４ｂ 比較選択部 ５ａ，５ｂ ラッチ１部 ６ データ切替部 ７ パスメトリックメモリ ８ ラッチ２部 ９ アドレス生成部 １０ Ｓ／Ｐ変換部 １１ パスメモリ １２ トレースバック部 １３ タイミング生成部 １４ ｍｉｎレジスタ １５ 減算部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 八木 祥晴 静岡県掛川市下俣800番地 静岡日本電気 株式会社内 Ｆターム(参考） 5B001 AA10 AB02 5J065 AA01 AB01 AC01 AD10 AE06 AF01 AF03 AH02 AH06 AH15 AH23
Claims (4)
- 【請求項１】 復調シンボルを入力してブランチメトリ
ックを生成するブランチメトリック生成部と、パスメト
リックデータを記憶するパスメトリックメモリと、パス
選択情報を記憶するパスメモリと、時刻毎に前記ブラン
チメトリックと前記パスメトリックデータを加算する加
算部と該加算結果を比較して小さい方を次時刻のパスメ
トリックデータ及びパス選択情報として算出する比較選
択部を有するＡＣＳ（add compare select）装置と、前
記比較選択部から出力されるパスメトリックデータ及び
パス選択情報の前記パスメトリックメモリ及びパスメモ
リへの書込と前記パスメトリックメモリ及びパスメモリ
からの前記パスメトリックデータ及びパス選択情報の読
み出しを制御する記憶制御手段とを有するビタビ復号器
において、 前記ブランチメトリック生成部は、入力される復調シン
ボルを２シンボル分入力して、時刻Ｔと時刻Ｔ＋１のブ
ランチメトリックを生成する機能を備えており、前記Ａ
ＣＳ装置は、前記パスメトリックメモリより読み出され
た時刻Ｔのパスメトリックデータと前記時刻Ｔのブラン
チメトリックを入力して、時刻Ｔ＋１のパスメトリック
データを算出して保持するとともに、該保持された時刻
Ｔ＋１のパスメトリックデータと前記時刻Ｔ＋１のブラ
ンチメトリックを入力して、時刻Ｔ＋２のパスメトリッ
クデータを算出して保持する機能を備えており、前記記
憶制御手段は、前記パスメトリックメモリに対して、前
記時刻Ｔ＋１のパスメトリックデータの書込は省略し、
前記時刻Ｔ＋２のパスメトリックデータのみを書き込む
機能を備えていることを特徴とするビタビ復号器。 - 【請求項２】 前記ＡＣＳ装置は、複数のＡＣＳ回路を
並列に備えたＡＣＳユニットとして構成され、該ＡＣＳ
ユニットにより、前記ブランチメトリック生成部で生成
された複数のブランチメトリックと前記パスメトリック
メモリより読み出された複数のパスメトリックデータを
一グループとして、グループ単位に処理する機能を有し
ていることを特徴とする請求項１記載のビタビ復号器。 - 【請求項３】 前記ＡＣＳ装置は、前記ＡＣＳユニット
をα個（αは２以上の整数）備えていることを特徴とす
る請求項２記載のビタビ復号器。 - 【請求項４】 前記時刻Ｔ＋２に前記パスメトリックメ
モリに記憶されるパスメトリックデータの中で一番小さ
いものを選択してラッチするｍｉｎレジスタと、前記パ
スメトリックメモリから読み出されたパスメトリックデ
ータから前記ｍｉｎレジスタの値を減算して前記パスメ
トリックデータとして出力する減算部を備えていること
を特徴とする請求項１〜３のいずれかに記載のビタビ復
号器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000140830A JP3501725B2 (ja) | 2000-05-12 | 2000-05-12 | ビタビ復号器 |
| US09/849,989 US6792570B2 (en) | 2000-05-12 | 2001-05-08 | Viterbi decoder with high speed processing function |
| GB0111593A GB2366495B (en) | 2000-05-12 | 2001-05-11 | Viterbi decoder with high speed processing function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000140830A JP3501725B2 (ja) | 2000-05-12 | 2000-05-12 | ビタビ復号器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001320284A true JP2001320284A (ja) | 2001-11-16 |
| JP3501725B2 JP3501725B2 (ja) | 2004-03-02 |
Family
ID=18648051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000140830A Expired - Fee Related JP3501725B2 (ja) | 2000-05-12 | 2000-05-12 | ビタビ復号器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6792570B2 (ja) |
| JP (1) | JP3501725B2 (ja) |
| GB (1) | GB2366495B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100834663B1 (ko) * | 2002-03-11 | 2008-06-02 | 삼성전자주식회사 | 직접 메모리 접근을 이용한 비터비 복호기 및 비터비 복호 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| FI20021656A0 (fi) | 2002-09-16 | 2002-09-16 | Nokia Corp | Menetelmä ja järjestely dekoodauksen suorittamiseksi |
| EP1450493A1 (en) | 2003-02-19 | 2004-08-25 | Nokia Corporation | Viterbi decoder with path metric calculations over two trellis columns and routing of path metrics in the memory |
| AU2003221526A1 (en) * | 2003-03-27 | 2004-10-18 | Nokia Corporation | List output viterbi decoder with blockwise acs and traceback |
| US7522679B2 (en) * | 2003-10-01 | 2009-04-21 | Paradyne Corporation | System and method for adapting to a change in constellation density while receiving a signal |
| US7359464B2 (en) * | 2003-12-31 | 2008-04-15 | Intel Corporation | Trellis decoder and method of decoding |
| DE102004038754A1 (de) * | 2004-08-09 | 2006-02-23 | Micronas Gmbh | Decoder und Verfahren zum Durchführen eines Viterbi-Algorithmus |
| KR100725931B1 (ko) * | 2004-12-17 | 2007-06-11 | 한국전자통신연구원 | 하이브리드 역추적 장치 및 그를 이용한 고속 비터비 복호시스템 |
| US20070266303A1 (en) * | 2006-04-27 | 2007-11-15 | Qualcomm Incorporated | Viterbi decoding apparatus and techniques |
| US8943392B2 (en) * | 2012-11-06 | 2015-01-27 | Texas Instruments Incorporated | Viterbi butterfly operations |
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|---|---|---|---|---|
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| FR2718865B1 (fr) | 1994-04-15 | 1996-07-19 | Texas Instruments France | Procédé et dispositif à processeur de signaux numériques pour la mise en Óoeuvre d'un algorithme de Viterbi. |
| JP3241210B2 (ja) * | 1994-06-23 | 2001-12-25 | 沖電気工業株式会社 | ビタビ復号方法及びビタビ復号回路 |
| JP3711290B2 (ja) | 1994-07-04 | 2005-11-02 | 沖電気工業株式会社 | ディジタル演算回路 |
| JP3521584B2 (ja) * | 1995-11-16 | 2004-04-19 | ソニー株式会社 | 最尤復号化器および情報再生装置 |
| JP2798123B2 (ja) | 1995-11-17 | 1998-09-17 | 日本電気株式会社 | ビタビ復号装置 |
| JPH09232973A (ja) * | 1996-02-28 | 1997-09-05 | Sony Corp | ビタビ復号器 |
| JPH09232972A (ja) * | 1996-02-28 | 1997-09-05 | Sony Corp | ビタビ復号器 |
| JPH10209882A (ja) | 1997-01-24 | 1998-08-07 | Japan Radio Co Ltd | ビタビ復号方法 |
| KR100484127B1 (ko) * | 1997-08-07 | 2005-06-16 | 삼성전자주식회사 | 비터비디코더 |
| JPH11186918A (ja) | 1997-12-18 | 1999-07-09 | Kokusai Electric Co Ltd | ビタビ復号器 |
| GB2335578B (en) | 1998-03-17 | 2000-07-12 | Samsung Electronics Co Ltd | Add-compare selection circuit |
| JP2000138595A (ja) * | 1998-10-29 | 2000-05-16 | Nec Corp | ビタビ復号器 |
| JP2000210095A (ja) | 1999-01-20 | 2000-08-02 | Ajinomoto Co Inc | キシリト―ル又はｄ―キシルロ―スの製造法 |
| US6333954B1 (en) | 1999-10-21 | 2001-12-25 | Qualcomm Incorporated | High-speed ACS for Viterbi decoder implementations |
| KR20010101457A (ko) * | 1999-11-10 | 2001-11-14 | 다니구찌 이찌로오, 기타오카 다카시 | 적응 어레이 통신 시스템 및 수신기 |
| JP3515720B2 (ja) | 1999-11-22 | 2004-04-05 | 松下電器産業株式会社 | ビタビ復号器 |
-
2000
- 2000-05-12 JP JP2000140830A patent/JP3501725B2/ja not_active Expired - Fee Related
-
2001
- 2001-05-08 US US09/849,989 patent/US6792570B2/en not_active Expired - Fee Related
- 2001-05-11 GB GB0111593A patent/GB2366495B/en not_active Expired - Fee Related
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| KR100834663B1 (ko) * | 2002-03-11 | 2008-06-02 | 삼성전자주식회사 | 직접 메모리 접근을 이용한 비터비 복호기 및 비터비 복호 방법 |
Also Published As
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|---|---|
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| US6792570B2 (en) | 2004-09-14 |
| GB0111593D0 (en) | 2001-07-04 |
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| GB2366495B (en) | 2003-08-20 |
| US20010044921A1 (en) | 2001-11-22 |
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