JP3535833B2 - ブロックインタリーブ装置，ブロックデインタリーブ装置，ブロックインタリーブ方法，およびブロックデインタリーブ方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】技術分野 この発明は、衛星放送・地上波放送・ケーブル放送など
のディジタル伝送及びハードディスクなどの記憶装置の
読み出し・書き込みにおいて必要とされるブロックイン
タリーブ装置，ブロックデインタリーブ装置，ブロック
インタリーブ方法，およびブロックデインタリーブ方法
に関するものである。

【０００２】背景技術 ブロックインタリーブはバースト誤りに対する対策とし
て有効なものである。これを、衛星放送を例にとって説
明すると、地上の放送局からの電波は衛星に送出され、
衛星で中継されて、家庭に設けた衛星放送受信機によっ
て受信される。

【０００３】ここで、放送局から衛星を介して家庭に向
けて送信された電波は、伝送経路中で雷や雨等があると
妨害を受け、その妨害を受けている間中、データに誤り
が生じてしまう。これがバースト誤りと言われるもので
ある。

【０００４】ディジタル伝送では予めエラー訂正用の情
報が本来のデータに付加されているので、各セグメント
において一定範囲内のビットの誤りであればこれを訂正
することが可能であるが、バースト誤りのような連続し
た誤りはこれを訂正することができない。

【０００５】そこで、予め伝送すべきデータを時間的に
分散させておくことにより（その一手法がブロックイン
タリーブである）、伝送の過程でバースト誤りが生じた
としても、受信側で予め分散されていたデータの時間的
位置を復元する際に（その一手法がブロックデインタリ
ーブである）、バースト誤りが分散され、個々のデータ
ブロックでは誤りをエラー訂正可能な範囲のビット数に
収まるようにすることができる。

【０００６】このようなブロックインタリーブやブロッ
クデインタリーブを行おうとすれば、本来１ブロック
（Ｌ×Ｍデータ）の記憶領域を持つ記憶装置２面を用い
てこれらの記憶装置に書き込みと読み出しを交互に繰り
返す処理が必要になるが、ブロックインタリーブやブロ
ックデインタリーブを小回路規模かつ低消費電力で実現
できるものの１つとして、従来、例えば特表平８−５１
１３９３号公報に示されたものがあった。

【０００７】図１３はこの従来のブロックインタリーブ
の動作を模式的に示すものであり、ここでは、説明の簡
単化のために、４行５列のデータに対し、ブロックイン
タリーブを行う場合を例にとって説明する。

【０００８】この方式は、ブロックインタリーブ装置の
記憶装置のアドレスが図１３(a)のように割り当てられ
ているとすると、まず、アドレスの増加分ＲＥＧを１と
し、０→１→２→……→１９の順で、すなわちそのアド
レスが１ずつ増加する順に従ってデータを書き込んでゆ
く。次に、図１３(b)に示されているように、アドレス
が５ずつ増加する順に従ってデータを読み出す。即ち、
ＲＥＧに５を乗じ、図１３(a)におけるアドレス０を初
期値として、１入力データ毎に５増加するアドレスを順
次生成するが、その際、アドレスが１９（＝４×５−
１）を越えるとこの１９による剰余をアドレスとして使
用する。そして、この生成規則に従って生成したアドレ
スに従い、まず、図１３(a)において既に書き込まれて
いるデータを、図１３(b)においてこの生成したアドレ
スの順に読み出し、その読み出しが終了した後に、図１
３(b)において読み出しを行ったのと同じ順で同じアド
レスに対しデータの書き込みを行なう。

【０００９】次に、図１３(c)に示されているように、
このＲＥＧに対し５を乗じるが、その値２５が１９を越
えるとこの１９による剰余をＲＥＧの値として使用す
る。そして、図１３(a)に示されているアドレスの配置
を基準とし、そのアドレス０を初期値として、図１３
(c)において１入力データ毎に６（＝２５−１９）増加
するアドレスを順次生成し、アドレスが１９（＝４×５
−１）を越えると、この１９による剰余をアドレスとし
て使用することにより読み出しを行い、図１３(c)にお
いてその読み出しが終了した後に、読み出しを行ったの
と同じ順で同じアドレスに対しデータの書き込みを行な
う。

【００１０】以下、同様の処理を繰り返すことにより、
順次異なるアドレスの順で読み出しを行い、読み出しを
行ったのと同じ順で同じアドレスに対し書き込みを行っ
てゆけば、この例では図１３(j)の時点において、図１
３(a)と同様のアドレスの順に戻る。

【００１１】このような手順を繰り返すことにより、図
１４に示すように、１ブロック（Ｌ×Ｍデータ）の記憶
領域を持つＲＡＭ２０２を用いてブロックインタリーブ
を行うことが可能である。これはＲＡＭ制御装置２００
による書き込み読み出し制御、およびアドレス生成装置
２０１により生成するアドレスを上述のように工夫する
ことにより実現しているものである。

【００１２】この従来例のブロックインタリーブ装置に
おけるアドレス生成規則は以下の通りである。

【００１３】即ち、ｎ番目のアドレスをAb(n)、記憶装
置の行の数をＬ、列の数をＭ、ｂを０以上の整数、ｘを
０以上ｂ以下の任意の整数とすると、

【００１４】 Ab(n)＝（Ab（ｎ−１）＋Ｍ＊＊（ｂ−ｘ））ｍｏｄ（Ｌ×Ｍ−１）…(1)

【００１５】また、ＲＥＧ＝（Ｍ＊＊（ｂ−ｘ））ｍｏ
ｄ（Ｌ×Ｍ−１）

【００１６】ただし、Ab(0)＝０とする。また、＊＊は
べき乗を表わす。

【００１７】また、このようにしてブロックインタリー
ブを行ったデータに対しブロックデータインタリーブを
行うには、ブロックデインタリーブ装置の記憶装置のア
ドレスが図１３(k)のように割り当てられているとする
と、まず、ＲＥＧを１とし、０→１→２→……→１９の
順で、すなわちそのアドレスが１ずつ増加する順に従っ
てデータを書き込んでゆく。次に、図１３(l)に示され
ているように、アドレスが４ずつ増加する順に従ってデ
ータを読み出す。即ち、ＲＥＧに４を乗じ、図１３(k)
におけるアドレス０を初期値として、１入力データ毎に
４増加するアドレスを順次生成するが、その際、アドレ
スが１９（＝４×５−１）を越えるとこの１９による剰
余をアドレスとして使用する。そして、この生成規則に
従って生成したアドレスに従い、まず、図１３(k)にお
いて既に書き込まれているデータを、図１３(l)におい
てこの生成したアドレスの順に読み出し、その読み出し
が終了した後に、図１３(l)において読み出しを行った
のと同じ順で同アドレスに対しデータの書き込みを行な
う。

【００１８】次に、図１３(m)に示されているように、
このＲＥＧに対し４を乗じるが、その値が１９を越える
とこの１９による剰余をＲＥＧの値として使用する。こ
の場合ＲＥＧの値１６は１９以下であるので、この値１
６をそのままＲＥＧの値として使用する。

【００１９】そして、図１３(k)に示されているアドレ
スの配置を基準とし、そのアドレス０を初期値として、
１入力データ毎に１６増加するアドレスを順次生成し、
アドレスが１９（＝４×５−１）を越えるとこの１９に
よる剰余をアドレスとして使用することにより読み出し
を行い、図１３(m)において読み出しが終了した後に、
読み出しを行ったのと同じ順で同じアドレスに対しデー
タの書き込みを行なう。

【００２０】以下、同様の処理を繰り返すことにより、
順次異なるアドレスの順で読み出しを行い、読み出しを
行ったのと同じ順で同じアドレスに対し書き込みを行っ
てゆけば、この例では図１３(t)の時点において、図１
３(k)と同様のアドレスの順に戻る。

【００２１】このような手順を繰り返すことにより、図
１４に示すように、１ブロックの記憶領域を持つＲＡＭ
２０２を用いてブロックデインタリーブを行うことが可
能である。これはＲＡＭ制御装置２００による書き込み
読み出し制御、およびアドレス生成装置２０１により生
成するアドレスを上述のように工夫することにより実現
しているものである。

【００２２】この従来例のブロックデインタリーブ装置
におけるアドレス生成規則は以下の通りである。

【００２３】 Ab(n)＝（Ab（ｎ−１）＋Ｌ＊＊（ｂ−ｘ））ｍｏｄ（Ｌ×Ｍ−１）…(2)

【００２４】また、ＲＥＧ＝（Ｌ＊＊（ｂ−ｘ））ｍｏ
ｄ（Ｌ×Ｍ−１）

【００２５】ただし、Ab(0)＝０とする。

【００２６】この式(2)は式(1)のＭをＬに変更したもの
である。従来のブロックインタリーブ装置およびブロッ
クデインタリーブ装置は以上のように構成されており、
上述のように１ブロックの記憶領域を持つ記憶装置１面
のみを用いてブロックインタリーブおよびブロックデイ
ンタリーブを行うことができ、装置の省面積化、および
低消費電力化を実現できるものである。

【００２７】しかしながら、このようなブロックインタ
リーブ装置やブロックデインタリーブ装置は、コストや
消費電力の観点から、より小面積で低消費電力であるこ
とが望ましく、回路面積のより省面積化やさらなる低消
費電力化の実現が要請されていた。

【００２８】本発明は、記憶装置の制御装置を最適化す
ることにより、回路面積のより省面積化や、より低消費
電力化を実現できるブロックインタリーブ装置，ブロッ
クデインタリーブ装置，ブロックインタリーブ方法，お
よびブロックデインタリーブ方法を得ることを目的とす
る。

【００２９】発明の開示 本願の請求項１の発明に係るブロックインタリーブ装置
は、（Ｌ×Ｍ）個のアドレス（Ｌ，Ｍは２以上の整数）
が割り当てられた記憶手段と、該記憶手段に対し、ブロ
ックインタリーブすべき（Ｌ×Ｍ）個のデータを単位と
するブロックを書き込み，読み出す際のアドレスを生成
するアドレス生成手段と、該アドレス生成手段により生
成されたアドレスを用いて、上記記憶手段が上記データ
の書き込みおよび読み出しを切り替えて行うように動作
制御を行う制御手段とを備え、上記アドレス生成手段
は、ブロック番号ｂのブロックが入力される毎に、α
（αは２以上の整数）とＭの(b-x)乗（ｘは０以上ｂ以
下の整数、ｂは０以上の整数）との乗算結果を生成する
乗算手段と、上記乗算手段による乗算結果と比較基準値
Ｌ×M-1との大小を比較する第１の比較手段を有し、そ
の比較結果に基づき上記乗算結果より可能な限り上記Ｌ
×M-1を減算して上記乗算結果のオーバーフローを抑え
ることにより上記ブロック番号ｂのブロックに対するア
ドレスの増分値REGを出力する第１のオーバーフロー処
理手段と、ブロック番号ｂのブロックが入力される毎
に、上記第１のオーバーフロー処理手段により出力され
るアドレスの増分値REGに対し、上記ブロック番号ｂのn
-1番目（ｎは１以上Ｌ×M-1以下の整数）のアドレスAb
(n-1)を順次加算することにより上記ブロック番号ｂの
ブロック内のｎ番目のアドレスAb(n)を順次生成する加
算手段と、上記加算手段による加算結果と比較基準値Ｌ
×M-1との大小を比較する第２の比較手段を有し、その
比較結果に基づき上記加算結果より可能な限り上記Ｌ×
M-1を減算して上記加算結果のオーバーフローを抑える
ことにより上記記憶手段に対し実際に供給するアドレス
を出力する第２のオーバーフロー処理手段とを有し、上
記第１の比較手段は、上記乗算結果と上記比較基準値Ｌ
×M-1とを比較する際に、上記Ｌ×M-1に代えて、上記乗
算結果に含まれる，上記Ｌ×M-1を越える最小値Ａを上
記比較基準値として使用し、大小比較を行うようにした
ものである。

【００３０】本願の請求項１の発明に係るブロックイン
タリーブ装置は、記憶手段に対する書き込み読み出しを
行う際に、上述のようなアドレス生成を行うことによ
り、１ブロックの記憶領域を持つ記憶手段１面でのブロ
ックインタリーブ動作を可能とし、かつアドレス生成手
段の回路規模を縮小可能とする。

【００３１】本願の請求項２の発明に係るブロックイン
タリーブ装置は、（Ｌ×Ｍ）個のアドレス（Ｌ，Ｍは２
以上の整数）が割り当てられた記憶手段と、該記憶手段
に対し、ブロックインタリーブすべき（Ｌ×Ｍ）個のデ
ータを単位とするブロックを書き込み，読み出す際のア
ドレスを生成するアドレス生成手段と、該アドレス生成
手段により生成されたアドレスを用いて、上記記憶手段
が上記データの書き込みおよび読み出しを切り替えて行
うように動作制御を行う制御手段とを備え、上記アドレ
ス生成手段は、ブロック番号ｂ（ｂは１以上の整数）の
ブロックに対するアドレスの増分値REG(b)を記憶するア
ドレス増分値記憶手段と、ブロック番号０のブロックに
対するアドレスの増分値REG(0)としてα（αは２以上の
整数）を上記アドレス増分値記憶手段に初期設定する第
１の初期値設定手段と、上記アドレス増分値記憶手段の
記憶出力値REG(c)(c=b-1)に対しＭを乗算する乗算手段
と、上記乗算手段による乗算結果と比較基準値Ｌ×M-1
との大小を比較する第１の比較手段を有し、その比較結
果に基づき上記乗算結果より可能な限り上記Ｌ×M-1を
減算することにより、α×Ｍ＊＊（ｂ−ｘ）ｍｏｄ（Ｌ
×Ｍ−１）に相当する演算（＊＊はべき乗、ｍｏｄは剰
余、ｘは０以上ｂ以下の整数）を行って、オーバーフロ
ーを抑えるとともに、上記演算結果をブロック番号ｂの
ブロックに対するアドレスの増分値REG(b)として上記ア
ドレス増分値記憶手段に出力する第１のオーバーフロー
処理手段と、ブロック番号ｂ（ｂは１以上の整数）のブ
ロックの中のｎ番目（ｎは１以上Ｌ×Ｍ−１以下の整
数）のアドレスAb(n)を記憶し上記記憶手段のアドレス
入力に出力するアドレス記憶手段と、ブロック番号ｂの
ブロックに対する０番目のアドレスAb(0)を上記アドレ
ス記憶手段に初期設定する第２の初期値設定手段と、上
記アドレス記憶手段の記憶出力値Ab(p)に対し(p=n-1)上
記アドレス増分値記憶手段からのアドレスの増分値REG
(b)を加算する加算手段と、上記加算手段による加算結
果と比較基準値Ｌ×M-1との大小を比較する第２の比較
手段を有し、その比較結果に基づき上記加算結果より可
能な限り上記Ｌ×M-1を減算することにより（Ab(n-1)＋
α×Ｍ＊＊（ｂ−ｘ））ｍｏｄ（Ｌ×Ｍ−１）に相当す
る演算を行って上記加算結果のオーバーフローを抑える
とともに、上記演算結果をブロック番号ｂのブロックに
対する第ｎ番目のアドレスAb(n)として上記アドレス記
憶手段に出力する第２のオーバーフロー処理手段とを有
するものであり、上記第１の比較手段は、上記乗算結果
と上記比較基準値Ｌ×M-1とを比較する際に、上記Ｌ×M
-1に代えて、上記乗算結果に含まれる，上記Ｌ×M-1を
越える最小値Ａを上記比較基準値として使用し、大小比
較を行うようにしたものである。

【００３２】本願の請求項２の発明に係るブロックイン
タリーブ装置は、記憶手段に対する書き込み読み出しを
行う際に、上述のようなアドレス生成を行うことによ
り、１ブロックの記憶領域を持つ記憶手段１面でのブロ
ックインタリーブ動作を可能とし、かつアドレス生成手
段の回路規模を縮小可能とする。

【００３３】本願の請求項３の発明に係るブロックイン
タリーブ装置は、請求項２記載のブロックインタリーブ
装置において、上記第１の初期値設定手段は、上記αを
発生する第１の定数発生手段と、リセット信号の投入時
に上記第１の定数発生手段からの上記αを選択し上記ア
ドレス増分値記憶手段に出力する第１のセレクタとを有
するものであり、上記第１のオーバーフロー処理手段
は、上記乗算手段の出力と上記アドレス増分値記憶手段
の出力とを入力とし、上記各ブロックの先頭において該
乗算手段の出力を選択し、それ以外の期間は上記アドレ
ス増分値記憶手段の出力を選択する第２のセレクタと、
上記第２のセレクタの出力と上記比較基準値Ａとを比較
する第１の比較手段と、上記第２のセレクタの出力より
上記Ｌ×M-1を減算する第１の減算手段と、上記第２の
セレクタの出力と上記第１の減衰手段の出力とを入力と
し、上記第２のセレクタの出力が上記比較基準値以上の
場合上記第１の減衰手段の出力を選択し、上記第２のセ
レクタの出力が上記比較基準値未満の場合該第２のセレ
クタの出力を選択する第３のセレクタとを有し、リセッ
ト信号の非投入期間に上記第１のセレクタを介して上記
第３のセレクタの出力を上記アドレス増分値記憶手段に
出力するようにしたものである。

【００３４】本願の請求項３の発明に係るブロックイン
タリーブ装置は、上述のような第１の初期値設定手段，
第１のオーバーフロー処理手順の構成とすることによ
り、剰余を求めることが可能な時点で直ちに剰余を求め
てからＭの乗算を行うことにより、等価的にＭの値をべ
き乗して剰余を求めるようにしており、このため、乗算
および剰余の算出に時間を要さず、定速な演算でもアド
レス生成を可能とする。

【００３５】本願の請求項４の発明に係るブロックイン
タリーブ装置は、請求項２記載のブロックインタリーブ
装置において、上記第１の比較手段は、上記比較基準値
として、上記Ｌ×M-1を越える最小値Ａに代えて、Ｌ×M
-1＜Ｂ＜Ａを満たし、かつ該比較手段を構成する論理ゲ
ート数が最小になるように選定した値Ｂを使用するよう
にしたものである。

【００３６】本願の請求項４の発明に係るブロックイン
タリーブ装置は、上述のような比較基準値を使用するこ
とにより、第１の比較手段の回路面積をより縮小可能と
し、このためアドレス生成手段の回路規模をより縮小可
能とする。

【００３７】本願の請求項５の発明に係るブロックイン
タリーブ装置は、請求項２記載のブロックインタリーブ
装置において、上記第２の初期値設定手段は、値０を発
生する第２の定数発生手段と、リセット信号の投入時に
上記第２の定数発生手段からの値０を選択し上記アドレ
ス記憶手段に出力する第４のセレクタとを有するもので
あり、上記第２のオーバーフロー処理手段は、上記加算
手段の出力と比較基準値Ｌ×Ｍ−１とを比較する第２の
比較手段と、上記加算手段の出力より上記比較基準値Ｌ
×M-1を減算する第２の減算手段と、上記加算手段の出
力と上記第２の減算手段の出力とを入力とし、上記加算
手段の出力が上記比較基準値以上の場合上記第２の減算
手段の出力を選択し、上記加算手段の出力が上記比較基
準値未満の場合該加算手段の出力を選択する第５のセレ
クタとを有し、リセット信号の非投入期間に上記第４の
セレクタを介して上記第５のセレクタの出力を上記アド
レス記憶手段に出力するようにしたものである。

【００３８】本願の請求項５の発明に係るブロックイン
タリーブ装置は、上述のように構成したことにより、第
１のオーバーフロー処理手段に比べ第２のオーバーフロ
ー処理手段の構成が簡略化され、このためアドレス生成
手段の回路規模をより縮小可能とする。

【００３９】本願の請求項６の発明に係るブロックイン
タリーブ装置、請求項２記載のブロックインタリーブ装
置において、前記αとＬ×M-1との間に公約数が存在し
ないように、これらの値を設定するようにしたものであ
る。

【００４０】本願の請求項６の発明に係るブロックイン
タリーブ装置は、上述のように構成したことにより、ア
ドレスの生成規則が破綻するのを防止し、記憶手段、ア
ドレス生成手段を最適化し、最小限の回路面積により、
ブロックインタリーブを行うことを可能とする。

【００４１】本願の請求項７の発明に係るブロックイン
タリーブ装置は、請求項２記載のブロックインタリーブ
装置において、前記αとＭの(-x)乗が等しくないよう
に、これらの値を設定するようにしたものである。

【００４２】本願の請求項７の発明に係るブロックイン
タリーブ装置は、上述のように構成したことにより、最
初の書き込みの時点においてアドレスを連続して書き込
みを行うのを防止し、記憶手段、アドレス生成手段を最
適化し、最小限の回路面積により、ブロックインタリー
ブを行うことを可能とする。

【００４３】本願の請求項８の発明に係るブロックイン
タリーブ装置は、請求項２記載のブロックインタリーブ
装置において、前記α、Ｌ、Ｍの値を、それぞれα=2
0、Ｌ=8、Ｍ=203としたものである。

【００４４】本願の請求項８の発明に係るブロックイン
タリーブ装置は、上述のように構成したことにより、ア
ドレス生成手段を構成する第１の比較手段の面積が低減
し、記憶手段、アドレス生成手段を最適化し、最小限の
回路面積により、ブロックインタリーブ装置を行うこと
を可能とする。

【００４５】本願の請求項９の発明に係るブロックイン
タリーブ装置は、請求項２記載のブロックインタリーブ
装置において、前記（Ｌ，Ｍ）の値を、L=96×X(X=1,2,
4),M=2,…,13あるいはM=2,…,13,L=96×X(X=1,2,4)の７
２通りのいずれかの値としたものである。

【００４６】本願の請求項９の発明に係るブロックイン
タリーブ装置は、上述のように構成したことにより、ア
ドレス生成手段を構成する第１の比較手段の面積が低減
し、記憶手段、アドレス生成手段を最適化し、最小限の
回路面積により、ブロックインタリーブを行うことを可
能とする。

【００４７】本願の請求項１０の発明に係るブロックイ
ンタリーブ装置は、（Ｌ×Ｍ）個のアドレス（Ｌ，Ｍは
２以上の整数）が割り当てられた記憶手段と、該記憶手
段に対し、ブロックデインタリーブすべき（Ｌ×Ｍ）個
のデータを単位とするブロックを書き込み，読み出す際
のアドレスを生成するアドレス生成手段と、該アドレス
生成手段により生成されたアドレスを用いて、上記記憶
手段が上記データの書き込みおよび読み出しを切り替え
て行うように動作制御を行う制御手段とを備え、上記ア
ドレス生成手段は、ブロック番号ｂのブロックが入力さ
れる毎に、α（αは２以上の整数）とＬの(b-x)乗（ｘ
は０以上ｂ以下の整数、ｂは０以上の整数）との乗算結
果を生成する乗算手段と、上記乗算手段による乗算結果
と比較基準値Ｌ×M-1との大小を比較する第１の比較手
段を有し、その比較結果に基づき上記乗算結果より可能
な限り上記Ｌ×M-1を減算して上記乗算結果のオーバー
フローを抑えることにより上記ブロック番号ｂのブロッ
クに対するアドレスの増分値REGを出力する第１のオー
バーフロー処理手段と、ブロック番号ｂのブロックが入
力される毎に、上記第１のオーバーフロー処理手段によ
り出力されるアドレスの増分値REGに対し、上記ブロッ
ク番号ｂのn-1番目（ｎは１以上Ｌ×M-1以下の整数）の
アドレスAb(n-1)を順次加算することにより上記ブロッ
ク番号ｂのブロック内のｎ番目のアドレスAb(n)を順次
生成する加算手段と、上記加算手段による加算結果と比
較基準値Ｌ×M-1との大小を比較する第２の比較手段を
有し、その比較結果に基づき上記加算結果より可能な限
り上記Ｌ×M-1を減算して上記加算結果のオーバーフロ
ーを抑えることにより上記記憶手段に対し実際に供給す
るアドレスを出力する第２のオーバーフロー処理手段と
を有し、上記第１の比較手段は、上記乗算結果と上記比
較基準値Ｌ×M-1とを比較する際に、上記Ｌ×M-1に代え
て、上記乗算結果に含まれる，上記Ｌ×M-1を越える最
小値Ａを上記比較基準値として使用し、大小比較を行う
ようにしたものである。

【００４８】本願の請求項１０の発明に係るブロックデ
インタリーブ装置は、記憶手段に対する書き込み読み出
しを行う際に、上述のようなアドレス生成を行うことに
より、１ブロックの記憶領域を持つ記憶手段１面でのブ
ロックデインタリーブ動作を可能とし、かつアドレス生
成手段の回路規模を縮小可能とする。

【００４９】本願の請求項１１の発明に係るブロックデ
インタリーブ装置は、（Ｌ×Ｍ）個のアドレス（Ｌ，Ｍ
は２以上の整数）が割り当てられた記憶手段と、該記憶
手段に対し、ブロックデインタリーブすべき（Ｌ×Ｍ）
個のデータを単位とするブロックを書き込み，読み出す
際のアドレスを生成するアドレス生成手段と、該アドレ
ス生成手段により生成されたアドレスを用いて、上記記
憶手段が上記データの書き込みおよび読み出しを切り替
えて行うように動作制御を行う制御手段とを備え、上記
アドレス生成手段は、ブロック番号ｂ（ｂは１以上の整
数）のブロックに対するアドレスの増分値REG(b)を記憶
するアドレス増分値記憶手段と、ブロック番号０のブロ
ックに対するアドレスの増分値REG(0)としてα（αは２
以上の整数）を上記アドレス増分値記憶手段に初期設定
する第１の初期値設定手段と、上記アドレス増分値記憶
手段の記憶出力値REG(c)(c=b-1)に対しＬを乗算する乗
算手段と、上記乗算手段による乗算結果と比較基準値Ｌ
×M-1との大小を比較する第１の比較手段を有し、その
比較結果に基づき上記乗算結果より可能な限り上記Ｌ×
M-1を減算することにより、α×Ｌ＊＊（ｂ−ｘ）ｍｏ
ｄ（Ｌ×Ｍ−１）に相当する演算（＊＊はべき乗、ｍｏ
ｄは剰余、ｘは０以上ｂ以下の整数）を行って、オーバ
ーフローを抑えるとともに、上記演算結果をブロック番
号ｂのブロックに対するアドレスの増分値REG(b)として
上記アドレス増分記憶手段に出力する第１のオーバーフ
ロー処理手段と、ブロック番号ｂ（ｂは１以上の整数）
のブロックの中のｎ番目（ｎは１以上Ｌ×Ｍ−１以下の
整数）のアドレスAb(n)を記憶し上記記憶手段のアドレ
ス入力に出力するアドレス記憶手段と、ブロック番号ｂ
のブロックに対する０番目のアドレスAb(0)を上記アド
レス記憶手段に初期設定する第２の初期値設定手段と、
上記アドレス記憶手段の記憶出力値Ab(p)に対し(p=n-1)
上記アドレス増分値記憶手段からのアドレスの増分値RE
G(b)を加算する加算手段と、上記加算手段による加算結
果と比較基準値Ｌ×M-1との大小を比較する第２の比較
手段を有し、その比較結果に基づき上記加算結果より可
能な限り上記Ｌ×M-1を減算することにより（Ab(n-1)＋
α×Ｌ＊＊（ｂ−ｘ））ｍｏｄ（Ｌ×Ｍ−１）に相当す
る演算を行って上記加算結果のオーバーフローを抑える
とともに、上記演算結果をブロック番号ｂのブロックに
対する第ｎ番目のアドレスAb(n)として上記アドレス記
憶手段に出力する第２のオーバーフロー処理手段とを有
するものであり、上記第１の比較手段は、上記乗算結果
と上記比較基準値Ｌ×M-1とを比較する際に、上記Ｌ×M
-1に代えて、上記乗算結果に含まれる，上記Ｌ×M-1を
越える最小値Ａを上記比較基準値とし使用し、大小比較
を行うようにしたものである。

【００５０】本願の請求項１１の発明に係るブロックデ
インタリーブ装置は、記憶手段に対する書き込み読み出
しを行う際に、上述のようなアドレス生成を行うことに
より、１ブロックの記憶領域を持つ記憶手段１面でのブ
ロックデインタリーブ動作を可能とし、かつアドレス生
成手段の回路規模を縮小可能とする。

【００５１】本願の請求項１２の発明に係るブロックデ
インタリーブ装置は、請求項１１記載のブロックデイン
タリーブ装置において、上記第１の初期値設定手段は、
上記αを発生する第１の定数発生手段と、リセット信号
の投入時に上記第１の定数発生手段からの上記αを選択
し上記アドレス増分値記憶手段に出力する第１のセレク
タとを有するものであり、上記第１のオーバーフロー処
理手段は、上記乗算手段の出力と上記アドレス増分値記
憶手段の出力とを入力とし、上記各ブロックの先頭にお
いて該乗算手段の出力を選択し、それ以外の期間は上記
アドレス増分値記憶手段の出力を選択する第２のセレク
タと、上記第２のセレクタの出力と上記比較基準値Ａと
を比較する第１の比較手段と、上記第２のセレクタの出
力より上記Ｌ×M-1を減算する第１の減算手段と、上記
第２のセレクタの出力と上記第１の減算手段の出力とを
入力とし、上記第２のセレクタの出力が上記比較基準値
以上の場合上記第１の減算手段の出力を選択し、上記第
２のセレクタの出力が上記比較基準値未満の場合該第２
のセレクタの出力を選択する第３のセレクタとを有し、
リセット信号の非投入期間に上記第１のセレクタを介し
て上記第３のセレクタの出力を上記アドレス増分値記憶
手段に出力するようにしたものである。

【００５２】本願の請求項１２の発明に係るブロックデ
インタリーブ装置は、上述のような第１の初期値設定手
段，第１のオーバーフロー処理手段の構成とすることに
より、剰余を求めることが可能な時点で直ちに剰余を求
めてからＭの乗算を行うことにより、等価的にＭの値を
べき乗して剰余を求めるようにしており、このため、乗
算および剰余の算出に時間を要さず、低速な演算でもア
ドレス生成を可能とする。

【００５３】本願の請求項１３の発明に係るブロックデ
インタリーブ装置は、請求項１１記載のブロックデイン
タリーブ装置において、上記第１の比較手段は、上記比
較基準値として、上記Ｌ×M-1を越える最小値Ａに代え
て、Ｌ×M-1＜Ｂ＜Ａを満たし、かつ該比較手段を構成
する論理ゲート数が最小になるように選定した値Ｂを使
用するようにしたものである。

【００５４】本願の請求項１３の発明に係るブロックデ
インタリーブ装置は、上述のような比較基準値を使用す
ることにより、第１の比較手段の回路面積をより縮小可
能とし、このためアドレス生成手段の回路規模をより縮
小可能とする。

【００５５】本願の請求項１４の発明に係るブロックデ
インタリーブ装置は、請求項１１記載のブロックデイン
タリーブ装置において、上記第２の初期値設定手段は、
値０を発生する第２の定数発生手段と、リセット信号の
投入時に上記第２の定数発生手段からの値０を選択し上
記アドレス記憶手段に出力する第４のセレクタとを有す
るものであり、上記第２のオーバーフロー処理手段は、
上記加算手段の出力と比較基準値Ｌ×Ｍ−１とを比較す
る第２の比較手段と、上記加算手段の出力より上記比較
基準値Ｌ×M-1を減算する第２の減算手段と、上記加算
手段の出力と上記第２の減算手段の出力とを入力とし、
上記加算手段の出力が上記比較基準値以上の場合上記第
２の減算手段の出力を選択し、上記加算手段の出力が上
記比較基準値未満の場合該加算手段の出力を選択する第
５のセレクタとを有し、リセット信号の非投入期間に上
記第４のセレクタを介して上記第５のセレクタの出力を
上記アドレス記憶手段に出力するようにしたものであ
る。

【００５６】本願の請求項１４の発明に係るブロックデ
インタリーブ装置は、上述のように構成したことによ
り、第１のオーバーフロー処理手段に比べ第２のオーバ
ーフロー処理手段の構成が簡略化され、このためアドレ
ス生成手段の回路規模をより縮小可能とする。

【００５７】本願の請求項１５の発明に係るブロックデ
インタリーブ装置は、請求項１１記載のブロックデイン
タリーブ装置において、前記αとＬ×M-1との間に公約
数が存在しないように、これらの値を設定するようにし
たものである。

【００５８】本願の請求項１５の発明に係るブロックデ
インタリーブ装置は、上述のように構成したことによ
り、アドレスの生成規則が破綻するのを防止し、記憶手
段、アドレス生成手段を最適化し、最小限の回路面積に
より、ブロックデインタリーブを行うことを可能とす
る。

【００５９】本願の請求項１６の発明に係るブロックデ
インタリーブ装置は、請求項１１記載のブロックデイン
タリーブ装置において、前記αとＬの(-x)乗が等しくな
いように、これらの値を設定するようにしたものであ
る。

【００６０】本願の請求項１６の発明に係るブロックデ
インタリーブ装置は、上述のように構成したことによ
り、最初の書き込みの時点においてアドレスを連続して
書き込みを行うのを防止し、記憶手段、アドレス生成手
段を最適化し、最小限の回路面積により、ブロックデイ
ンタリーブを行うことを可能とする。

【００６１】本願の請求項１７の発明に係るブロックデ
インタリーブ装置は、請求項１１記載のブロックデイン
タリーブ装置において、前記α、Ｌ、Ｍの値を、それぞ
れα=20、Ｌ=8、Ｍ=203とするようにしたものである。

【００６２】本願の請求項１７の発明に係るブロックデ
インタリーブ装置は、上述のように構成したことによ
り、アドレス生成手段を構成する第１の比較手段の面積
が低減し、記憶手段、アドレス生成手段を最適化し、最
小限の回路面積により、ブロックデインタリーブを行う
ことを可能とする。

【００６３】本願の請求項１８の発明に係るブロックデ
インタリーブ装置は、請求項１０記載のブロックデイン
タリーブ装置において、前記（Ｌ，Ｍ）の値を、L=96×
X(X=1,2,4),M=2,…,13あるいはM=2,…,13,L=96×X(X=1,
2,4)の７２通りのいずれかの値としたものである。

【００６４】本願の請求項１８の発明に係るブロックデ
インタリーブ装置は、上述のように構成したことによ
り、アドレス生成手段を構成する第１の比較手段の面積
が低減し、記憶手段、アドレス生成手段を最適化し、最
小限の回路面積により、ブロックデインタリーブを行う
ことを可能とする。

【００６５】本願の請求項１９の発明に係るブロックイ
ンタリーブ方法は、（Ｌ×Ｍ）個のアドレス（Ｌ，Ｍは
２以上の整数）が割り当てられた記憶手段に対し、ブロ
ックインタリーブすべき（Ｌ×Ｍ）個のデータを単位と
するブロックを書き込み，読み出す際のアドレスを生成
し、該生成されたアドレスを用いて、上記記憶手段が上
記データの書き込みおよび読み出しを切り替えて行うよ
うに動作制御を行うことによりデータのブロックインタ
リーブを行う方法において、ブロック番号０のブロック
に対しアドレスの増分値REGとしてα（αは２以上の整
数）を与え、以後ブロック番号が１増すごとに増分値RE
GにＭを乗算したものを当該ブロックのアドレスの増分
値REGとする際、アドレスの増分値REGがＬ×Ｍ−１を越
えた場合、当該増分値REGに代えてＬ×Ｍ−１による剰
余を当該増分値として上記の処理を繰り返すことによ
り、α×Ｍ＊＊（ｂ−ｘ）ｍｏｄ（Ｌ×Ｍ−１）に相当
する演算（＊＊はべき乗、ｍｏｄは剰余、ｘは０以上ｂ
以下の整数）を行って、各ブロック毎のアドレスの増分
値を求め、各ブロックにおいて、アドレスの初期値とし
てAb(0)を設定し、以後当該ブロックのアドレスの増分
値REGを順次加算することにより当該ブロック内の各ア
ドレスAb(1)ないしAb(n)（ｎは１以上Ｌ×Ｍ−１以下の
整数）を生成する際、アドレスがＬ×Ｍ−１を越えた場
合当該アドレスに代えてＬ×Ｍ−１による剰余を当該ア
ドレスとして上記の処理を繰り返し、各ブロック内のア
ドレスを生成することにより、上記アドレス生成を実行
し、かつ、上記アドレスの増分値を計算する際の剰余を
求めるか否かの判定を、上記アドレスの増分値と上記Ｌ
×Ｍ−１との大小比較で判定する際、上記Ｌ×M-1に代
えて、上記乗算結果に含まれる，上記Ｌ×M-1を越える
最小値Ａを上記比較基準値として使用し、大小比較を行
う第１の比較手段を使用して行うようにしたものであ
る。

【００６６】本願の請求項１９の発明に係るブロックイ
ンタリーブ方法は、記憶手段に対する書き込み読み出し
を行う際に、上述のようなアドレス生成を行うことによ
り、１ブロックの記憶領域を持つ記憶手段１面でのブロ
ックインタリーブ動作を可能とし、かつアドレス生成手
段の回路規模を縮小可能とする。

【００６７】本願の請求項２０の発明に係るブロックイ
ンタリーブ方法は、請求項１９記載のブロックインタリ
ーブ方法において、上記第１の比較手段は、上記比較基
準値として、上記Ｌ×M-1を越える最小値Ａに代えて、
Ｌ×M-1＜Ｂ＜Ａを満たし、かつ該比較手段を構成する
論理ゲート数が最小になるように選定した値Ｂを使用す
るようにしたものである。

【００６８】本願の請求項２０の発明に係るブロックイ
ンタリーブ方法は、上述のような比較基準値を使用する
ことにより、第１の比較手段の回路面積をより縮小可能
とし、このためアドレス生成手段の回路規模をより縮小
可能とする。

【００６９】本願の請求項２１の発明に係るブロックイ
ンタリーブ方法は、請求項１９記載のブロックインタリ
ーブ方法において、前記αとＬ×M-1との間に公約数が
存在しないように、これらの値を設定するようにしたも
のである。

【００７０】本願の請求項２１の発明に係るブロックイ
ンタリーブ方法は、上述のように構成したことにより、
アドレスの生成規則が破綻するのを防止し、記憶手段、
アドレス生成手段を最適化し、最小限の回路面積によ
り、ブロックインタリーブを行うことを可能とする。

【００７１】本願の請求項２２の発明に係るブロックイ
ンタリーブ方法は、請求項１９記載のブロックインタリ
ーブ方法において、前記αとＭの(-x)乗が等しくないよ
うに、これらの値を設定するようにしたものである。

【００７２】本願の請求項２２の発明に係るブロックイ
ンタリーブ方法は、上述のように構成したことにより、
最初の書き込みの時点においてアドレスを連続して書き
込みを行うのを防止し、記憶手段、アドレス生成のため
手段を最適化し、最小限の回路面積により、ブロックイ
ンタリーブを行うことを可能とする。

【００７３】本願の請求項２３の発明に係るブロックイ
ンタリーブ方法は、請求項１９記載のブロックインタリ
ーブ方法において、前記α、Ｌ、Ｍの値を、それぞれα
=20、Ｌ=8、Ｍ=203とするようにしたものである。

【００７４】本願の請求項２３の発明に係るブロックイ
ンタリーブ方法は、上述のように構成したことにより、
アドレス生成のための手段を構成する第１の比較手段の
面積が低減し、記憶手段、アドレス生成手段を最適化
し、最小限の回路面積により、ブロックインタリーブを
行うことを可能とする。

【００７５】本願の請求項２４の発明に係るブロックイ
ンタリーブ方法は、請求項１９記載のブロックインタリ
ーブ方法において、前記（Ｌ，Ｍ）の値を、L=96×X(X=
1,2,4),M=2,…,13あるいはM=2,…,13,L=96×X(X=1,2,4)
の７２通りのいずれかの値とするようにしたものであ
る。

【００７６】本願の請求項２４の発明に係るブロックイ
ンタリーブ方法は、上述のように構成したことにより、
アドレス生成のための手段を構成する第１の比較手段の
面積が低減し、記憶手段、アドレス生成手段を最適化
し、最小限の回路面積により、ブロックインタリーブを
行うことを可能とする。

【００７７】本願の請求項２５の発明に係るブロックデ
インタリーブ方法は、（Ｌ×Ｍ）個のアドレス（Ｌ，Ｍ
は２以上の整数）が割り当てられた記憶手段に対し、ブ
ロックデインタリーブすべき（Ｌ×Ｍ）個のデータを単
位とするブロックを書き込み，読み出す際のアドレスを
生成し、該生成されたアドレスを用いて、上記記憶手段
が上記データの書き込みおよび読み出しを切り替えて行
うように動作制御を行うことによりデータのブロックデ
インタリーブを行う方法において、ブロック番号０のブ
ロックに対しアドレスの増分値REGとしてα（αは２以
上の整数）を与え、以後ブロック番号が１増すごとに増
分値REGにＬを乗算したものを当該ブロックのアドレス
の増分値REGとする際、アドレスの増分値REGがＬ×Ｍ−
１を越えた場合、当該増分値REGに代えてＬ×Ｍ−１に
よる剰余を当該増分量として上記の処理を繰り返すこと
により、α×Ｌ＊＊（ｂ−ｘ）ｍｏｄ（Ｌ×Ｍ−１）に
相当する演算（＊＊はべき乗、ｍｏｄは剰余、ｘは０以
上ｂ以下の整数）を行って、各ブロック毎のアドレスの
増分値を求め、各ブロックにおいて、アドレスの初期値
としてAb(0)を設定し、以後当該ブロックのアドレスの
増分値REGを順次加算することにより当該ブロック内の
各アドレスAb(1)ないしAb(n)（ｎは１以上Ｌ×Ｍ−１以
下の整数）を生成する際、アドレスがＬ×Ｍ−１を越え
た場合当該アドレスに代えてＬ×Ｍ−１による剰余を当
該アドレスとして上記の処理を繰り返し、各ブロック内
のアドレスを生成することにより、上記アドレス生成を
実行し、かつ、上記アドレスの増分値を計算する際の剰
余を求めるか否かの判定を、上記アドレスの増分値と上
記Ｌ×Ｍ−１との大小比較で判定する際、上記Ｌ×M-1
に代えて、上記乗算結果に含まれる，上記Ｌ×M-1を越
える最小値Ａを上記比較基準値として使用し、大小比較
を行う第１の比較手段を使用して行うようにしたもので
ある。

【００７８】本願の請求項２５の発明に係るブロックデ
インタリーブ方法は、記憶手段に対する書き込み読み出
しを行う際に、上述のようなアドレス生成を行うことに
より、１ブロックの記憶領域を持つ記憶手段１面でのブ
ロックデインタリーブ動作を可能とし、かつアドレス生
成手段の回路規模を縮小可能とする。

【００７９】本願の請求項２６の発明に係るブロックデ
インタリーブ方法は、請求項２３記載のブロックデイン
タリーブ方法において、上記第１の比較手段は、上記比
較基準値として、上記Ｌ×M-1を越える最小値Ａに代え
て、Ｌ×M-1＜Ｂ＜Ａを満たし、かつ該比較手段を構成
する論理ゲート数が最小になるように選定した値Ｂを使
用するようにしたものである。

【００８０】本願の請求項２６の発明に係るブロックデ
インタリーブ方法は、上述のような比較基準値を使用す
ることにより、第１の比較手段の回路面積をより縮小可
能とし、このためアドレス生成手段の回路規模をより縮
小可能とする。

【００８１】本願の請求項２７の発明に係るブロックデ
インタリーブ方法は、請求項２５記載のブロックデイン
タリーブ方法において、前記αとＬ×M-1との間に公約
数が存在しないように、これらの値を設定するようにし
たものである。

【００８２】本願の請求項２７の発明に係るブロックデ
インタリーブ方法は、上述のように構成したことによ
り、アドレスの生成規則が破綻するのを防止し、記憶手
段、アドレス生成手段を最適化し、最小限の回路面積に
より、ブロックデインタリーブを行うことを可能とす
る。

【００８３】本願の請求項２８の発明に係るブロックデ
インタリーブ方法は、請求項２５記載のブロックデイン
タリーブ方法において、前記αとＭの(-x)乗が等しくな
いように、これらの値を設定するようにしたものであ
る。

【００８４】本願の請求項２８の発明に係るブロックイ
ンタリーブ方法は、上述のように構成したことにより、
最初の書き込みの時点においてアドレスを連続して書き
込みを行うのを防止し、記憶手段、アドレス生成のため
の手段を最適化し、最小限の回路面積により、ブロック
デインタリーブを行うことを可能とする。

【００８５】本願の請求項２９の発明に係るブロックデ
インタリーブ方法は、請求項２５記載のブロックデイン
タリーブ方法において、前記α、Ｌ、Ｍの値を、それぞ
れα=20、Ｌ=8、Ｍ=203としたものである。

【００８６】本願の請求項２９の発明に係るブロックデ
インタリーブ方法は、上述のように構成したことによ
り、アドレス生成のための手段を構成する第１の比較手
段の面積が低減し、記憶手段、アドレス生成手段を最適
化し、最小限の回路面積により、ブロックデインタリー
ブを行うことを可能とする。

【００８７】本願の請求項３０の発明に係るブロックデ
インタリーブ方法は、請求項２５記載のブロックデイン
タリーブ方法において、前記（Ｌ，Ｍ）の値を、L=96×
X(X=1,2,4),M=2,…,13あるいはM=2,…,13,L=96×X(X=1,
2,4)

【００８８】の７２通りのいずれかの値とするようにし
たものである。

【００８９】本願の請求項３０の発明に係るブロックデ
インタリーブ方法は、上述のように構成したことによ
り、アドレス生成のための手段を構成する第１の比較手
段の面積が低減し、記憶手段、アドレス生成手段を最適
化し、最小限の回路面積により、ブロックデインタリー
ブを行うことを可能とする。

【００９０】発明を実施するための最良の形態 （実施の形態１） 以下、本発明の実施の形態１について、図を用いて説明
する。

【００９１】本願発明によるブロックインタリーブ装置
およびブロックインタリーブ方法について説明する。

【００９２】本実施の形態１のブロックインタリーブ装
置およびブロックインタリーブ方法は、記憶装置のアド
レス生成装置を最適化することにより、記憶装置の制御
装置の面積あるいは消費電力をより低減できるようにし
たものである。

【００９３】図１は本願発明の実施の形態１による，Ｌ
×Ｍデータのブロックインタリーブを行うブロックイン
タリーブ装置を示すものである。図１において、１０１
は本ブロックインタリーブ装置によりブロックインタリ
ーブを行うべき入力データの入力端子、１０２はこのブ
ロックインタリーブを行うべき入力データのブロックの
先頭入力データ毎に同期して入力され、値０でアクティ
ブとなる先頭入力データ同期信号（ＮＢＬＯＣＫＳＹＮ
Ｃ信号）の入力端子、１１４は値０で本ブロックインタ
リーブ装置を初期状態にリセットするリセット信号（Ｎ
ＲＳＴ信号）の入力端子、１０６は各入力データ毎に発
生する同期信号の入力端子、１１６は各入力データ毎に
発生する同期信号（クロック信号ＣＬＫ）の２倍の周波
数のクロック信号ＣＬＫ２の入力端子、１１２は同期信
号入力端子１０６から入力される同期信号に応じて記憶
装置１０４を制御する制御装置であり、アドレス生成手
段により生成されたアドレスを用いて、記憶手段がデー
タの書き込みおよび読み出しを切り替えて行う制御手段
に相当する。１０３は入力端子１０６から入力される同
期信号（ＣＬＫ信号），入力端子１０２から入力される
先頭入力データ同期信号（ＮＢＬＯＣＫＳＹＮＣ信号）
および入力端子１１４から入力されるリセット信号（Ｎ
ＲＳＴ信号）に基づいて記憶装置１０４のアドレスを生
成するアドレス生成装置であり、記憶手段に対し、ブロ
ックインタリーブすべき（Ｌ×Ｍ）個のデータを単位と
するブロックを書き込み，読み出す際のアドレスを生成
するアドレス生成手段に相当する。１２０はこのアドレ
ス生成装置１０３が生成したアドレスを出力する出力端
子、１０４は記憶装置（記憶手段）であり、（Ｌ×Ｍ）
個のアドレスが割り当てられ、制御装置１１２の制御に
より、アドレス生成装置１０３により生成されたアドレ
スに入力端子１０１からの入力データを書き込み、これ
を読み出すことによりブロックインタリーブを行うもの
である。また、ＡＤは記憶装置１０４のアドレス入力端
子、ＤＩは記憶装置１０４のデータ入力端子、ＮＷＥは
記憶装置１０４のライトイネーブル入力端子であり、値
０が入力されると記憶装置１０４が書き込みモードにな
る。ＤＯは記憶装置１０４のデータ出力端子であり、こ
れは本ブロックインタリーブ装置の出力端子でもある。
ＣＬＫ２はこの記憶装置１０４用のクロック入力端子で
あり、クロック信号入力端子１１６から、クロック信号
ＣＬＫの２倍のクロック信号が入力される。１０５は本
ブロックインタリーブ装置によりインタリーブされたデ
ータを出力する出力端子である。

【００９４】また、図１のアドレス生成装置１０３にお
いて、１１０は定数M を発生する定数発生器、１１３は
初期値αが初期設定されるレジスタ、１１１はこの定数
M とレジスタ１１３の出力信号とを乗算する乗算器であ
り、ブロック番号ｂのブロックが入力される毎に、α
（αは２以上の整数）とM の(b-x) 乗（x は0 以上ｂ以
下の整数、ｂは０以上の整数）との乗算結果を生成する
乗算手段に相当する。１４０はこの乗算器１１１の出力
がオーバフローした場合の処理を行うオーバフロー処理
装置であり、上記乗算手段による乗算結果と比較基準値
Ｌ×M-1との大小を比較する第１の比較手段を有し、そ
の比較結果に基づき１クロック毎に上記乗算結果より可
能な限り上記Ｌ×M-1を減算して上記乗算結果のオーバ
ーフローを抑えることにより上記ブロック番号ｂのブロ
ックに対するアドレスの増分値REGを出力する第１のオ
ーバーフロー処理手段に相当する。１２１は入力端子１
０２からのＮＢＬＯＣＫＳＹＮＣ信号を制御信号とし乗
算器１１１の出力信号またはレジスタ１１３の出力信号
のいずれかを選択するスイッチ（第２のセレクタ）、１
２２はこのセレクタ１２１の出力信号から（Ｌ×Ｍ−
１）を減算する減算器（第１の減算手段）、１２３はこ
のセレクタ１２１の出力信号と（Ｌ×Ｍ−１）との大小
を比較する比較器（第１の比較手段）、１２４はこの比
較器１２３の出力信号を制御信号として減算器１２２の
出力信号またはセレクタ１２１の出力信号のいずれかを
選択するスイッチ（第３のセレクタ）、１１８は初期値
αを発生する定数発生器（第１の定数発生手段）、１２
６は入力端子１１４からのＮＲＳＴ信号を制御信号と
し、定数発生器１１８の出力信号またはセレクタ１２４
の出力信号のいずれかを選択してレジスタ（アドレス増
分値記憶手段）１１３に出力するスイッチ（第１のセレ
クタ）、１２８はＮＢＬＯＣＫＳＹＮＣ信号を制御信号
とし、レジスタ１１３の出力信号またはレジスタ１２７
の出力信号のいずれかを選択するスイッチ（セレク
タ）、１２７はこのセレクタ１２８の出力信号を入力と
するレジスタである。

【００９５】また、１１５はこのレジスタ１２７の出力
信号とレジスタ１１７の出力信号とを加算する加算器で
あり、ブロック番号ｂのブロックが入力される毎に、上
記第１のオーバーフロー処理手段により出力されるアド
レスの増分値REGに対し、上記ブロック番号ｂのn-1番目
（ｎは１以上Ｌ×M-1以下の整数）のアドレスAb(n-1)を
順次加算することにより上記ブロック番号ｂのブロック
内のｎ番目のアドレスAb(n)を順次生成する加算手段に
相当する。１４１はこの加算器１１５の出力がオーバー
フローした場合の処理を行うオーバフロー処理装置であ
り、上記加算手段による加算結果と比較基準値Ｌ×M-1
との大小を比較する第２の比較手段を有し、その比較結
果に基づき上記加算結果より可能な限り上記Ｌ×M-1を
減算して上記加算結果のオーバーフローを抑えることに
より上記記憶手段に対し実際に供給するアドレスを出力
する第２のオーバフロー処理手段に相当する。１３２は
加算器１１５の出力信号から（Ｌ×Ｍ−１）を減算する
減算器（第２の減算手段）、１３３はこの加算器１１５
の出力信号と（Ｌ×Ｍ−１）との大小を比較する比較器
（第２の比較手段）、１３４はこの比較器１３３の出力
信号を制御信号として加算器１１５の出力信号または減
算器１３２の出力信号のいずれを選択するスイッチ（第
５のセレクタ）、１１９は初期値０を発生する定数発生
器、１３０はＮＢＬＯＣＫＳＹＮＣ信号を制御信号と
し、定数発生器１１９の出力信号またはセレクタ１３４
の出力信号のいずれかを選択するスイッチ（第４のセレ
クタ）である。

【００９６】また、１１７はこのオーバフロー処理装置
１４１の出力がセットされるレジスタ（アドレス記憶手
段）、１２９はデータ入力端子１０１からのデータを保
持し記憶装置１０４に出力するレジスタであり、レジス
タ１１３，１２７，１１７，１２９はいずれも入力デー
タに同期したクロック信号ＣＬＫの立ち上がりで保持す
るデータを更新する。

【００９７】図２は本実施の形態１によるブロックイン
タリーブ装置の動作を模式的に示すものであり、４行５
列のデータに対し、ブロックインタリーブを行う場合を
例にとって示している。

【００９８】この実施の形態１によるブロックインタリ
ーブ装置は、以下のようなブロックインタリーブ方法に
よりデータのブロックインタリーブを行うものである。

【００９９】即ち、この方法は、（Ｌ×Ｍ）個のアドレ
ス（Ｌ，Ｍは２以上の整数）が割り当てられた記憶手段
に対し、ブロックインタリーブすべき（Ｌ×Ｍ）個のデ
ータを単位とするブロックを書き込み，読み出す際のア
ドレスを生成し、該生成されたアドレスを用いて、上記
記憶手段が上記データの書き込みおよび読み出しを切り
替えて行うように動作制御を行うことによりデータのブ
ロックインタリーブを行う方法において、ブロック番号
０のブロックに対しアドレスの増分値REGとしてα（α
は２以上の整数）を与え、以後ブロック番号が１増すご
とに増分値REGにＭを乗算したものを当該ブロックのア
ドレスの増分値REGとする際、アドレスの増分値REGがＬ
×Ｍ−１を越えた場合、当該増分値REGに代えてＬ×Ｍ
−１による剰余を当該増分値として上記の処理を繰り返
すことにより、α×Ｍ＊＊（ｂ−ｘ）ｍｏｄ（Ｌ×Ｍ−
１）に相当する演算（＊＊はべき乗、ｍｏｄは剰余、ｘ
は０以上ｂ以下の整数）を行って、各ブロック毎のアド
レスの増分値を求め、各ブロックにおいて、アドレスの
初期値としてAb(0)を設定し、以後当該ブロックのアド
レスの増分値REGを順次加算することにより当該ブロッ
ク内の各アドレスAb(1)ないしAb(n)（ｎは１以上Ｌ×Ｍ
−１以下の整数）を生成する際、アドレスがＬ×Ｍ−１
を越えた場合当該アドレスに代えてＬ×Ｍ−１による剰
余を当該アドレスとして上記の処理を繰り返し、各ブロ
ック内のアドレスを生成することにより、上記アドレス
生成を実行し、かつ、上記アドレスの増分値を計算する
際の剰余を求めるか否かの判定を、上記アドレスの増分
値と上記Ｌ×Ｍ−１との大小比較で判定する際、上記Ｌ
×M-1に代えて、上記乗算結果に含まれる，上記Ｌ×M-1
を越える最小値Ａを上記比較基準値として使用し、大小
比較を行う第１の比較手段を使用して行う，という方法
により、ブロックインタリーブを行うものである。

【０１００】次に図１の動作について、図２に示した，
４行５列のデータに対し、ブロックインタリーブを行う
場合を例にとって説明する。

【０１０１】図１に示すように、本実施の形態１による
ブロックインタリーブ装置は、入力端子１０１から入力
されるデータをＬ×Ｍデータの記憶装置１０４に書き込
み、このＬ×Ｍデータの記憶装置１０４からデータを読
み出すことによりブロックインタリーブを行うものであ
り、その際、図２に示すような順序で書き込み，読み出
しを行うように、制御装置１１２が前記記憶装置１０４
へ制御信号を出力することによりその書き込み，読み出
し制御を行い、かつアドレス生成装置１０３がその書き
込み，読み出しの際のアドレスを生成し、これを前記記
憶装置１０４に出力することにより、１ブロックの記憶
領域を持つ記憶装置１面でブロックインタリーブされた
出力１０５を生成できるものである。

【０１０２】この装置は、ブロックインタリーブ装置の
記憶装置１０４のアドレスが図１３(a)のように割り当
てられているとすると、まず、図２(a)のようにＲＥＧ
を２とし、図１３(a)のアドレス０を初期値とし１入力
データ毎に２ずつ増加する書き込みアドレスを順次生成
する。その際、書き込みアドレスが１９（＝４×５−
１）を越えるとこの１９による剰余をアドレスとして使
用する。従って、例えば、図１３(a)におけるアドレス
２に相当するアドレスは、図２(a)ではアドレス１が割
り当てられる。そして、この生成規則に従って生成した
書き込みアドレスに従い、データを書き込みを、ブロッ
ク内の全てのアドレスにアクセスが完了する迄行なう。

【０１０３】即ち、図１３(a)の従来方式では書き込み
アドレスが増加する順に従って０→１→２→……→１９
の順でデータを順次書き込んでいたものが、本実施の形
態１ではこれを１つ飛ばしに書き込んでゆくものであ
る。

【０１０４】次に、図２(b)に示されているように、Ｒ
ＥＧに５を乗じ、図１３(a)におけるアドレスの並びを
基準として、図１３(a)のアドレス０を初期値とし、１
入力データ毎にアドレスが１０（＝２×５）ずつ増加す
るアドレスを順次生成するが、その際、アドレスが１９
（＝４×５−１）を越えるとこの１９による剰余をアド
レスとして使用する。

【０１０５】そして、図２(b)において、この生成規則
に従って生成したアドレスに従い読み出しを行い、この
読み出しを行ったのと同じ順で同じアドレスに対し書き
込みを行う。なお、この読み出しおよび書き込みは、ブ
ロック内の全てのアドレスにアクセスが完了する迄行な
う。

【０１０６】次に、図２(c)に示されているように、こ
のＲＥＧに対し５を乗じるが、その値が１９を越えてい
るのでこの１９による剰余１２を求め、これをＲＥＧの
値として使用する。

【０１０７】そして、図１３(a)に示されているアドレ
スの並びを基準とし、そのアドレス０を初期値として、
１入力データ毎に１２ずつ増加するアドレスを順次生成
し、アドレスが１９（＝４×５−１）を越えるとこの１
９による剰余を求め、これをアドレスとして使用する。

【０１０８】そして、図２(c)において、この生成規則
に従って生成したアドレスに従い読み出しを行い、この
読み出しを行ったのと同じ順で同じアドレスに対し書き
込みを行う。なお、読み出しおよび書き込みは、ブロッ
ク内の全てのアドレスにアクセスが完了する迄行なう。

【０１０９】以下、同様の処理を繰り返すことにより、
順次異なるアドレスの順で読み出し、書き込みを行って
ゆけば、この例では図２(j)の時点において、図２(a)と
同様のアドレスの順に戻る。

【０１１０】このような手順を繰り返すことにより、図
３に示すように、１ブロックの記憶領域を持つ記憶装置
１面のみを用いてブロックインタリーブを行うことが可
能となっている。これは制御装置１１２による書き込み
読み出し制御、およびアドレス生成装置１０３により生
成する記憶装置１０４のアドレスを上述のように工夫す
ることにより実現しているものであり、これに加えて、
本実施の形態１ではアドレス生成装置の回路面積や消費
電力の低減が可能になっている。

【０１１１】この実施の形態１におけるアドレス生成規
則は以下の通りである。

【０１１２】即ち、ｎ番目のアドレスをAb(n)、記憶装
置の行の数をＬ、列の数をＭ、ブロック番号ｂを０以上
の整数、ｘを０以上ｂ以下の任意の整数とすると、

【０１１３】 Ab(n)＝（Ab（ｎ−１）＋α×Ｍ＊＊（ｂ−ｘ））ｍｏｄ（Ｌ×Ｍ−１）…(3)

【０１１４】また、ＲＥＧ＝α×Ｍ＊＊（ｂ−ｘ）ｍｏ
ｄ（Ｌ×Ｍ−１）

【０１１５】ただし、Ab(0)＝０、αは２以上の整数と
する。また、＊＊はべき乗を表わす。

【０１１６】従って、上述の例ではα＝２として最初の
書き込みの際に１つ飛ばしに書き込みを行っており、α
の値を適宜設定することにより、２つ飛ばし以上で書き
込みを行うことも可能であるが、αとＬ×Ｍ−１の間に
公約数が存在してはいけない。これは、αとＬ×Ｍ−１
の間に公約数が存在すると、ブロック内のデータの最後
のデータが常にアドレスＬ×Ｍ−１に書き込まれるはず
なのに、途中でアドレスがＬ×Ｍ−１となってしまい、
アドレスの生成規則が破綻するからである。

【０１１７】また、αがＭの(-X)乗に等しい場合も除く
必要がある。この場合は従来例に一致し、さらなる回路
規模の縮小や消費電力の低減が実現できないからであ
る。

【０１１８】次にこのような書き込み読み出し動作を行
うのに必要な，アドレス生成装置のアドレス生成動作に
ついて説明する。

【０１１９】図１のアドレス生成装置は、式(3)より定
義されたアドレス生成規則を実行することにより、記憶
装置１０４のアドレスを順次生成する。

【０１２０】即ち、図１のアドレス生成装置は、（Ｘ＋
Ｙ）ｍｏｄＺ＝ＸｍｏｄＺ＋ＹｍｏｄＺが成立すること
を利用し、式(3)の（Ab（ｎ−１）＋α×Ｍ＊＊（ｂ−
ｘ））ｍｏｄ（Ｌ×Ｍ−１）における、α×Ｍ＊＊（ｂ
−ｘ）ｍｏｄ（Ｌ×Ｍ−１）の項のＭのべき乗計算を、
定数発生器１１０，乗算器１１１，レジスタ１１３によ
りＭの繰り返し乗算を行うことにより実行し、かつ、こ
の項におけるαの乗算と（Ｌ×Ｍ−１）による剰余計算
を、オーバーフロー処理装置１４０により実行する。

【０１２１】また、式(3)のAb（ｎ−１）ｍｏｄ（Ｌ×
Ｍ−１）の項の計算およびその初期値Ab(0)＝０の投入
を、オーバーフロー処理装置１４１により実行する。

【０１２２】また、これら２つの項の剰余計算結果の加
算を、加算器１１５により実行しているものである。

【０１２３】セレクタ１２１には乗算器１１１の出力お
よびレジスタ１１３の出力が与えられるが、入力データ
がブロックの先頭に該当し、ブロックの先頭入力データ
同期信号１０２が入力されると、セレクタ１２１は乗算
器１１１の出力を選択し、それ以外の場合はレジスタ１
１３の出力を選択する。このセレクタ１２１の出力は比
較器１２３によりＬ×Ｍ−１と比較される。セレクタ１
２４はこのセレクタ１２１の出力からＬ×Ｍ−１を減算
する減算器１２２の出力およびセレクタ１２１の出力が
与えられるが、セレクタ１２１の出力がＬ×Ｍ−１以上
である旨を比較器１２３が判定すると減算器１２２の出
力を選択し、それ以外の場合はセレクタ１２１の出力を
選択する。そしてこのセレクタ１２４の出力はレジスタ
１１３に出力される。これにより、オーバーフロー処理
装置１４０は入力がＬ×Ｍ−１を越えれば、１ブロック
毎にＬ×Ｍ−１を繰り返し減算することにより、その値
がＬ×Ｍ−１以下となるように制限する。

【０１２４】このようなオーバフロー処理装置を設ける
ことにより、アドレス生成装置の内部で乗算や加算を繰
り返すことにより、数値がＬ×Ｍ−１以上に発散してゆ
くのを抑えている。

【０１２５】図１のアドレス生成装置１０３において、
定数発生器１１８は初期値「α」を発生し、これをレジ
スタ１１３に出力する。乗算器１１１はこのレジスタ１
１３の出力と定数発生器１１０の出力「Ｍ」を乗算し、
オーバフロー処理装置１４０に出力する。

【０１２６】

【０１２７】また、定数発生器１１９は初期値「０」を
発生し、これをレジスタ１１７に出力する。加算器１１
５はこのレジスタ１１７の出力とレジスタ１１３の出力
を加算し、オーバフロー処理装置１４１に出力する。

【０１２８】オーバフロー処理装置１４１はその入力デ
ータがＬ×M-1を越えた場合、これがＬ×M-1以下になる
ように「Ｌ×M-1」を減算し、その結果をレジスタ１１
７に出力するが、加算器１１５の出力がオーバフロー処
理装置１４０によって最大値Ｌ×M-1以下に抑えられて
おり、かつ、オーバフロー処理装置１４１自身の出力も
最大値Ｌ×M-1以下に抑えられるので、入力データがＬ
×M-1を越えた場合に減算器１３２が減算を実行する回
数は１度だけでよく、従って、オーバフロー処理装置１
４１は内部にオーバフロー処理装置１４０のような帰還
ループを有しておらず、オーバフロー処理装置１４０よ
りも回路規模が小さく、その分低消費電力となってい
る。

【０１２９】レジスタ１１７は、入力データがＬ×Ｍ個
入力された時点でブロックの先頭入力データ同期信号１
０２により初期値「０」にリセットされ、同期信号入力
１０６により入力データ毎に更新される。

【０１３０】これにより、アドレス生成装置において、
ブロック番号ｂの０番目のアドレスAb(0)を０とし、ブ
ロック番号ｂのｎ番目（ｎは０以上の整数）のアドレス
Ab(n)を、α（αは、２以上の整数）とＭの(b-x)乗（ｘ
は０以上ｂ以下の整数）の乗算結果とAb(n-1)との和を
Ｌ×M-1で割った剰余から生成することにより、本実施
の形態１の装置における記憶装置のアドレスの生成を実
行しているものであり、乗算や加算を繰り返すことによ
り、アドレス生成装置内部で数値がＬ×M-1以上に発散
してゆくのを、オーバーフロー処理装置を設けることに
よって、最大値Ｌ×M-1以下となるように抑えている。

【０１３１】図４はこの図１のブロックインタリーブ装
置のタイミングチャートを示している。この図４は、入
力端子１１６からのクロック信号ＣＬＫ２、入力端子１
０６からのクロック信号ＣＬＫ、入力端子１０６からの
リセット信号ＮＲＳＴ，入力端子１０２からの信号ＮＢ
ＬＯＣＫＳＹＮＣ、入力端子１１４からのリセット信号
ＮＲＳＴ、レジスタ１１３の出力信号、レジスタ１２７
の出力信号、レジスタ１１７の出力信号、記憶装置１０
４の制御信号ＮＷＥ、記憶装置１０４のデータ入力信号
ＤＩ、記憶装置１０４のデータ出力信号ＤＯについて示
している。

【０１３２】次にこの図４を用いて図１のブロックイン
タリーブ装置の動作を詳細に説明する。まず、入力端子
１０６よりクロック信号ＣＬＫが、また、入力端子１１
６よりその２倍の周波数のクロック信号ＣＬＫ２が与え
られているものとする。

【０１３３】時刻ｔ０では、入力端子１０２からの信号
ＮＢＬＯＣＫＳＹＮＣがハイレベル（＝値１；以下、Ｈ
と記す）であるので、セレクタ１２１は、乗算器１１１
の出力を選択せず、レジスタ１１３の出力を選択する。
レジスタ１１３の出力値は不定であるが、これがＬ×Ｍ
−１（この例では４×５−１＝１９）を越えていればそ
の値がＬ×Ｍ−１以下になるまでセレクタ１２４は減算
器１２２の出力を選択し続け、また、セレクタ１２４の
出力値が元々Ｌ×Ｍ−１以下であればセレクタ１２４は
セレクタ１２１の出力を選択するので、セレクタ１２４
の出力はＬ×Ｍ−１以下の不定値となる。

【０１３４】また、この時刻ｔ０において、入力端子１
１４からのリセット信号ＮＲＳＴはＨからロウレベル
（＝値０；以下、Ｌと記す）に変化しており、セレクタ
１２６はセレクタ１２４の出力ではなく、定数発生器１
１８からの定数α（この例では値２）を選択する。この
セレクタ１２６の出力はレジスタ１１３で１クロックＣ
ＬＫ分保持された後出力されるが、この時刻ｔ０では、
レジスタ１１３の出力値は不定のままである。

【０１３５】また、この時刻ｔ０ではＮＢＬＯＣＫＳＹ
ＮＣ信号がＨのためセレクタ１２８はレジスタ１１３の
出力は選択せず、レジスタ１２７の出力を選択する。こ
のセレクタ１２８の出力はレジスタ１２７の入力に戻る
ので、レジスタ１２７の出力は不定のままである。

【０１３６】さらに、この時刻ｔ０ではセレクタ１３０
は定数発生器１１９の出力値０ではなく、セレクタ１３
４の出力を選択する。このセレクタ１３４は加算器１１
５の出力、あるいはこれがＬ×Ｍ−１（この例では１
９）を越えていればＬ×Ｍ−１を減算した値、を選択す
るので、レジスタ１１７には、セレクタ１３４の出力で
ある不定値とレジスタ１２７の出力とを加算した不定
値、あるいはこれよりＬ×Ｍ−１を減算した値が入力さ
れる。

【０１３７】次に、時刻ｔ１では、レジスタ１１３より
値２が出力され、これが乗算器１１１によって定数発生
器１１０からの定数Ｍ（＝値５）と乗算されるが、この
時刻ｔ１では、セレクタ１２１はこの乗算値１０を選択
しない。また、セレクタ１２６は定数発生器１１８から
の定数α（＝値２）を選択しており、これがレジスタ１
１３に入力される。セレクタ１２８およびセレクタ１３
０も時刻ｔ０におけるのと同様、それぞれレジスタ１２
７出力およびセレクタ１３４出力を選択している。これ
らの状態は、時刻ｔ２でも同様である。

【０１３８】次に、時刻ｔ３では、時刻ｔ２においてレ
ジスタ１１３に入力された値２がレジスタ１１３より出
力され、これと定数発生器１１０からの定数Ｍ（＝値
５）との乗算値１０がセレクタ１２１で選択されるが、
比較器１２３はこの乗算器１０がＬ×Ｍ−１（＝値１
９）よりも小さいと判定するため、セレクタ１２４はこ
の乗算器１０を選択する。またセレクタ１２６もこのセ
レクタ１２４からの乗算値１０を選択するので、レジス
タ１１３にはこの値１０が入力される。

【０１３９】また、セレクタ１２８はレジスタ１１３の
出力値２を選択し、レジスタ１２７にはこの値２が入力
される。

【０１４０】さらに、セレクタ１３０は定数発生器１１
９からの定数値０を選択し、レジスタ１１７はこの値０
が入力される。

【０１４１】次に、時刻ｔ４において、時刻ｔ３におい
てレジスタ１１３に入力された値１０が出力され、乗算
器１１１はこれと定数発生器１１０の出力値５を乗算す
るが、セレクタ１２１はこの乗算器５０は選択せず、レ
ジスタ１１３の出力値を選択する。またセレクタ１２６
はセレクタ１２４出力を選択するので、このレジスタ１
１３はこの値１０が入力される。

【０１４２】またセレクタ１２８はレジスタ１２７の出
力値２を選択し、これをセレクタ１２７に入力する。加
算器１１５はこのレジスタ１２７の出力値２とレジスタ
１１７の出力値０とを加算し、セレクタ１３４，１３０
はこの加算値２を選択しレジスタ１１７に入力する。

【０１４３】また、レジスタ１１７の出力が値０となる
ので、これを記憶装置１０４のアドレスとして、制御信
号（書き込みイネーブル信号）ＮＷＥのＨのタイミング
で記憶装置１０４から初期値（不定値）が読み出され、
かつ時刻ｔ３においてレジスタ１２９に入力されていた
データＤ０が制御信号（書き込みイネーブル信号）ＮＷ
ＥのＬのタイミングで記憶装置１０４に入力される。こ
れらの状態は、時刻ｔ５以降でも同様であるが、セレク
タ１３０がセレクタ１３４の出力を選択し、レジスタ１
２７の出力が値２を保持するので、加算器１１５の出力
は、ＣＬＫ信号が１回入力される毎に値２ずつ増加す
る。但し、これが値１９以上になろうとすると、セレク
タ１３４は減算器１３２出力を選択しその値を１９以下
に抑える。

【０１４４】次に、時刻ｔ２３において、セレクタ１２
１が乗算器１１１の出力値５０を選択すると、セレクタ
１２４は比較器１２３の判定により、減算器１２２の出
力を選択し、値３１（＝５０−１９）を出力する。セレ
クタ１２６はこの値を選択し、レジスタ１１３に入力す
る。またセレクタ１２８はレジスタ１１３の出力を選択
し、この値１０をレジスタ１２７に入力する。

【０１４５】加算器１１５はレジスタ１２７の出力値２
とレジスタ１１７の出力値１９を加算するが、この時刻
ｔ２３においてセレクタ１１９は加算器１１５の出力を
選択せず、定数発生器１１９の出力値０を選択し、これ
をレジスタ１１７に入力する。

【０１４６】これら、時刻ｔ４ないし時刻ｔ２３までの
動作によって、図２(a)に示すアドレスが発生される。
また、記憶装置１０４からはこれらのアドレスから初期
値（不定値）がクロックＣＬＫ毎に順次読み出され、こ
れに代えてデータＤ０ないしＤ１９が、これらのアドレ
スにクロックＣＬＫ毎に順次書き込まれる。

【０１４７】次に、時刻ｔ２４において、レジスタ１１
３は値３１を出力し、乗算器１１１は値１５５を出力す
るが、セレクタ１２１はレジスタ１１３の出力値３１を
選択する。セレクタ１２４は比較器１２３の判定結果に
より減算器１２２の出力値１２を選択し、セレクタ１２
６はこの値１２をレジスタ１１３に入力する。

【０１４８】セレクタ１２８はセレクタ１２８の出力値
１０をレジスタ１２７に入力するので、この値１０は保
持される。

【０１４９】また、加算器１１５はレジスタ１２７の出
力値１０とレジスタ１１７の出力値０とを加算し、セレ
クタ１３４は比較器１３３の判定により、加算器１０を
選択し、レジスタ１１７に入力する。

【０１５０】次に、時刻ｔ２５において、レジスタ１１
３は値１２を出力し、乗算器１１１は値６０を出力する
が、セレクタ１２１はレジスタ１１３の出力値１２を選
択し、セレクタ１２６はこの値１２をレジスタ１１３に
入力する。

【０１５１】セレクタ１２８はセレクタ１２８の出力値
１０をレジスタ１２７に入力するので、この値１０は保
持される。

【０１５２】また、加算器１１５はレジスタ１２７の出
力値１０とレジスタ１１７の出力値１０とを加算する
が、セレクタ１３４は比較器１３３の判定により、加算
値２０を選択せず、減算器１３２の出力値１を選択し、
これをレジスタ１１７に入力する。

【０１５３】これらの状態は、時刻ｔ２６以降でも同様
であるが、セレクタ１３０がセレクタ１３４の出力を選
択し、レジスタ１２７の出力が値１０を保持するので、
加算器１１５の出力は、ＣＬＫ信号が１回入力される毎
に値１０ずつ増加する。但し、これが値１９以上になろ
うとすると、セレクタ１３４は減算器１３２出力を選択
しその値を１９以下に抑え、これがレジスタ１１７を介
して１クロックＣＬＫ後の記憶装置１０４にアドレスと
して与えられる。

【０１５４】このため、時刻ｔ２４ないし時刻ｔ４３ま
での動作によって、図２(b)に示すアドレスが発生され
る。また、記憶装置１０４からはこれらのアドレスか
ら、時刻ｔ４ないしｔ２３の期間に書き込まれていたデ
ータＤ０ないしＤ１９がデータＤＯ０ないしＤＯ１９と
してクロックＣＬＫ毎に順次読み出され、これに代えて
データＤ２０ないしＤ３９が、これらのアドレスにクロ
ックＣＬＫ毎に順次書き込まれる。

【０１５５】さらに、時刻ｔ４４以後において、レジス
タ１１３の出力はクロックＣＬＫが１度入力する毎に減
少し、値４１（＝６０−１９），値２２（＝４１−１
９），値３（＝２２−１９）となって安定するが、レジ
スタ１２７は時刻ｔ４３においてレジスタ１１３から出
力された値１２を保持するため、レジスタ１１７の出力
はこの値１２の整数倍の値１９による剰余となる。

【０１５６】このため、時刻ｔ４４ないし時刻ｔ６３
（図示せず）の動作によって、図２(c)に示すアドレス
が発生される。また、記憶装置１０４からはこれらのア
ドレスから、時刻ｔ２４ないしｔ４３の期間に書き込ま
れていたデータＤ２０ないしＤ３９がデータＤＯ２０な
いしＤＯ３９（図示せず）としてクロックＣＬＫ毎に順
次読み出され、これに代えてデータＤ４０ないしＤ５９
（図示せず）が、これらのアドレスにクロックＣＬＫ毎
に順次書き込まれる。

【０１５７】以後、同様の動作を繰り返すことにより、
図２（ａ）ないし図２（ｊ）に示されたアドレスを順次
発生する。

【０１５８】なお、式（３）において、ｘの値を設定す
ることにより、初期状態を図２(a)以外のいずれかの状
態に変更することもできるが、この場合も上述の処理を
繰り返すことにより、初期状態のブロックに戻り、以降
の処理は同様の繰り返しとなる。

【０１５９】このように、本実施の形態１は１ブロック
の記憶領域を持つ記憶装置でブロックインタリーブを行
えるものであり、この点は従来例と同様であるが、本実
施の形態１はさらにそのアドレス生成装置の回路面積を
削減できるものである。以下、この点につき説明する。

【０１６０】表１は本実施の形態１と同様の回路構成で
従来例を構成した場合（図１において、定数発生器１１
８のαの値を１としたのが従来例であり、これを２以上
とすれば本実施の形態１になる）に、レジスタ１１３の
値の遷移を示したものである。

【０１６１】

【表１】 この表１はＬ＝４，Ｍ＝５、即ち４行５列のデータに対
しブロックインタリーブを行う場合のレジスタ１１３の
値の推移を示したものであり、表１中のvalとして示し
たのがレジスタ１１３の値であり、しきい値１９（＝５
×４−１）を越える場合はオーバーフロー処理装置によ
ってこのしきい値内に収まるように、順次値が減少する
ように処理されている。

【０１６２】また、overtimeはレジスタ１１３の値がし
きい値を越える回数、maxovervalはしきい値を越えるレ
ジスタ１１３の値の最大値、minovervalはしきい値を越
えるレジスタ１１３の値の最小値、maxvalはレジスタ１
１３の値の最大値である。

【０１６３】また、この表１の行８ないし行１６は従来
例（行５でα＝１と設定）におけるレジスタ１１３の値
の推移を示しており、行２９ないし行３７は本実施の形
態１（行２６でα＝２と設定）におけるレジスタ１１３
の値の推移を示している。

【０１６４】例えば、行８ではレジスタ１１３の値が、
先ず値１が設定されていたのが、これが乗算器１１０に
よって値５と乗算された値５に設定し直され、次に、行
９では、この値５が乗算器１１０によって値５と乗算さ
れた値２５になるが、これがオーバーフロー処理装置１
４０によって値１９以下となるように、値１９が減算さ
れて値６となる様子が、示されている。

【０１６５】これらを対比することにより、従来例では
しきい値を越えるレジスタ１１３の値の最小値minoverv
alが２０（＝Ｌ×Ｍの値、即ちしきい値１９を越える最
小の値）であるのに対し、本実施の形態１では２１、す
なわち従来例よりも大きくなっていることが分かる。

【０１６６】また表２の行３ないし行２１はＬ＝８，Ｍ
＝２０３、即ち８行２０３列のデータに対しブロックイ
ンタリーブを行う場合のレジスタ１１３の値の計算結果
を示したものであり、表２の行８ないし１１が従来例の
レジスタ１１３の値の計算結果を示したものである。ま
た表２の行１８ないし行２１が本実施の形態１における
レジスタ１１３の値の計算結果を示したものである。

【０１６７】

【表２】 これらを対比することにより、従来例ではオーバフロー
処理装置１４０のしきい値を越えるレジスタ１１３の値
の最小値minovervalが１６２４（＝Ｌ×Ｍの値、即ちし
きい値１６２３を越える最小の値）であるのに対し、本
実施の形態１では１６４３、すなわち従来例よりも大き
くなっていることが分かる。

【０１６８】このように、本実施の形態１では、記憶装
置に書き込み，読み出しを行う際の最初の書き込みにお
いて、従来例ではアドレス通りに順次書き込みを行って
いるのに対し、１つ以上飛ばして書き込みを行うように
しており、この最初の書き込み順序が異なることによ
り、レジスタ１１３に保持される，しきい値を越える最
小の値が従来例と同一かそれより大きくなる。

【０１６９】これにより、従来例ではオーバフロー処理
装置において１６２４以上を比較する比較器が必要であ
ったが、本実施の形態１では１６４３以上を比較する比
較器でよいため比較器の構成，機能を簡略化できる。

【０１７０】このように、オーバフロー処理装置内の比
較器で入力と比較すべきしきい値をＬ×Ｍよりも大きく
できる場合は、比較器の回路規模を従来例より必ず小さ
くできる。

【０１７１】以下、この点を、８行２０３列のデータに
対しブロックインタリーブを行う装置を例にとって説明
する。

【０１７２】この場合、従来例の方式では、オーバフロ
ー処理装置１４０内の比較器１２３は入力がＬ×Ｍ、即
ち１６２４以上であることを判定しなければならない。

【０１７３】図５は従来例の方式により８行２０３列の
データに対しブロックインタリーブを行う装置のオーバ
ーフロー処理装置における比較器の構成を示すものであ
る。

【０１７４】図５において、３３１１ないし３３１９お
よび３３２１ないし３３３３はＡＮＤゲート、３３３６
ないし３３３９および３３５０ないし３３５６はＯＲゲ
ートである。

【０１７５】次に動作について説明する。入力Ｉが１６
２４以上である旨を判定するには、入力Ｉのビットパタ
ーンがこの１６２４を２進数に展開した０１１００１０
１１０００以上であることを判定すればよい。そしてそ
の際、入力Ｉの下位３ビットはその値が０であっても１
であっても判定に支障はなく、これら下位３ビットが全
て１の場合の入力値は１６３１になる。従って、入力値
が１６２４である旨を判定する際に下位３ビットを入力
しないことにより、入力値が１６２４〜１６３１である
旨を判定することができる。

【０１７６】ＡＮＤゲート３３１１ないし３３１９はこ
うした原理により入力値が１６２４〜１６３１である旨
を判定するものであり、ＡＮＤゲート３３１１ないし３
３１４により入力値の１２ビット目ないし５ビット目の
ビットパターンが０１１００１０１１００に一致する場
合にそれぞれ１を出力する。ＡＮＤゲート３３１５およ
び３３１６はこれら４つのＡＮＤゲート３３１１ないし
３３１４の出力が全て１である場合にそれぞれ１を出力
し、ＡＮＤゲート３３１７はＡＮＤゲート３３１５およ
び３３１６の出力が全て１である場合に１を出力する。
また、ＡＮＤゲート３３１８は入力値の４ビット目が１
であり、かつＡＮＤゲート３３１６の出力が１である場
合に１を出力する。さらに、ＡＮＤゲート３３１９はＡ
ＮＤゲート３３１７および３３１８の出力が全て１であ
る場合に１を出力する。従って、ＡＮＤゲート３３１９
の出力が１の場合、入力値が１６２４〜１６３１である
旨が判明する。

【０１７７】同様に、ＡＮＤゲート３３２１ないし３３
２６は入力が１６３２〜１６６３である旨を判定する。
また、ＡＮＤゲート３３２７ないし３３３０は入力が１
６６４〜１７９１である旨を判定する。また、ＡＮＤゲ
ート３３３１ないし３３３３は入力が１７９２〜２０４
７である旨を判定する。また、ＯＲゲート３３５０ない
し３３５６は入力が２０４８〜５２４２８７（maxoverv
alが325409であるため524287まで判定する。）である旨
を判定する。

【０１７８】従って、ＯＲゲート３３３６ないし３３３
９によりこれらの判定結果を束ねることにより、入力値
が１６２４以上である旨を判定することができる。

【０１７９】このように、従来例では比較器は入力がＬ
×Ｍ、即ち１６２４以上であることを判定しなければな
らないが、表２の行１ないし行11及び表２の行13ないし
行21の対比により、本実施の形態１では入力が１６４３
以上である旨を判定すればよい。

【０１８０】図６は本実施の形態１のブロックインタリ
ーブを行う装置のオーバフロー処理装置における比較器
の構成を示すものである。

【０１８１】図６において、３３２１ないし３３３３は
ＡＮＤゲート、３３４０ないし３３４２および３３５０
ないし３３５６はＯＲゲートである。

【０１８２】この図６では、本来入力が１６４３以上で
ある旨を判定すべきであるが、この判定は、１６３２以
上を判定する場合に含まれるため、この回路では、１６
３２以上である旨を判定している。

【０１８３】まず、入力が１６３２〜１６６３である旨
をＡＮＤゲート３３２１ないし３３２６が判定する。ま
た、入力が１６６４〜１７９１である旨をＡＮＤゲート
３３２７ないし３３３０が判定する。また、入力が１７
９２〜２０４７である旨をＡＮＤゲート３３３１ないし
３３３３が判定する。また、入力が２０４８〜５２４２
８７（maxovervalが329266であるため524287まで判定す
る。）である旨をＯＲゲート３３５０ないし３３５６が
判定する。

【０１８４】従って、ＯＲゲート３３４０ないし３３４
２によりこれらの判定結果を束ねることにより、入力値
が１６３２以上、即ち１６４３以上である旨を判定する
ことができる。

【０１８５】この図６の回路はＡＮＤゲートが１３個、
ＯＲゲートが１０個必要であるが、従来例に対応する図
５の回路では、ＡＮＤゲートが２２個、ＯＲゲートが１
１個必要であり、この図６の回路は、比較すべき対象が
減った分、従来例よりも回路規模を縮小でき、省面積化
が図れ、かつその分消費電力も低減することができる。

【０１８６】ところで、このＬ＝８，Ｍ＝２０３，α＝
２０の場合は、ＢＳデジタル放送における誤り訂正に用
いて有効なものである。

【０１８７】即ち、ＢＳデジタル放送の場合、リードソ
ロモン復号器の訂正の対象となる１データセグメント
は、データインタリーブ装置の内では２０３byteとなっ
ており、送信側のブロックインタリーブ装置の列の数が
２０３であれば、もっとも少ないインタリーブ装置の記
憶容量でリードソロモン復号器の訂正能力を向上するこ
とが可能となる。また、行および列の数が増加するほ
ど、連続したバースト誤りに対してのリードソロモン復
号器の訂正能力が向上する。

【０１８８】なお、αはＬ×Ｍ−１との間に公約数が存
在せず、Ｍの(-X)乗に等しくなければ、２以上の任意の
整数であってよいが、α＝２０の場合がもっとも効果が
大きい。

【０１８９】また、以上の場合とは異なる原理により消
費電力を低減できる場合がある。

【０１９０】以下、この場合について述べると、表３は
Ｌ＝１０，Ｍ＝８、即ち１０行８列のデータに対しブロ
ックインタリーブを行う場合のレジスタ１１３の値の推
移を、本実施の形態１と従来例の回路について対比して
示したものである。

【０１９１】

【表３】 この表３より明らかなように、従来例ではレジスタ１１
３の値がしきい値を越える回数overtimeが５４回である
のに対し、本実施の形態１ではこれが４５回に減少して
おり、このovertimeの減少により、オーバフロー処理装
置１４０における計算量が減少し、さらに従来の方式で
はオーバフロー処理装置１４１のオーバフロー回数が４
７４回であったが、本実施の形態１では３９５回に減少
することによりオーバフロー処理装置１４１の計算量が
減少する。

【０１９２】これらにより消費電力の減少が実現でき
る。

【０１９３】このように、本実施の形態１によるブロッ
クインタリーブ装置は、ブロックインタリーブ装置出力
を生成するＬ×Ｍデータの記憶装置と前記記憶装置にア
ドレスを出力するアドレス生成装置と前記記憶装置へ制
御信号を出力する記憶装置制御装置から構成され、アド
レス生成装置において、ブロック番号ｂの０番目のアド
レスAb(0)を０とし、ブロック番号ｂのｎ番目（ｎは０
以上の整数）のアドレスAb(n)を、α（αは、２以上の
整数）とＭの(b-x)乗（ｘは０以上ｂ以下の整数）の乗
算結果とAb(n-1)との加算結果をＬ×M-1で割った剰余か
ら生成し、生成したアドレスに対して読み出し、書き込
みを繰り返すことによりブロックインタリーブを行うよ
うにしたので、記憶装置アドレス生成装置を最適化で
き、最小限の回路面積により、ブロックインタリーブを
行うことが可能となる。

【０１９４】また、ブロックの先頭アドレスと最終アド
レスが常に一定であるので、これらに対し記憶装置内の
連続した領域に割り当てることにより、２データについ
て同時に処理することが可能となり、記憶装置のアクセ
ス回数が低減し、アドレス生成装置の低消費電力化が可
能となる。

【０１９５】また、特に、Ｌ=8、Ｍ=203のブロックイン
タリーブを行う場合、特表平8-511393号公報記載の、従
来のアドレス生成装置においては、ブロック番号ｂの０
番目のアドレスAb(0)を０とし、ブロック番号ｂのｎ番
目（ｎは０以上の整数）のアドレスAb(n)を、Ｍの(b-x)
乗（ｘは０以上ｂ以下の整数）とAb(n-1)との加算結果
をＬ×M-1で割った剰余から生成する。この演算を繰り
返していくと、剰余の対象となる値が無限に大きくなる
ため、回路で実現する場合、初期値をＭの(b-x-1)乗と
し入力にＭを乗算してオーバーフロー処理装置１（以
下、剰余器１と称す）へ出力する乗算器と、入力をＬ×
M-1で割った剰余を乗算器と加算器に出力する剰余器１
と、Ab(n-1)と剰余器１の出力を加算してオーバーフロ
ー処理装置２（以下、剰余器２と記す）へ出力する加算
器と、入力をＬ×M-1で割った剰余をAb(n)とする剰余器
２とから構成されることになるが、剰余器１は入力がＬ
×M-1以下となるまで、Ｌ×M-1を減算するための、比較
器と減算器から構成され、減算の対象となる最小の値
は、『1624』となり、比較器は『1624』以上を判定する
機能が必要となる。

【０１９６】しかしながら、本実施の形態１によるブロ
ックインタリーブ装置において、α=20、Ｌ＝８、Ｍ＝
２０３とすると、初期値をＭの(b-x-1)乗にαを乗算し
たものとし入力にＭを乗算して剰余器１へ出力する乗算
器と、入力をＬ×M-1で割った剰余を乗算器と加算器に
出力する剰余器１と、Ab(n-1)と剰余器１の出力を加算
して剰余器２へ出力する加算器と、入力をＬ×M-1で割
った剰余をAb(n)とする剰余器２とから構成され、剰余
器１は入力がＬ×M-1以下となるまで、Ｌ×M-1を減算す
るための、比較器と減算器から構成され、減算の対象と
なる最小の値は『1643』となり、比較器は、『1643』以
上を判定する機能だけでよいことから、比較器の面積が
低減し、最小限の回路面積でブロックインタリーブを行
なうことが可能となる。

【０１９７】なお、読み出しアドレスをAb(n)とし、書
き込みアドレスをAb（ｎ−ｔ）、（ｔはＬ×M-2以下の
自然数）とし、それぞれのアドレスに対し、１時点ごと
に、読み出しと書き込みを繰り返すことにより、ブロッ
クインタリーブを実現することも可能である。

【０１９８】また、Ab(0)をβとし（βは、Ｌ×M-1以下
の自然数）、Ab(n)を、αとＭの(b-x)乗の乗算結果とAb
(n-1)との加算結果をＬ×M-1で割った剰余からアドレス
を生成することも可能である。

【０１９９】（実施の形態２） 以下、本発明の実施の形態２について、図を用いて説明
する。

【０２００】本願発明によるブロックデインタリーブ装
置およびブロックデインタリーブ方法について説明す
る。

【０２０１】本実施の形態２のブロックデインタリーブ
装置およびブロックデインタリーブ方法は、記憶装置の
アドレス生成装置を最適化することにより、記憶装置の
制御回路の面積あるいは消費電力をより低減できるよう
にしたものである。

【０２０２】図７は本願発明の実施の形態２による，Ｌ
×Ｍデータのブロックデインタリーブを行うブロックデ
インタリーブ装置を示すものである。図７においては、
１本ブロックデインタリーブ装置によりブロックデイン
タリーブを行うべき入力データの入力端子、２はこのブ
ロックデインタリーブを行うべき入力データのブロック
の先頭入力データ毎に同期して入力され、値０でアクテ
ィブとなる先頭入力データ同期信号（ＮＢＬＯＣＫＳＹ
ＮＣ信号）の入力端子、１４は値０で本ブロックデイン
ターリーブ装置を初期状態にリセットするリセット信号
（ＮＲＳＴ信号）の入力端子、６は各入力データ毎に発
生する同期信号の入力端子、１６は各入力データ毎に発
生する同期信号（クロック信号ＣＬＫ）の２倍の周波数
のクロック信号ＣＬＫ２の入力端子、１２は同期信号入
力端子６から入力される同期信号に応じて記憶装置４を
制御する制御装置であり、アドレス生成手段により生成
されたアドレスを用いて、記憶手段がデータの書き込み
および読み出しを切り替えて行う制御手段に相当する。
３は入力端子６から入力される同期信号（ＣＬＫ信
号），入力端子２から入力される先頭入力データ同期信
号（ＮＢＬＯＣＫＳＹＮＣ信号）および入力端子１４か
ら入力されるリセット信号（ＮＲＳＴ信号）に基づいて
記憶装置４のアドレスを生成するアドレス生成装置であ
り、記憶装置に対し、ブロックインタリーブすべき（Ｌ
×Ｍ）個のデータを単位とするブロックを書き込み，読
み出す際のアドレスを生成するアドレス生成手段に相当
する。２０はこのアドレス生成装置３が生成したアドレ
スを出力する出力端子、４は記憶装置（記憶手段）であ
り、（Ｌ×Ｍ）個のアドレスが割り当てられ、制御装置
１２の制御により、アドレス生成装置３により生成され
たアドレスに入力端子１からの入力データを書き込み、
これを読み出すことによりブロックデインタリーブを行
うものである。また、ＡＤは記憶装置４のアドレス入力
端子、ＤＩは記憶装置４のデータ入力端子、ＮＷＥは記
憶装置４のライトイネーブル入力端子であり、値０が入
力されると記憶装置４が書き込みモードになる。ＤＯは
記憶装置４のデータ出力端子であり、これは本ブロック
インタリーブ装置の出力端子でもある。ＣＬＫ２はこの
記憶装置４用のクロック入力端子であり、クロック信号
入力端子１６から、クロック信号ＣＬＫの２倍のクロッ
ク信号が入力される。５は本ブロックデインタリーブ装
置によりインタリーブされたデータを出力する出力端子
である。

【０２０３】また、図７のアドレス生成装置３におい
て、１０は定数L を発生する定数発生器、１３は初期値
αが初期設定されるレジスタ、１１はこの定数L とレジ
スタ１３の出力信号とを乗算する乗算器であり、ブロッ
ク番号ｂのブロックが入力される毎に、α（αは２以上
の整数）とL の(b-x) 乗（x は0 以上ｂ以下の整数、ｂ
は０以上の整数）との乗算結果を生成する乗算手段に相
当する。４０はこの乗算器１１の出力がオーバフローし
た場合の処理を行うオーバフロー処理装置であり、上記
乗算手段による乗算結果と比較基準値Ｌ×M-1との大小
を比較する第１の比較手段を有し、その比較結果に基づ
き１クロック毎に上記乗算結果より可能な限り上記Ｌ×
M-1を減算して上記乗算結果のオーバーフローを抑える
ことにより上記ブロック番号ｂのブロックに対するアド
レスの増分値REGを出力する第１のオーバーフロー処理
手段に相当する。２１は入力端子２からのＮＢＬＯＣＫ
ＳＹＮＣ信号を制御信号とし乗算器11の出力信号または
レジスタ１３の出力信号のいずれかを選択するスイッチ
（第２のセレクタ）、２２はこのセレクタ２１の出力信
号から（Ｌ×Ｍ−１）を減算する減算器（第２の減算手
段）、２３はこのセレクタ２１の出力信号と（Ｌ×Ｍ−
１）との大小を比較する比較器（第２の比較手段）、２
４はこの比較器２３の出力信号を制御信号として減算器
２２の出力信号またはセレクタ２１の出力信号のいずれ
かを選択するスイッチ（第３のセレクタ）、１８は初期
値αを発生する定数発生器（第１の定数発生手段）、２
６は入力端子１４からのＮＲＳＴ信号を制御信号とし、
定数発生器１８の出力信号またはセレクタ２４の出力信
号のいずれかを選択してレジスタ（アドレス増分値記憶
手段）１３に出力するスイッチ（第１のセレクタ）、２
８はＮＢＬＯＣＫＳＹＮＣ信号を制御信号とし、レジス
タ１３の出力信号またはレジスタ２７の出力信号のいず
れかを選択するスイッチ（セレクタ）、２７はこのセレ
クタ２８の出力信号を入力とするレジスタである。

【０２０４】また、１５はこのレジスタ２７の出力信号
とレジスタ１７の出力信号とを加算する加算器であり、
ブロック番号ｂのブロックが入力される毎に、上記第１
のオーバーフロー処理手段により出力されるアドレスの
増分値REGに対し、上記ブロック番号ｂのn-1番目（ｎは
１以上Ｌ×M-1以下の整数）のアドレスAb(n-1)を順次加
算することにより上記ブロック番号ｂのブロック内のｎ
番目のアドレスAb(n)を順次生成する加算手段に相当す
る。４１はこの加算器１５の出力がオーバーフローした
場合の処理を行うオーバフロー処理装置であり、上記加
算手段による加算結果と比較基準値Ｌ×M-1との大小を
比較する第２の比較手段を有し、その比較結果に基づき
上記加算結果より可能な限り上記Ｌ×M-1を減算して上
記加算結果のオーバーフローを抑えることにより上記記
憶手段に対し実際に供給するアドレスを出力する第２の
オーバーフロー処理手段に相当する。３２は加算器１５
の出力信号から（Ｌ×Ｍ−１）を減算する減算器（第２
の減算手段）、３３はこの加算器１５の出力信号と（Ｌ
×Ｍ−１）との大小を比較する比較器（第２の比較手
段）、３４はこの比較器３３の出力信号を制御信号とし
て加算器１５の出力信号または減算器３２の出力信号の
いずれかを選択するスイッチ（第５のセレクタ）、１９
は初期値０を発生する定数発生器、３０はＮＢＬＯＣＫ
ＳＹＮＣ信号を制御信号とし、定数発生器１９の出力信
号またはセレクタ３４の出力信号のいずれかを選択する
スイッチ（第４のセレクタ）である。

【０２０５】また、１７はこのオーバフロー処理装置４
１の出力がセットされるレジスタ（アドレス記憶手
段）、２９はデータ入力端子１からのデータを保持し記
憶装置４に出力するレジスタであり、レジスタ１３，２
７，１７，２９はいずれも入力データに同期したクロッ
ク信号ＣＬＫの立ち上がりで保持するデータを更新す
る。

【０２０６】図８は本実施の形態２によるブロックデイ
ンタリーブ装置の動作を模式的に示すものであり、４行
５列のデータに対し、ブロックデインタリーブを行う場
合を例にとって示している。

【０２０７】この実施の形態２によるブロックデインタ
リーブ装置は、以下のようなブロックデインタリーブ方
法によりデータのブロックデインタリーブを行うもので
ある。

【０２０８】即ち、この方法は、（Ｌ×Ｍ）個のアドレ
ス（Ｌ，Ｍは２以上の整数）が割り当てられた記憶手段
に対し、ブロックデインタリーブすべき（Ｌ×Ｍ）個の
データを単位とするブロックを書き込み，読み出す際の
アドレスを生成し、該生成されたアドレスを用いて、上
記記憶手段が上記データの書き込みおよび読み出しを切
り替えて行うように動作制御を行うことによりデータの
ブロックデインタリーブを行う方法において、ブロック
番号０のブロックに対しアドレスの増分値REGとしてα
（αは２以上の整数）を与え、以後ブロック番号が１増
すごとに増分値REGにＬを乗算したものを当該ブロック
のアドレスの増分値REGとする際、アドレスの増分値REG
がＬ×Ｍ−１を越えた場合、当該増分値REGに代えてＬ
×Ｍ−１による剰余を当該増分値として上記の処理を繰
り返すことにより、α×Ｌ＊＊（ｂ−ｘ）ｍｏｄ（ｌ×
Ｍ−１）に相当する演算（＊＊はべき乗、ｍｏｄは剰
余、ｘは０以上ｂ以下の整数）を行って、各ブロック毎
のアドレスの増分値を求め、各ブロックにおいて、アド
レスの初期値としてAb(0)を設定し、以後当該ブロック
のアドレスの増分値REGを順次加算することにより当該
ブロック内の各アドレスAb(1)ないしAb(n)（ｎは１以上
Ｌ×Ｍ−１以下の整数）を生成する際、アドレスがＬ×
Ｍ−１を越えた場合当該アドレスに代えてＬ×Ｍ−１に
よる剰余を当該アドレスとして上記の処理を繰り返し、
各ブロック内のアドレスを生成することにより、上記ア
ドレス生成を実行し、かつ、上記アドレスの増分値を計
算する際の剰余を求めるか否かの判定を、上記アドレス
の増分値と上記Ｌ×Ｍ−１との大小比較で判定する際、
上記Ｌ×M-1に代えて、上記乗算結果に含まれる，上記
Ｌ×M-1を越える最小値Ａを上記比較基準値として使用
し、大小比較を行う第１の比較手段を使用して行う，と
いう方法によりブロックデインタリーブを行うものであ
る。

【０２０９】次に図７の動作について、図８に示した，
４行５列のデータに対し、ブロックデインタリーブを行
う場合を例にとって説明する。

【０２１０】図８に示すように、本実施の形態２による
ブロックデインタリーブ装置は、入力端子１から入力さ
れるデータをＬ×Ｍデータの記憶装置４に書き込み、こ
のＬ×Ｍデータの記憶装置４からデータを読み出すこと
によりブロックデインタリーブを行うものであり、その
際、図８に示すような順序で書き込み，読み出しを行う
ように、制御装置１２が前記記憶装置４へ制御信号を出
力することによりその書き込み，読み出し制御を行い、
かつアドレス生成装置３がその書き込み，読み出しの際
のアドレスを生成し、これを前記記憶装置４に出力する
ことにより、１ブロックの記憶領域を持つ記憶装置１面
でブロックデインタリーブされた出力５を生成できるも
のである。

【０２１１】この装置は、ブロックデインタリーブ装置
の記憶装置４のアドレスが図１３(k)のように割り当て
られているとすると、まず、図８(a)のようにＲＥＧを
２とし、図１３(k)のアドレス０を初期値とし１入力デ
ータ毎に２ずつ増加する書き込みアドレスを順次生成す
る。その際、書き込みアドレスが１９（＝４×５−１）
を越えるとこの１９による剰余をアドレスとして使用す
る。従って、例えば、図１３(k)におけるアドレス２に
相当するアドレスには、図８(a)ではアドレス１が割り
当てられる。そして、この生成規則に従って生成した書
き込みアドレスに従い、データを書き込みを、ブロック
内の全てのアドレスにアクセスが完了する迄行なう。

【０２１２】即ち、図１３(k)の従来方式では書き込み
アドレスが増加する順に従って０→１→２→……→１９
の順でデータを順次書き込んでいたものが、本実施の形
態２ではこれを１つ飛ばしに書き込んでゆくものであ
る。

【０２１３】次に、図８(b)に示されているように、Ｒ
ＥＧに４を乗じ、図１３(k)におけるアドレスの並びを
基準として、図１３(k)のアドレス０を初期値とし、１
入力データ毎にアドレスが８（＝２×４）ずつ増加する
アドレスを順次生成するが、その際、アドレスが１９
（＝４×５−１）を越えるとこの１９による剰余をアド
レスとして使用する。

【０２１４】そして、図８(b)において、この生成規則
に従って生成したアドレスに従い読み出しを行い、この
読み出しを行ったのと同じ順で同じアドレスに対し書き
込みを行う。なお、この読み出しおよび書き込みは、ブ
ロック内の全てのアドレスにアクセスが完了する迄行な
う。

【０２１５】次に、図８(c)に示されているように、こ
のＲＥＧに対し４を乗じるが、この値が１９を越えてい
るのでこの１９による剰余１３を求め、これをＲＥＧの
値として使用する。

【０２１６】そして、図１３(k)に示されているアドレ
スの並びを基準とし、そのアドレス０を初期値として、
１入力データ毎に１３ずつ増加するアドレスを順次生成
し、アドレスが１９（＝４×５−１）を越えるとこの１
９による余剰を求め、これをアドレスとして使用する。

【０２１７】そして、この生成規則に従って生成したア
ドレスに従い読み出しを行い、この読み出しを行ったの
と同じ順で同じアドレスに対し書き込みを行う。なお、
読み出しおよび書き込みは、ブロック内の全てのアドレ
スにアクセスが完了する迄行なう。

【０２１８】以下、同様の処理を繰り返すことにより、
順次異なるアドレスの順で読み出し、書き込みを行って
ゆけば、この例では図８(j)の時点において、図８(a)と
同様のアドレスの順に戻る。

【０２１９】このような手順を繰り返すことにより、図
９に示すように、１ブロックの記憶領域を持つ記憶装置
１面を用いてブロックデインタリーブを行うことを可能
としている。これは制御装置１２による書き込み読み出
し制御、およびアドレス生成装置３により生成する記憶
装置４のアドレスを上述のように工夫することにより実
現しているものであり、これに加えて、本実施の形態２
ではアドレス生成装置の回路面積や消費電力の低減が可
能になっているものである。

【０２２０】この実施の形態２におけるアドレス生成規
則は以下の通りである。

【０２２１】即ち、ｎ番目のアドレスをAb(n)、記憶装
置の行の数をＬ、列の数をＭ、ブロック番号ｂを０以上
の整数、ｘを０以上ｂ以下の任意の整数とすると、

【０２２２】 Ab(n)＝（Ab（ｎ−１）＋α×Ｌ＊＊（ｂ−ｘ））ｍｏｄ（Ｌ×Ｍ−１）…(4)

【０２２３】また、ＲＥＧ＝α×Ｌ＊＊（ｂ−ｘ）ｍｏ
ｄ（Ｌ×Ｍ−１）

【０２２４】ただし、Ab(0)＝０、αは２以上の整数と
する。また、＊＊はすべき乗を表わす。

【０２２５】従って、上述の例ではα＝２として最初の
書き込みの際に１つ飛ばしに書き込みを行っており、α
の値を適宜設定することにより、２つ飛ばし以上で書き
込みを行うことも可能であるが、αとＬ×Ｍ−１の間に
公約数が存在してはいけない。これは、αとＬ×Ｍ−１
の間に公約数が存在すると、ブロック内のデータの最後
のデータが常にアドレスＬ×Ｍ−１に書き込まれるはず
なのに、途中でアドレスがＬ×Ｍ−１となってしまい、
アドレスの生成規則が破綻するからである。

【０２２６】また、αがＬの(-X)乗に等しい場合も除く
必要がある。この場合は従来例に一致し、さらなる回路
規模の縮小や消費電力の低減が実現できないからであ
る。

【０２２７】次にこのような書き込み読み出し動作を行
うのに必要な，アドレス生成装置のアドレス生成動作に
ついて説明する。

【０２２８】図７のアドレス生成装置は、式(4)より定
義されたアドレス生成規則を実行することにより、記憶
装置４のアドレスを順次生成する。

【０２２９】即ち、図７のアドレス生成装置は、（Ｘ＋
Ｙ）ｍｏｄＺ＝ＸｍｏｄＺ＋ＹｍｏｄＺが成立すること
を利用し、式(4)の（Ab（ｎ−１）＋α×Ｌ＊＊（ｂ−
ｘ））ｍｏｄ（Ｌ×Ｍ−１）における、α×Ｌ＊＊（ｂ
−ｘ）ｍｏｄ（Ｌ×Ｍ−１）の項のＬのべき乗計算を、
定数発生器１０，乗算器１１，レジスタ１３によりＬの
繰り返し乗算を行うことにより実行し、かつ、この項に
おけるαの乗算と（Ｌ×Ｍ−１）による剰余計算を、オ
ーバーフロー処理装置４０により実行する。

【０２３０】また、式(4)のAb（ｎ−１）ｍｏｄ（Ｌ×
Ｍ−１）の項の計算およびその初期値Ab(0)＝０の投入
を、オーバーフロー処理装置４１により実行する。

【０２３１】また、これら２つの項の剰余計算結果の加
算を、加算器１５により実行しているものである。

【０２３２】セレクタ２１には乗算器１１の出力および
レジスタ１３の出力が与えられるが、入力データがブロ
ックの先頭に該当し、ブロックの先頭入力データ同期信
号２が入力されると、セレクタ２１は乗算器１１の出力
を選択し、それ以外の場合はレジスタ１３の出力を選択
する。このセレクタ２１の出力は比較器２３によりＬ×
Ｍ−１と比較される。セレクタ２４にはセレクタ２１の
出力からＬ×Ｍ−１を減算する減算器２２の出力および
セレクタ２１の出力が与えられるが、セレクタ２１の出
力がＬ×Ｍ−１以上である旨を比較器２３が判定すると
減算器２２の出力を選択し、それ以外の場合はセレクタ
２１の出力を選択する。そしてこのセレクタ２４の出力
はレジスタ１３に出力される。これにより、オーバーフ
ロー処理装置４０は入力がＬ×Ｍ−１を越えれば、１ク
ロック毎にＬ×Ｍ−１を繰り返し減算することにより、
その値がＬ×Ｍ−１以下となるように制限する。

【０２３３】このようなオーバフロー処理装置を設ける
ことにより、アドレス生成装置の内部で乗算や加算を繰
り返すことにより、数値がＬ×Ｍ−１以上に発散してゆ
くのを抑えている。

【０２３４】図７のアドレス生成装置３において、定数
発生器１８は初期値「α」を発生し、これをレジスタ１
３に出力する。乗算器１１はこのレジスタ１３の出力と
定数発生器１０の出力「Ｌ」を乗算し、オーバフロー処
理装置４０に出力する。

【０２３５】

【０２３６】また、定数発生器１９は初期値「０」を発
生し、これをレジスタ１７に出力する。加算器１５はこ
のレジスタ１７の出力とレジスタ１３の出力を加算し、
オーバフロー処理装置４１に出力する。

【０２３７】オーバフロー処理装置４１はその入力デー
タがＬ×M-1を越えた場合、これがＬ×M-1以下になるよ
うに「Ｌ×M-1」を減算し、その結果をレジスタ１７に
出力するが、加算器１５の出力がオーバフロー処理装置
４０によって最大値Ｌ×M-1以下に抑えられており、か
つ、オーバフロー処理装置４１自身の出力も最大値Ｌ×
M-1以下に抑えられるので、入力データがＬ×M-1を越え
た場合に減算器３２が減算を実行する回数は１度だけで
よく、従って、オーバフロー処理装置４１は内部にオー
バフロー処理装置４０のような帰還ループを有しておら
ず、オーバフロー処理装置４０よりも回路規模が小さ
く、その分低消費電力となっている。

【０２３８】レジスタ１７は、入力データがＬ×Ｍ個入
力された時点でブロックの先頭入力データ同期信号２に
より初期値「０」にリセットされ、同期信号入力６によ
り入力データ毎に更新される。

【０２３９】これにより、アドレス生成装置において、
ブロック番号ｂの０番目のアドレスAb(0)を０とし、ブ
ロック番号ｂのｎ番目（ｎは０以上の整数）のアドレス
Ab(n)を、α（αは、２以上の整数）とＬの(b-x)乗（ｘ
は０以上ｂ以下の整数）の乗算結果とAb(n-1)との和を
Ｌ×M-1で割った剰余から生成することにより、本実施
の形態２の装置における記憶装置のアドレスの生成を実
行しているのものであり、乗算や加算を繰り返すことに
より、アドレス生成装置内部で数値がＬ×M-1以上に発
散してゆくのを、オーバーフロー処理装置を設けること
によって、最大値Ｌ×M-1以下となるように抑えてい
る。

【０２４０】図１０はこの図７のブロックデインタリー
ブ装置のタイミングチャートを示している。この図１０
は、入力端子１６からのブロック信号ＣＬＫ２、入力端
子６からのクロック信号ＣＬＫ、入力端子６からのリセ
ット信号ＮＲＳＴ，入力端子２からの信号ＮＢＬＯＣＫ
ＳＹＮＣ、入力端子１４からのリセット信号ＮＲＳＴ、
レジスタ１３の出力信号、レジスタ２７の出力信号、レ
ジスタ１７の出力信号、記憶装置４の制御信号ＮＷＥ、
記憶装置４のデータ入力信号ＤＩ、記憶装置４のデータ
出力信号ＤＯについて示している。

【０２４１】次にこの図１０を用いて図７のブロックデ
インタリーブ装置の動作を詳細に説明する。まず、入力
端子６よりクロック信号ＣＬＫが、また、入力端子１６
よりその２倍の周波数のクロック信号ＣＬＫ２が与えら
れているものとする。

【０２４２】時刻ｔ０では、入力端子２からの信号ＮＢ
ＬＯＣＫＳＹＮＣがハイレベル（＝値１；以下、Ｈと記
す）であるので、セレクタ２１は、乗算器１１の出力を
選択せず、レジスタ１３の出力を選択する。レジスタ１
３の出力値は不定であるが、これがＬ×Ｍ−１（この例
では４×５−１＝１９）を越えていればその値がＬ×Ｍ
−１以下になるまでセレクタ２４は減算器２２の出力を
選択し続け、また、セレクタ２４の出力値が元々Ｌ×Ｍ
−１以下であればセレクタ２４はセレクタ２１の出力を
選択するので、セレクタ２４の出力はＬ×Ｍ−１以下の
不定値となる。

【０２４３】また、この時刻ｔ０において、入力端子１
４からのリセット信号ＮＲＳＴはＨからロウレベル（＝
値０；以下、Ｌと記す）に変化しており、セレクタ２６
はセレクタ２４の出力ではなく、定数発生器１８からの
定数α（この例では値２）を選択する。このセレクタ２
６の出力はレジスタ１３で１クロックＣＬＫ分保持され
た後出力されるが、この時刻ｔ０では、レジスタ１３の
出力値は不定のままである。

【０２４４】また、この時刻ｔ０ではＮＢＬＯＣＫＳＹ
ＮＣ信号がＨのためセレクタ２８はレジスタ１３の出力
は選択せず、レジスタ２７の出力を選択する。このセレ
クタ２８の出力はレジスタ２７の入力に戻るので、レジ
スタ２７の出力は不定のままである。

【０２４５】さらに、この時刻ｔ０ではセレクタ３０は
定数発生器１９の出力値０ではなく、セレクタ３４の出
力を選択する。このセレクタ３４は加算器１５の出力、
あるいはこれがＬ×Ｍ−１（この例では１９）を越えて
いればＬ×Ｍ−１を減算した値を出力するので、レジス
タ１７には、セレクタ３４の出力である不定値とレジス
タ２７の出力とを加算した不定値、あるいはこれよりＬ
×Ｍ−１を減算した値が入力される。

【０２４６】次に、時刻ｔ１では、レジスタ１３より値
２が出力され、これが乗算器１１によって定数発生器１
０からの定数Ｌ（＝値４）と乗算されるが、時刻ｔ２で
は、セレクタ２１はこの乗算器８を選択しない。また、
セレクタ２６は定数発生器１８からの定数α（＝値２）
を選択しており、これがレジスタ１３に入力される。セ
レクタ２８およびセレクタ３０も時刻ｔ０におけるのと
同様、それぞれレジスタ２７出力およびセレクタ３４出
力を選択している。これらの状態は、時刻ｔ２でも同様
である。

【０２４７】次に、時刻ｔ３では、時刻ｔ２においてレ
ジスタ１３に入力された値２がレジスタ１３より出力さ
れ、これと定数発生器１０からの定数Ｌ（＝値４）との
乗算値８がセレクタ２１で選択されるが、比較器２３は
この乗算器８がＬ×Ｍ−１（＝値１９）よりも小さいと
判定するため、セレクタ２４はこの乗算器８を選択す
る。またセレクタ２６もこのセレクタ２４からの乗算値
８を選択するので、レジスタ１３にはこの値８が入力さ
れる。

【０２４８】また、セレクタ２８はレジスタ１３の出力
値２を選択し、レジスタ２７にはこの値２が入力され
る。さらに、セレクタ３０は定数発生器１９からの定数
値０を選択し、レジスタ１７にはこの値０が入力され
る。

【０２４９】次に、時刻ｔ４において、時刻ｔ３におい
てレジスタ１３に入力された値８が出力され、乗算器１
１はこれと定数発生器１０の出力値４を乗算するが、セ
レクタ２１はこの乗算値３２は選択せず、レジスタ１３
の出力値を選択する。またセレクタ２６はセレクタ２４
出力を選択するので、このレジスタ１３はこの値８が入
力される。

【０２５０】またセレクタ２８はレジスタ２７の出力値
２を選択し、これをセレクタ２７に入力する。加算器１
５はこのレジスタ２７の出力値２とレジスタ１７の出力
値０とを加算し、セレクタ３４，３０はこの加算値２を
選択しレジスタ１７に入力する。

【０２５１】また、レジスタ１７の出力が値０となるの
で、これを記憶装置４のアドレスとして、制御信号（書
き込みイネーブル信号）ＮＷＥのＨのタイミングで記憶
装置４から初期値（不定値）が読み出され、かつ、時刻
ｔ３においてレジスタ２９に入力されていたデータＤ０
が制御信号（書き込みイネーブル信号）ＮＥＷのＬのタ
イミングで記憶装置４に入力される。これらの状態は、
時刻ｔ５以降でも同様であるが、セレクタ３０がセレク
タ３４の出力を選択し、レジスタ２７の出力が値２を保
持するので、加算器１５の出力は、ＣＬＫ信号が１回入
力される毎に値２ずつ増加する。但し、これが値１９以
上になろうとすると、セレクタ３４は減算器３２出力を
選択しその値を１９以下に抑える。

【０２５２】次に、時刻ｔ２３において、セレクタ２１
が乗算器１１の出力値３２を選択すると、セレクタ２４
は比較器２３の判定により、減算器２３の出力を選択
し、値ｔ３（＝３２−１９）を出力する。セレクタ２６
はこの値を選択し、レジスタ１３に入力する。またセレ
クタ２８はレジスタ１３の出力を選択し、この値８をレ
ジスタ２７に入力する。

【０２５３】加算器１５はレジスタ２７の出力値２とレ
ジスタ１７の出力値１９を加算するが、この時刻ｔ２３
においてセレクタ３０は加算器１５の出力を選択せず、
定数発生器１９の出力値０を選択し、これをレジスタ１
７に入力する。

【０２５４】これら、時刻ｔ４ないし時刻ｔ２３までの
動作によって、図８(a)に示すアドレスが発生される。
また、記憶装置４からはこれらのアドレスから初期値
（不定値）がクロックＣＬＫ毎に順次読み出され、これ
に代えてデータＤ０ないしＤ１９が、これらのアドレス
にクロックＣＬＫ毎に順次書き込まれる。

【０２５５】次に、時刻ｔ２４において、レジスタ１３
は値１３を出力し、乗算器１１は値５２を出力するが、
セレクタ２１はレジスタ１３の出力値１３を選択する。
セレクタ２４は比較器２３の判定結果によりセレクタ２
１の出力値１３を選択し、セレクタ２６はこの値１３を
レジスタ１３に入力する。

【０２５６】セレクタ２８はセレクタ２８の出力値１３
をレジスタ２７に入力するので、この値１３は保持され
る。これらの状態は、時刻ｔ２５以降でも同様である
が、セレクタ３０がセレクタ３４の出力を選択し、レジ
スタ２７の出力が値８を保持するので、加算器１５の出
力は、ＣＬＫ信号が１回入力される毎に値１０ずつ増加
する。但し、これが値１９以上になろうとすると、セレ
クタ３４は減算器３２出力を選択しその値を１９以下に
抑え、これがレジスタ１７を介して１クロックＣＬＫ後
の記憶装置４にアドレスとして与えられる。

【０２５７】このため、時刻ｔ２４ないし時刻ｔ４３ま
での動作によって、図８(b)に示すアドレスが発生され
る。また、記憶装置４からはこれらのアドレスから、時
刻ｔ４ないしｔ２３の期間に書き込まれていたデータＤ
０ないしＤ１９がデータＤＯ０ないしＤＯ１９としてク
ロックＣＬＫ毎に順次読み出され、これに代えてデータ
Ｄ２０ないしＤ３９が、これらのアドレスにクロックＣ
ＬＫ毎に順次書き込まれる。

【０２５８】さらに、時刻ｔ４４以後において、レジス
タ１３の出力１はクロックＣＬＫが１度入力する毎に減
少し、値３３（＝５２−１９），値１４（＝３３−１
９）となって安定するが、レジスタ２７は時刻ｔ４３に
おいてレジスタ１３から出力された値１３を保持するた
め、レジスタ１７の出力はこの値１３の正整数倍の値１
９による余剰となる。

【０２５９】このため、時刻ｔ４４ないし時刻ｔ６３
（図示せず）の動作によって、図８(c)に示すアドレス
が発生される。また、記憶装置４からはこれらのアドレ
スから、時刻ｔ２４ないしｔ４３の期間に書き込まれて
いたデータＤ２０ないしＤ３９がデータＤＯ２０ないし
ＤＯ３９（図示せず）としてクロックＣＬＫ毎に順次読
み出され、これに代えてデータＤ４０ないしＤ５９（図
示せず）が、これらのアドレスにクロックＣＬＫ毎に順
次書き込まれる。

【０２６０】以後、同様の動作を繰り返すことにより、
図８（ａ）ないし図８（ｊ）に示されたアドレスを順次
発生する。

【０２６１】なお、式（４）において、ｘの値を設定す
ることにより、初期状態を図８(a)以外のいずれかの状
態に変更することもできるが、この場合も上述の処理を
繰り返すことにより、初期状態のブロックに戻り、以降
の処理は同様の繰り返しとなる。

【０２６２】このように、本実施の形態２は１ブロック
の記憶領域を持つ記憶装置でブロックデインタリーブを
行えるものであり、この点は従来例と同様であるが、本
実施の形態２はさらにそのアドレス生成装置の回路面積
を削減できるものである。

【０２６３】以下、この点につき説明する。

【０２６４】表４の行１ないし行２１はＬ＝８，Ｍ＝２
０３、即ち８行２０３列のデータに対しブロックデイン
タリーブを行う場合のレジスタ１３の値の計算結果を示
したものであり、表４の行８ないし１１が従来例のレジ
スタ１３の値の計算結果を示したものである。また表４
の行１８ないし行２１が本実施の形態２におけるレジス
タ１３の値の計算結果を示したものである。

【０２６５】

【表４】 これらを対比することにより、従来例ではオーバフロー
処理装置４０のしきい値を越えるレジスタ１３の値の最
小値minovervalが１６２４（＝Ｌ×Ｍの値、即ちしきい
値１６２３を越える最小の値）であるのに対し、本実施
の形態２では１６４３、すなわち従来例よりも大きくな
っていることが分かる。

【０２６６】このように、本実施の形態２では、記憶装
置に書き込み，読み出しを行う際の最初の書き込みにお
いて、従来例ではアドレス通りに順次書き込みを行って
いるのに対し、１つ以上飛ばして書き込みを行うように
しており、この最初の書き込み順序が異なることによ
り、レジスタ１３に保持される，しきい値を越える最小
の値が従来例と同一かそれより大きくなる。

【０２６７】これにより、従来例では１６２４以上を比
較する比較器が必要であったが、本実施の形態１では１
６４３以上を比較する比較器でよいため比較器の機能が
簡略する。

【０２６８】このように、オーバフロー処理装置内の比
較器で入力と比較すべきしきい値をＬ×Ｍより大きくで
きる場合は、比較器の回路規模を従来例よりも必ず小さ
くできる。

【０２６９】以下、この点を、８行２０３列のデータに
対しブロックデインタリーブを行う装置を例にとって説
明する。

【０２７０】この場合、従来例の方式では、オーバフロ
ー処理装置４０内の比較器２３は入力がＬ×Ｍ、即ち１
６２４以上であることを判定しなければならない。

【０２７１】図１１は従来例の方式により８行２０３列
のデータに対しブロックデインタリーブを行う装置のオ
ーバーフロー処理装置における比較器の構成を示すもの
である。

【０２７２】図１１において、２３１１ないし２３１９
および２３２１ないし２３３３はＡＮＤゲート、２３３
４ないし２３３９はＯＲゲートである。

【０２７３】次に動作について説明する。入力が１６２
４以上である旨を判定するには、入力Ｉのビットパター
ンがこの１６２４を２進数に展開した０１１００１０１
１０００以上であることを判定すればよい。そしてその
際、入力Ｉの下位３ビットはその値が０であっても１で
あっても判定に支障はなく、これら下位３ビットが全て
１の場合の入力値は１６３１になる。従って、入力値が
１６２４である旨を判定する際に下位３ビットを入力し
ないことにより、入力値が１６２４〜１６３１である旨
を判定することができる。

【０２７４】ＡＮＤゲート２３１１ないし２３１９はこ
うした原理により入力値が１６２４〜１６３１である旨
を判定するものであり、ＡＮＤゲート２３１１ないし２
３１４により入力値の１２ビット目ないし５ビット目の
ビットパターンが０１１００１０１１００に一致する場
合にそれぞれ１を出力する。ＡＮＤゲート２３１５およ
び２３１６はこれら４つのＡＮＤゲート２３１１ないし
２３１４の出力が全て１である場合にそれぞれ１を出力
し、ＡＮＤゲート２３１７はＡＮＤゲート２３１５およ
び２３１６の出力が全て１である場合に１を出力する。
また、ＡＮＤゲート２３１８は入力値の４ビット目が１
であり、かつＡＮＤゲート２３１６の出力が１である場
合に１を出力する。さらに、ＡＮＤゲート２３１９はＡ
ＮＤゲート２３１７および２３１８の出力が全て１であ
る場合に１を出力する。従って、ＡＮＤゲート２３１９
の出力が１の場合、入力値が１６２４〜１６３１である
旨が判明する。

【０２７５】同様に、ＡＮＤゲート２３２１ないし２３
２６は入力が１６３２〜１６６３である旨を判定する。
また、ＡＮＤゲート２３２７ないし２３３０は入力が１
６６４〜１７９１である旨を判定する。また、ＡＮＤゲ
ート２３３１ないし２３３３は入力が１７９２〜２０４
７である旨を判定する。また、ＯＲゲート２３３４およ
び２３３５は入力が２０４８〜１６３８３（maxoverval
が12824であるため16383まで判定する。）である旨を判
定する。

【０２７６】従って、ＯＲゲート２３３６ないし２３３
９によりこれらの判定結果を束ねることにより、入力値
が１６２４以上である旨を判定することができる。

【０２７７】このように、従来例では比較器は入力がＬ
×Ｍ、即ち１６２４以上であることを判定しなければな
らないが、表４の行８ないし行１１および表４の行１８
ないし行２１の対比により、本実施の形態２では入力が
１６４３以上である旨を判定すればよい。

【０２７８】図１２は本実施の形態２のブロックデイン
タリーブを行う装置のオーバフロー処理装置における比
較器の構成を示すものである。

【０２７９】図１２において、２３２１ないし２３３３
はＡＮＤゲート、２３３４、２３３５および２３４０な
いし２３４２はＯＲゲートである。

【０２８０】この図１２では、本来入力が１６４３以上
である旨を判定すべきであるが、この判定は、１６３２
以上を判定する場合に含まれるため、この回路では、１
６３２以上である旨を判定している。

【０２８１】まず、入力が１６３２〜１６６３である旨
をＡＮＤゲート２３２１ないし２３２６が判定する。ま
た、入力が１６６４〜１７９１である旨をＡＮＤゲート
２３２７ないし２３３０が判定する。また、入力が１７
９２〜２０４７である旨をＡＮＤゲート２３３１ないし
２３３３が判定する。また、入力が２０４８〜１６３８
３（maxovervalが12967であるため16383まで判定す
る。）である旨をＯＲゲート２３３４および２３４５が
判定する。

【０２８２】従って、ＯＲゲート２３４０ないし２３４
２によりこれらの判定結果を束ねることにより、入力値
が１６３２以上、即ち１６４３以上である旨を判定する
ことができる。

【０２８３】この図１２の回路はＡＮＤゲートが１３
個、ＯＲゲートが５個必要であるが、従来例に対応する
図１１の回路では、ＡＮＤゲートが２２個、ＯＲゲート
が６個必要であり、この図１２の回路は、比較すべき対
象が減った分、従来例よりも回路規模を縮小でき、省面
積化が図れ、かつその分消費電力も低減することができ
る。

【０２８４】ところで、このＬ＝８，Ｍ＝２０３，α＝
２０の場合は、ＢＳデジタル放送における誤り訂正に用
いて有効なものである。

【０２８５】即ち、ＢＳデジタル放送の場合、リードソ
ロモン復号器の訂正の対象となる１データセグメント
は、データインタリーブ装置の内では２０３byteとなっ
ており、送信側のブロックインタリーブ装置の列の数が
２０３であれば、もっとも少ないインタリーブ装置の記
憶容量でリードソロモン復号器の訂正能力を向上するこ
とが可能となる。また、行および列の数が増加するほ
ど、連続したバースト誤り、に対してのリードソロモン
復号器の訂正能力が向上する。

【０２８６】従って、これに対応する受信側のブロック
デインタリーブ装置の側では、上述のように、Ｌ＝８，
Ｍ＝２０３，α＝２０に設定することにより、最小の回
路規模でバースト誤りに対する訂正能力を向上させ得る
ブロックデインタリーブ装置を得ることが可能となる。

【０２８７】なお、αはＬ×Ｍ＝１との間に公約数が存
在せず、Ｌの(-X)乗に等しくなければ、２以上の任意の
整数であってよいが、α＝２０の場合がもっとも効果が
大きい。

【０２８８】このように、本実施の形態２によるブロッ
クデインタリーブ装置は、ブロックデインタリーブ装置
出力を生成するＬ×Ｍデータの記憶装置と前記記憶装置
にアドレスを出力するアドレス生成装置と前記記憶装置
へ制御信号を出力する記憶装置制御装置から構成され、
アドレス生成装置において、ブロック番号ｂの０番目の
アドレスAb(0)を０とし、ブロック番号ｂのｎ番目（ｎ
は０以上の整数）のアドレスAb(n)を，α（αは、２以
上の整数）とＬの(b-x)乗（ｘは０以上ｂ以下の整数）
の乗算結果とAb(n-1)との加算結果をＬ×M-1で割った剰
余から生成し、生成したアドレスに対して読み出し、書
き込みを繰り返すことによりブロックデインタリーブを
行うようにしたので、記憶装置アドレス生成装置を最適
化でき、最小限の回路面積により、ブロックデインタリ
ーブを行うことが可能となる。

【０２８９】また、ブロックの先頭アドレスと最終アド
レスが常に一定であるので、これらに記憶装置内の連続
した領域に割り当てることにより、２データについて同
時に処理することが可能となり、記憶装置のアクセス回
数が低減し、アドレス生成装置の低消費電力化が可能と
なる。

【０２９０】また、特に、Ｌ=8、Ｍ=203のブロックデイ
ンタリーブを行う場合、特表平8-511393号公報記載の、
従来のアドレス生成装置においては、ブロック番号ｂの
０番目のアドレスAb(0)を０とし、ブロック番号ｂのｎ
番目（ｎは０以上の整数）のアドレスAb(n)を、Ｌの(b-
x)乗（ｘは０以上ｂ以下の整数）とAb(n-1)との加算結
果をＬ×M-1で割った剰余から生成する。この演算を繰
り返していくと、剰余の対象となる値が無限に大きくな
るため、回路で実現する場合、初期値をＬの(b-x-1)乗
とし入力にＬを乗算してオーバーフロー処理装置１（以
下、剰余器１と称す）へ出力する乗算器と、入力をＬ×
M-1で割った剰余を乗算器と加算器に出力する剰余器
と、Ab(n-1)と剰余器１の出力を加算してオーバーフロ
ー処理装置２（以下、剰余器２と記す）へ出力する加算
器と、入力をＬ×M-1で割った剰余をAb(n)とする剰余器
２とから構成されることになるが、剰余器１は入力がＬ
×M-1以下となるまで、Ｌ×M-1を減算するための、比較
器と減算器から構成され、減算の対象となる最大の値
は、「1624」となり、比較器は「1624」以上を判定する
機能が必要となる。

【０２９１】しかしながら、本実施の形態２によるブロ
ックデインタリーブ装置において、α=20、Ｌ=8、Ｍ=20
3とすると、初期値をＬの(b-x-1)乗にαを乗算したもの
とし入力にＬを乗算して剰余器１へ出力する乗算器と、
入力をＬ×M-1で割った剰余を乗算器と加算器に出力す
る剰余器１と、Ab(n-1)と剰余器１の出力を加算して剰
余器２へ出力する加算器と、入力をＬ×M-1で割った剰
余をAb(n)とする剰余器２とから構成され、剰余器１は
入力がＬ×M-1以下となるまで、Ｌ×M-1を減算するため
の、比較器と減算器から構成され、減算の対象となる最
大の値は「1643」となり、比較器は、「1643」以上を判
定する機能だけでよいことから、比較器の面積が低減
し、最小限のアドレス生成回路面積でブロックデインタ
リーブを行うことが可能となる。

【０２９２】なお、読み出しアドレスをAb(n)とし、書
き込みアドレスをAb（ｎ−ｔ）、

【０２９３】（ｔはＬ×M-2以下の自然数）とし、それ
ぞれのアドレスに対し、１時点ごとに、読み出しと書き
込みを繰り返すことにより、ブロックデインタリーブを
実現することも可能である。

【０２９４】また、Ab(0)をβとし（βは、Ｌ×M-1以下
の自然数）、Ab(n)を、αとＬの(b-x)乗の乗算結果とAb
(n-1)との加算結果をＬ×M-1で割った剰余から生成する
ことも可能である。

【０２９５】また、上記実施の形態１，２では、ＢＳデ
ジタル放送の誤り訂正に適用されるブロックインタリー
ブ装置，ブロックデインタリーブ装置を例にとって説明
したが、ＯＦＤＭ（地上波デジタル放送）用のブロック
インタリーブ装置，ブロックデインタリーブ装置に適用
してもよく、上記実施の形態１，２と同様の効果を奏す
る。

【０２９６】この場合の１ブロック（Ｌ×Ｍデータ）の
サイズは以下の72通り（＝12×６通り）である。

【０２９７】 96×２,96×３,96×４,…,96×11,96×12,96×13

【０２９８】 192×２,192×３,192×４,…,192×11,192×12,192×13

【０２９９】 384×２,384×3,384×４,…,384×11,384×12,384×13

【０３００】 ２×96,３×96,４×96,…,11×96,12×96,13×96

【０３０１】 ２×192,３×192,４×192,…,11×192,12×192,13×192

【０３０２】 ２×384,３×384,４×384,…,11×384,12×384,13×384

【０３０３】また、上記実施の形態１，２の記憶装置１
０４，４は、（Ｌ×Ｍ）個のアドレスが割り当てられて
いるものとしたが、より大容量のメモリに、（Ｌ×Ｍ）
個のアドレスを有する領域を設けたものに適用してもよ
く、上記実施の形態１，２と同様の効果を奏する。

【０３０４】さらに、この（Ｌ×Ｍ）個のアドレスは連
続して割り当てられるものでなくてもよく、上記実施の
形態１，２と同様の効果を奏する。

【０３０５】産業上の利用可能性 以上のように、本発明に係るブロックインタリーブ装
置，ブロックデインタリーブ装置，ブロックインタリー
ブ方法，およびブロックデインタリーブ方法は、衛星放
送，地上波デジタル放送やハードディスク等の記憶装置
において、データのバースト誤りに対する耐性を増すた
めに、データの配置をデータのブロック内で変更するイ
ンタリーブ操作、およびその逆操作であるデインタリー
ブ操作を行うのに適しており、かつこれらの操作を記憶
装置１面を用いて行いかつそのアドレス生成に要する回
路規模をより縮小し、より消費電力を低減するのに適し
ている。 ［図面の簡単な説明］

【図１】本願発明の実施の形態１によるブロックインタ
リーブ装置の構成を示すブロック図である。

【図２】本願発明の実施の形態１によるブロックインタ
リーブ装置における記憶装置の書き込み読み出し順の一
例を示す図である。

【図３】本願発明の実施の形態１によるブロックインタ
リーブ装置において記憶装置が１面で済む点を示すブロ
ック図である。

【図４】本願発明の実施の形態１によるブロックインタ
リーブ装置におけるアドレス生成装置の各部の信号波形
を示す図である。

【図５】従来のブロックインタリーブ装置の記憶装置の
制御装置における比較器の構成を示す図である。

【図６】本願発明の実施の形態１によるブロックインタ
リーブ装置の記憶装置の制御装置における比較器の構成
を示す図である。

【図７】本願発明の実施の形態２によるブロックデイン
タリーブ装置の構成を示すブロック図である。

【図８】本願発明の実施の形態２によるブロックデイン
タリーブ装置における記憶装置の書き込み読み出し順の
一例を示す図である。

【図９】本願発明の実施の形態２によるブロックデイン
タリーブ装置において記憶装置が１面で済む点を示すブ
ロック図である。

【図１０】本願発明の実施の形態２によるブロックデイ
ンタリーブ装置におけるアドレス生成装置の各部の信号
波形を示す図である。

【図１１】従来のブロックデインタリーブ装置の記憶装
置の制御装置における比較器の構成を示す図である。

【図１２】本願発明の実施の形態２によるブロックデイ
ンタリーブ装置の記憶装置の制御装置における比較器の
構成を示す図である。

【図１３】従来のブロックインタリーブ装置およびブロ
ックデインタリーブ装置における記憶装置の書き込み読
み出し順を示す図である。

【図１４】従来のブロックインタリーブ装置およびブロ
ックデインタリーブ装置において記憶装置が１面で済む
点を示すブロック図である。

Claims (30)

(57)【特許請求の範囲】
1. 【請求項１】 （Ｌ×Ｍ）個のアドレス（Ｌ，Ｍは２以
   上の整数）が割り当てられた記憶手段と、 該記憶手段に対し、ブロックインタリーブすべき（Ｌ×
   Ｍ）個のデータを単位とするブロックを書き込み，読み
   出す際のアドレスを生成するアドレス生成手段と、 該アドレス生成手段により生成されたアドレスを用い
   て、上記記憶手段が上記データの書き込みおよび読み出
   しを切り替えて行うように動作制御を行う制御手段とを
   備え、 上記アドレス生成手段は、 ブロック番号ｂのブロックが入力される毎に、α（αは
   ２以上の整数）とＭの（b-x）乗（ｘは０以上ｂ以下の
   整数、ｂは０以上の整数）との乗算結果を生成する乗算
   手段と、 上記乗算手段による乗算結果と比較基準値Ｌ×M-1との
   大小を比較する第１の比較手段を有し、その比較結果に
   基づき上記乗算結果より可能な限り上記Ｌ×M-1を減算
   して上記乗算結果のオーバーフローを抑えることにより
   上記ブロック番号ｂのブロックに対するアドレスの増分
   値REGを出力する第１のオーバーフロー処理手段と、 ブロック番号ｂのブロックが入力される毎に、上記第１
   のオーバーフロー処理手段により出力されるアドレスの
   増分値REGに対し、上記ブロック番号ｂのn-1番目（ｎは
   １以上Ｌ×M-1以下の整数）のアドレスAb(n-1)を順次加
   算することにより上記ブロック番号ｂのブロック内のｎ
   番目のアドレスAb(n)を順次生成する加算手段と、 上記加算手段による加算結果と比較基準値Ｌ×M-1との
   大小を比較する第２の比較手段を有し、その比較結果に
   基づき上記加算結果より可能な限り上記Ｌ×M-1を減算
   して上記加算結果のオーバーフローを抑えることにより
   上記記憶手段に対して実際に供給するアドレスを出力す
   る第２のオーバーフロー処理手段とを有し、 上記第１の比較手段は、上記乗算結果と上記比較基準値
   Ｌ×M-1とを比較する際に、上記Ｌ×M-1に代えて、上記
   乗算結果に含まれる，上記Ｌ×M-1を越える最小値Ａを
   上記比較基準値として使用し、大小比較を行うものであ
   ることを特徴とするブロックインタリーブ装置。
2. 【請求項２】 （Ｌ×Ｍ）個のアドレス（Ｌ，Ｍは２以
   上の整数）が割り当てられた記憶手段と、 該記憶手段に対し、ブロックインタリーブすべき（Ｌ×
   Ｍ）個のデータを単位とするブロックを書き込み，読み
   出す際のアドレスを生成するアドレス生成手段と、 該アドレス生成手段により生成されたアドレスを用い
   て、上記記憶手段が上記データの書き込みおよび読み出
   しを切り替えて行うように動作制御を行う制御手段とを
   備え、 上記アドレス生成手段は、 ブロック番号ｂ（ｂは１以上の整数）のブロックに対す
   るアドレスの増分値REG(b)を記憶するアドレス増分値記
   憶手段と、 ブロック番号０のブロックに対するアドレスの増分値RE
   G(0)としてα（αは２以上の整数）を上記アドレス増分
   値記憶手段に初期設定する第１の初期値設定手段と、 上記アドレス増分値記憶手段の記憶出力値REG(c)(c=b-
   1)に対しＭを乗算する乗算手段と、 上記乗算手段による乗算結果と比較基準値Ｌ×M-1との
   大小を比較する第１の比較手段を有し、その比較結果に
   基づき上記乗算結果より可能な限り上記Ｌ×M-1を減算
   することにより、α×Ｍ＊＊（ｂ−ｘ）ｍｏｄ（Ｌ×Ｍ
   −１）に相当する演算（＊＊はべき乗、ｍｏｄは剰余、
   ｘは０以上ｂ以下の整数）を行って、オーバーフローを
   抑えるとともに、上記演算結果をブロック番号ｂのブロ
   ックに対するアドレスの増分値REG(b)として上記アドレ
   ス増分値記憶手段に出力する第１のオーバーフロー処理
   手段と、 ブロック番号ｂ（ｂは１以上の整数）のブロックの中の
   ｎ番目（ｎは１以上Ｌ×Ｍ−１以下の整数）のアドレス
   Ab(n)を記憶し上記記憶手段のアドレス入力に出力する
   アドレス記憶手段と、 ブロック番号ｂのブロックに対する０番目のアドレスAb
   (0)を上記アドレス記憶手段に初期設定する第２の初期
   値設定手段と、 上記アドレス記憶手段の記憶出力値Ab(p)に対し(p=n-1)
   上記アドレス増分値記憶手段からのアドレスの増分値RE
   G(b)を加算する加算手段と、 上記加算手段による加算結果と比較基準値Ｌ×M-1との
   大小を比較する第２の比較手段を有し、その比較結果に
   基づき上記加算結果より可能な限り上記Ｌ×M-1を減算
   することにより（Ab(n-1)＋α×Ｍ＊＊（ｂ−ｘ））ｍ
   ｏｄ（Ｌ×Ｍ−１）に相当する演算を行って上記加算結
   果のオーバーフローを抑えるとともに、上記演算結果を
   ブロック番号ｂのブロックに対する第ｎ番目のアドレス
   Ab(n)として上記アドレス記憶手段に出力する第２のオ
   ーバーフロー処理手段とを有するものであり、 上記第１の比較手段は、上記乗算結果と上記比較基準値
   Ｌ×M-1とを比較する際に、上記Ｌ×M-1に代えて、上記
   乗算結果に含まれる，上記Ｌ×M-1を越える最小値Ａを
   上記比較基準値として使用し、大小比較を行うものであ
   ることを特徴とするブロックインタリーブ装置。
3. 【請求項３】 請求項２記載のブロックインタリーブ装
   置において、 上記第１の初期値設定手段は、上記αを発生する第１の
   定数発生手段と、 リセット信号の投入時に上記第１の定数発生手段からの
   上記αを選択し上記アドレス増分値記憶手段に出力する
   第１のセレクタとを有するものであり、 上記第１のオーバーフロー処理手段は、上記乗算手段の
   出力と上記アドレス増分値記憶手段の出力とを入力と
   し、上記各ブロックの先頭において該乗算手段の出力を
   選択し、それ以外の期間は上記アドレス増分値記憶手段
   の出力を選択する第２のセレクタと、 上記第２のセレクタの出力と上記比較基準値Ａとを比較
   する第１の比較手段と、 上記第２のセレクタの出力より上記Ｌ×M-1を減算する
   第１の減算手段と、 上記第２のセレクタの出力と上記第１の減算手段の出力
   とを入力とし、上記第２のセレクタの出力が上記比較基
   準値以上の場合上記第１の減算手段の出力を選択し、上
   記第２のセレクタの出力が上記比較基準値未満の場合該
   第２のセレクタの出力を選択する第３のセレクタとを有
   し、 リセット信号の非投入期間に上記第１のセレクタを介し
   て上記第３のセレクタの出力を上記アドレス増分値記憶
   手段に出力するものであることを特徴とするブロックイ
   ンタリーブ装置。
4. 【請求項４】 請求項２記載のブロックインタリーブ装
   置において、 上記第１の比較手段は、上記比較基準値として、上記Ｌ
   ×M-1を越える最小値Ａに代えて、Ｌ×M-1＜Ｂ＜Ａを満
   たし、かつ該比較手段を構成する論理ゲート数が最小に
   なるように選定した値Ｂを使用するものであることを特
   徴とするブロックインタリーブ装置。
5. 【請求項５】 請求項２記載のブロックインタリーブ装
   置において、 上記第２の初期値設定手段は、値０を発生する第２の定
   数発生手段と、 リセット信号の投入時に上記第２の定数発生手段からの
   値０を選択し上記アドレス記憶手段に出力する第４のセ
   レクタとを有するものであり、 上記第２のオーバーフロー処理手段は、上記加算手段の
   出力と比較基準値Ｌ×Ｍ−１とを比較する第２の比較手
   段と、 上記加算手段の出力より上記比較基準値Ｌ×M-1を減算
   する第２の減算手段と、 上記加算手段の出力と上記第２の減算手段の出力とを入
   力し、上記加算手段の出力が上記比較基準値以上の場合
   上記第２の減算手段の出力を選択し、上記加算手段の出
   力が上記比較基準値未満の場合該加算手段の出力を選択
   する第５のセレクタとを有し、 リセット信号の非投入期間に上記第４のセレクタを介し
   て上記第５のセレクタの出力を上記アドレス記憶手段に
   出力するものであることを特徴とするブロックインタリ
   ーブ装置。
6. 【請求項６】 請求項２記載のブロックインタリーブ装
   置において、 前記αとＬ×M-1との間に公約数が存在しないように、
   これらの値を設定したことを特徴とするブロックインタ
   リーブ装置。
7. 【請求項７】 請求項２記載のブロックインタリーブ装
   置において、 前記αとＭの(-x)乗が等しくないように、これらの値を
   設定したことを特徴とするブロックインタリーブ装置。
8. 【請求項８】 請求項２記載のブロックインタリーブ装
   置において、 前記α、Ｌ、Ｍの値を、それぞれα=20、Ｌ=8、Ｍ=203
   としたことを特徴とするブロックインタリーブ装置。
9. 【請求項９】 請求項２記載のブロックインタリーブ装
   置において、 前記（Ｌ，Ｍ）の値を、 L=96×X(X=1,2,4),M=2,…,13 あるいは M=2,…,13,L=96×X(X=1,2,4) の７２通りのいずれかの値としたことを特徴とするブロ
   ックインタリーブ装置。
10. 【請求項１０】 （Ｌ×Ｍ）個のアドレス（Ｌ，Ｍは２
    以上の整数）が割り当てられた記憶手段と、 該記憶手段に対し、ブロックデインタリーブすべき（Ｌ
    ×Ｍ）個のデータを単位とするブロックを書き込み，読
    み出す際のアドレスを生成するアドレス生成手段と、 該アドレス生成手段により生成されたアドレスを用い
    て、上記記憶手段が上記データの書き込みおよび読み出
    しを切り替えて行うように動作制御を行う制御手段とを
    備え、 上記アドレス生成手段は、 ブロック番号ｂのブロックが入力される毎に、α（αは
    ２以上の整数）とＬの（b-x）乗（ｘは０以上ｂ以下の
    整数、ｂは０以上の整数）との乗算結果を生成する乗算
    手段と、 上記乗算手段による乗算結果と比較基準値Ｌ×M-1との
    大小を比較する第１の比較手段を有し、その比較結果に
    基づき上記乗算結果より可能な限り上記Ｌ×M-1を減算
    して上記乗算結果のオーバーフローを抑えることにより
    上記ブロック番号ｂのブロックに対するアドレスの増分
    値REGを出力する第１のオーバーフロー処理手段と、 ブロック番号ｂのブロックが入力される毎に、上記第１
    のオーバーフロー処理手段により出力されるアドレスの
    増分値REGに対し、上記ブロック番号ｂのn-1番目（ｎは
    １以上Ｌ×M-1以下の整数）のアドレスAb(n-1)を順次加
    算することにより上記ブロック番号ｂのブロック内のｎ
    番目のアドレスAb(n)を順次生成する加算手段と、 上記加算手段による加算結果と比較基準値Ｌ×M-1との
    大小を比較する第２の比較手段を有し、その比較結果に
    基づき上記加算結果より可能な限り上記Ｌ×M-1を減算
    して上記加算結果のオーバーフローを抑えることにより
    上記記憶手段に対し実際に供給するアドレスを出力する
    第２のオーバーフロー処理手段とを有し、 上記第１の比較手段は、上記乗算結果と上記比較基準値
    Ｌ×M-1とを比較する際に、上記Ｌ×M-1に代えて、上記
    乗算結果に含まれる，上記Ｌ×M-1を越える最小値Ａを
    上記比較基準値として使用し、大小比較を行うものであ
    ることを特徴とするブロックデインタリーブ装置。
11. 【請求項１１】 （Ｌ×Ｍ）個のアドレス（Ｌ，Ｍは２
    以上の整数）が割り当てられた記憶手段と、 該記憶手段に対し、ブロックデインタリーブすべき（Ｌ
    ×Ｍ）個のデータを単位とするブロックを書き込み，読
    み出す際のアドレスを生成するアドレス生成手段と、 該アドレス生成手段により生成されたアドレスを用い
    て、上記記憶手段が上記データの書き込みおよび読み出
    しを切り替えて行うように動作制御を行う制御手段とを
    備え、 上記アドレス生成手段は、 ブロック番号ｂ（ｂは１以上の整数）のブロックに対す
    るアドレスの増分値REG(b)を記憶するアドレス増分値記
    憶手段と、 ブロック番号０のブロックに対するアドレスの増分値RE
    G(0)としてα（αは２以上の整数）を上記アドレス増分
    値記憶手段に初期設定する第１の初期値設定手段と、 上記アドレス増分値記憶手段の記憶出力値REG(c)(c=b-
    1)に対しＬを乗算する乗算手段と、 上記乗算手段による乗算結果と比較基準値Ｌ×M-1との
    大小を比較する第１の比較手段を有し、その比較結果に
    基づき上記乗算結果より可能な限り上記Ｌ×M-1を減算
    することにより、α×Ｌ＊＊（ｂ−ｘ）ｍｏｄ（Ｌ×Ｍ
    −１）に相当する演算（＊＊はべき乗、ｍｏｄは剰余、
    ｘは０以上ｂ以下の整数）を行って、オーバーフローを
    抑えるとともに、上記演算結果をブロック番号ｂのブロ
    ックに対するアドレスの増分値REG(b)として上記アドレ
    ス増分値記憶手段に出力する第１のオーバーフロー処理
    手段と、 ブロック番号ｂ（ｂは１以上の整数）のブロックの中の
    ｎ番目（ｎは１以上Ｌ×Ｍ−１以下の整数）のアドレス
    Ab(n)を記憶し上記記憶手段のアドレス入力に出力する
    アドレス記憶手段と、 ブロック番号ｂのブロックに対する０番目のアドレスAb
    (0)を上記アドレス記憶手段に初期設定する第２の初期
    値設定手段と、 上記アドレス記憶手段の記憶出力値Ab(p)に対し(p=n-1)
    上記アドレス増分値記憶手段からのアドレスの増分値RE
    G(b)を加算する加算手段と、 上記加算手段による加算結果と比較基準値Ｌ×M-1との
    大小を比較する第２の比較手段を有し、その比較結果に
    基づき上記加算結果より可能な限り上記Ｌ×M-1を減算
    することにより（Ab(n-1)＋α×Ｌ＊＊（ｂ−ｘ））ｍ
    ｏｄ（Ｌ×Ｍ−１）に相当する演算を行って上記加算結
    果のオーバーフローを抑えるとともに、上記演算結果を
    ブロック番号ｂのブロックに対する第ｎ番目のアドレス
    Ab(n)として上記アドレス記憶手段に出力する第２のオ
    ーバーフロー処理手段とを有するものであり、 上記第１の比較手段は、上記乗算結果と上記比較基準値
    Ｌ×M-1とを比較する際に、上記Ｌ×M-1に代えて、上記
    乗算結果に含まれる，上記Ｌ×M-1を越える最小値Ａを
    上記比較基準値として使用し、大小比較を行うものであ
    ることを特徴とするブロックデインタリーブ装置。
12. 【請求項１２】 請求項１１記載のブロックデインタリ
    ーブ装置において、 上記第１の初期値設定手段は、上記αを発生する第１の
    定数発生手段と、 リセット信号の投入時に上記第１の定数発生手段からの
    上記αを選択し上記アドレス増分値記憶手段に出力する
    第１のセレクタとを有するものであり、 上記第１のオーバーフロー処理手段は、上記乗算手段の
    出力と上記アドレス増分値記憶手段の出力とを入力し、
    上記各ブロックの先頭において該乗算手段の出力を選択
    し、それ以外の期間は上記アドレス増分値記憶手段の出
    力を選択する第２のセレクタと、 上記第２のセレクタの出力と上記比較基準値Ａとを比較
    する第１の比較手段と、 上記第２のセレクタの出力より上記Ｌ×M-1を減算する
    第１の減算手段と、 上記第２のセレクタの出力と上記第１の減算手段の出力
    とを入力とし、上記第２のセレクタの出力が上記比較基
    準値以上の場合上記第１の減算手段の出力を選択し、上
    記第２のセレクタの出力が上記比較基準値未満の場合該
    第２のセレクタの出力を選択する第３のセレクタとを有
    し、 リセット信号の非投入期間に上記第１のセレクタを介し
    て上記第３のセレクタの出力を上記アドレス増分値記憶
    手段に出力するものであることを特徴とするブロックデ
    インタリーブ装置。
13. 【請求項１３】 請求項１１記載のブロックデインタリ
    ーブ装置において、 上記第１の比較手段は、上記比較基準値として、上記Ｌ
    ×M-1を越える最小値Ａに代えて、Ｌ×M-1＜Ｂ＜Ａを満
    たし、かつ該比較手段を構成する論理ゲート数が最小に
    なるように選定した値Ｂを使用するものであることを特
    徴とするブロックデインタリーブ装置。
14. 【請求項１４】 請求項１１記載のブロックデインタリ
    ーブ装置において、 上記第２の初期値設定手段は、値０を発生する第２の定
    数発生手段と、 リセット信号の投入時に上記第２の定数発生手段からの
    値０を選択し上記アドレス記憶手段に出力する第４のセ
    レクタとを有するものであり、 上記第２のオーバーフロー処理手段は、上記加算手段の
    出力と比較基準値Ｌ×Ｍ−１とを比較する第２の比較手
    段と、 上記加算手段の出力より上記比較基準値Ｌ×M-1を減算
    する第２の減算手段と、 上記加算手段の出力と上記第２の減算手段の出力とを入
    力とし、上記加算手段の出力が上記比較基準値以上の場
    合上記第２の減算手段の出力を選択し、上記加算手段の
    出力が上記比較基準値未満の場合該加算手段の出力を選
    択する第５のセレクタとを有し、 リセット信号の非投入期間に上記第４のセレクタを介し
    て上記第５のセレクタの出力を上記アドレス記憶手段に
    出力するものであることを特徴とするブロックデインタ
    リーブ装置。
15. 【請求項１５】 請求項１１記載のブロックデインタリ
    ーブ装置において、 前記αとＬ×M-1との間に公約数が存在しないように、
    これらの値を設定したことを特徴とするブロックデイン
    タリーブ装置。
16. 【請求項１６】 請求項１１記載のブロックデインタリ
    ーブ装置において、 前記αとＬの(-x)乗が等しくないように、これらの値を
    設定したことを特徴とするブロックデインタリーブ装
    置。
17. 【請求項１７】 請求項１１記載のブロックデインタリ
    ーブ装置において、 前記α、Ｌ、Ｍの値を、それぞれα=20、Ｌ=8、Ｍ=203
    としたことを特徴とするブロックデインタリーブ装置。
18. 【請求項１８】 請求項１１記載のブロックデインタリ
    ーブ装置において、 前記（Ｌ，Ｍ）の値を、 L=96×X(X=1,2,4),M=2,…,13 あるいは M=2,…,13,L=96×X(X=1,2,4) の７２通りのいずれかの値としたことを特徴とするブロ
    ックデインタリーブ装置。
19. 【請求項１９】 （Ｌ×Ｍ）個のアドレス（Ｌ，Ｍは２
    以上の整数）が割り当てられた記憶手段に対し、ブロッ
    クインタリーブすべき（Ｌ×Ｍ）個のデータを単位とす
    るブロックを書き込み，読み出す際のアドレスを生成
    し、該生成されたアドレスを用いて、上記記憶手段が上
    記データの書き込みおよび読み出しを切り替えて行うよ
    うに動作制御を行うことによりデータのブロックインタ
    リーブを行う方法において、 ブロック番号０のブロックに対しアドレスの増分値REG
    としてα（αは２以上の整数）を与え、以後ブロック番
    号が１増すごとに増分値REGにＭを乗算したものを当該
    ブロックのアドレスの増分値REGとする際、アドレスの
    増分値REGがＬ×Ｍ−１を越えた場合、当該増分値REGに
    代えてＬ×Ｍ−１による剰余を当該増分値として上記の
    処理を繰り返すことにより、α×Ｍ＊＊（ｂ−ｘ）ｍｏ
    ｄ（Ｌ×Ｍ−１）に相当する演算（＊＊はべき乗、ｍｏ
    ｄは剰余、ｘは０以上ｂ以下の整数）を行って、各ブロ
    ック毎のアドレスの増分値を求め、 各ブロックにおいて、アドレスの初期値としてAb(0)を
    設定し、以後当該ブロックのアドレスの増分値REGを順
    次加算することにより当該ブロック内の各アドレスAb
    (1)ないしAb(n)（ｎは１以上Ｌ×Ｍ−１以下の整数）を
    生成する際、アドレスがＬ×Ｍ−１を越えた場合当該ア
    ドレスに代えてＬ×Ｍ−１による剰余を当該アドレスと
    して上記の処理を繰り返し、各ブロック内のアドレスを
    生成することにより、上記アドレス生成を実行し、 かつ、上記アドレスの増分値を計算する際の剰余を求め
    るか否かの判定を、上記アドレスの増分値と上記Ｌ×Ｍ
    −１との大小比較で判定する際、上記Ｌ×M-1に代え
    て、上記乗算結果に含まれる，上記Ｌ×M-1を越える最
    小値Ａを上記比較基準値として使用し、大小比較を行う
    第１の比較手段を使用して行うことを特徴とするブロッ
    クインタリーブ方法。
20. 【請求項２０】 請求項１９記載のブロックインタリー
    ブ方法において、 上記第１の比較手段は、上記比較基準値として、上記Ｌ
    ×M-1を越える最小値Ａに代えて、Ｌ×M-1＜Ｂ＜Ａを満
    たし、かつ該比較手段を構成する論理ゲート数が最小に
    なるように選定した値Ｂを使用することを特徴とするブ
    ロックインタリーブ方法。
21. 【請求項２１】 請求項１９記載のブロックインタリー
    ブ方法において、 前記αとＬ×M-1との間に公約数が存在しないように、
    これらの値を設定したことを特徴とするブロックインタ
    リーブ方法。
22. 【請求項２２】 請求項１９記載のブロックインタリー
    ブ方法において、 前記αとＭの(-x)乗が等しくないように、これらの値を
    設定したことを特徴とするブロックインタリーブ方法。
23. 【請求項２３】 請求項１９記載のブロックインタリー
    ブ方法において、 前記α、Ｌ、Ｍの値を、それぞれα=20、Ｌ=8、Ｍ=203
    としたことを特徴とするブロックインタリーブ方法。
24. 【請求項２４】 請求項１９記載のブロックインタリー
    ブ方法において、 前記（Ｌ，Ｍ）の値を、 L=96×X(X=1,2,4),M=2,…,13 あるいは M=2,…,13,L=96×X(X=1,2,4) の７２通りのいずれかの値としたことを特徴とするブロ
    ックインタリーブ方法。
25. 【請求項２５】 （Ｌ×Ｍ）個のアドレス（Ｌ，Ｍは２
    以上の整数）が割り当てられた記憶手段に対し、ブロッ
    クデインタリーブすべき（Ｌ×Ｍ）個のデータを単位と
    するブロックを書き込み，読み出す際のアドレスを生成
    し、該生成されたアドレスを用いて、上記記憶手段が上
    記データの書き込みおよび読み出しを切り替えて行うよ
    うに動作制御を行うことによりデータのブロックデイン
    タリーブを行う方法において、 ブロック番号０のブロックに対しアドレスの増分値REG
    としてα（αは２以上の整数）を与え、以後ブロック番
    号が１増すごとに増分値REGにＬを乗算したものを当該
    ブロックのアドレスの増分値REGとする際、アドレスの
    増分値REGがＬ×Ｍ−１を越えた場合、当該増分値REGに
    代えてＬ×Ｍ−１による剰余を当該増分値として上記の
    処理を繰り返すことにより、α×Ｌ＊＊（ｂ−ｘ）ｍｏ
    ｄ（Ｌ×Ｍ−１）に相当する演算（＊＊はべき乗、ｍｏ
    ｄは剰余、ｘは０以上ｂ以下の整数）を行って、各ブロ
    ック毎のアドレスの増分値を求め、 各ブロックにおいて、アドレスの初期値としてAb(0)を
    設定し、以後当該ブロックのアドレスの増分値REGを順
    次加算することにより当該ブロック内の各アドレスAb
    (1)ないしAb(n)（ｎは１以上Ｌ×Ｍ−１以下の整数）を
    生成する際、アドレスがＬ×Ｍ−１を越えた場合当該ア
    ドレスに代えてＬ×Ｍ−１による剰余を当該アドレスと
    して上記の処理を繰り返し、各ブロック内のアドレスを
    生成することにより、上記アドレス生成を実行し、 かつ、上記アドレスの増分値を計算する際の剰余を求め
    るか否かの判定を、上記アドレスの増分値と上記Ｌ×Ｍ
    −１との大小比較で判定する際、上記Ｌ×M-1に代え
    て、上記乗算結果に含まれる，上記Ｌ×M-1を越える最
    小値Ａを上記比較基準値として使用し、大小比較を行う
    第１の比較手段を使用して行うことを特徴とするブロッ
    クデインタリーブ方法。
26. 【請求項２６】 請求項２５記載のブロックデインタリ
    ーブ方法において、 上記第１の比較手段は、上記比較基準値として、上記Ｌ
    ×M-1を越える最小値Ａに代えて、Ｌ×M-1＜Ｂ＜Ａを満
    たし、かつ該比較手段を構成する論理ゲート数が最小に
    なるように選定した値Ｂを使用することを特徴とするブ
    ロックデインタリーブ方法。
27. 【請求項２７】 請求項２５記載のブロックデインタリ
    ーブ方法において、 前記αとＬ×M-1との間に公約数が存在しないように、
    これらの値を設定したことを特徴とするブロックデイン
    タリーブ方法。
28. 【請求項２８】 請求項２５記載のブロックデインタリ
    ーブ方法において、 前記αとＭの(-x)乗が等しくないように、これらの値を
    設定したことを特徴とするブロックデインタリーブ方
    法。
29. 【請求項２９】 請求項２５記載のブロックデインタリ
    ーブ方法において、 前記α、Ｌ、Ｍの値を、それぞれα=20、Ｌ=8、Ｍ=203
    としたことを特徴とするブロックデインタリーブ方法。
30. 【請求項３０】 請求項２５記載のブロックデインタリ
    ーブ方法において、 前記（Ｌ，Ｍ）の値を、 L=96×X(X=1,2,4),M=2,…,13 あるいは M=2,…,13,L=96×X(X=1,2,4) の７２通りのいずれかの値としたことを特徴とするブロ
    ックデインタリーブ方法。