JPH0962585A

JPH0962585A - インターリーブ装置

Info

Publication number: JPH0962585A
Application number: JP7211538A
Authority: JP
Inventors: Kazufumi Imaichi; 一史今市
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1995-08-21
Filing date: 1995-08-21
Publication date: 1997-03-07
Anticipated expiration: 2015-08-21
Also published as: JP2827978B2

Abstract

(57)【要約】【課題】インターリーブ装置のアドレス発生回路の規
模を小さくする。【解決手段】Ｎ行Ｍ列のインターリーブＲＡＭ１１
は、Ｎ行（Ｍ／Ｐ）列のＰ個のブロックに分割されてい
る。下位カウンタ１５は各ブロック内での列方向のの位
置情報を出力する。また上位カウンタ１６は、下位カウ
ンタ１５のキャリ信号を計数する。変換メモリ１８は、
下位カウンタ１５の計数値をブロックの番号と各ブロッ
ク内における行方向の位置情報に変換する。アドレス発
生メモリ１３は、下位カウンタ１５の計数値と変換メモ
リ１８からの行方向の位置情報を基に、１ブロック内に
おけるアクセスアドレスを発生する。デコーダ２３は、
変換メモリ１８からのブロック番号に応じたブロックの
メモリにイネーブル信号を供給する。アドレス情報手段
は、１ブロック内でのアドレス情報を出力するだけで良
いので、メモリ容量を小さくでき回路構成を簡略化する
ことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリにデータを
マトリクス状の行あるいは列方向のいずれか一方を優先
して書き込み、優先する行と列の方向を変えてデータを
読み出すことでバースト誤りをランダム化するインター
リーブ装置に係わり、特に取り扱うマトリクスのサイズ
の大きいインターリーブ装置に関する。

【０００２】

【従来の技術】ディジタルデータの伝送において生じる
誤りは、一般に誤り訂正符号によって訂正されている。
しかし、伝送路での誤りは、バースト状に生じることが
多いので、直接に誤り訂正符号を適用しても、バースト
状の誤りを訂正する効果があまり得られない。そこで、
バースト誤りをランダム化するインターリーブを併用す
ることで、誤り訂正の効果を改善することが行われてい
る。

【０００３】図３は、インターリーブを行う際のメモリ
のアクセス順序を表わしたものである。データを格納す
るメモリはＮ行×Ｍ列（Ｎ、Ｍは任意の正整数）のマト
リクス構成になっている。たとえば、列方向１０１にデ
ータを書き込み、これを行方向１０２に読み出すこと
で、伝送路で生じたバースト状の誤りが分散され、ラン
ダムな誤りに変換することができる。これにより誤り訂
正符号による訂正の効果が高められる。

【０００４】特開昭６３−１２８８２０号公報には、ア
ドレス信号を生成するためのアドレスカウンタを、書き
込みと読み出しで兼用することのできるインターリーブ
装置が開示されている。この装置では、下位側のアドレ
スを生成する下位アドレスカウンタと上位側のアドレス
を生成する上位アドレスカウンタを備えている。書き込
み時には、下位アドレスカウンタの出力を列アドレス
に、上位アドレスカウンタの出力を行アドレスに用い
る。一方、読み出し時には、下位アドレスカウンタの出
力を行アドレスに、上位アドレスカウンタの出力を列ア
ドレスに用いている。

【０００５】連続的にデータをインターリーブする場合
には、通常、フレームメモリを２面用意され、書き込み
用と読み出し用に交互に切り換えて用いられる。このよ
うなインターリーブ装置では、２面分のフレームメモリ
の他に、２組のアドレス発生回路が必要になる。

【０００６】特開昭−２００９７４号公報には、１つの
フレームメモリで連続的にインターリーブすることので
きるインターリーブ装置が開示されている。この装置で
は、各メモリサイクルの前半でデータを読み出し、後半
で次のフレームのデータを書き込んでいる。そして、フ
レーム毎に行と列を入れ換えてアドレスを発生させてい
る。行方向で書き込まれたデータは、次回、列方向で読
み出され、その際、次のフレームのデータが列方向に書
き込まれる。その次の回では、列方向に書き込まれたデ
ータが行方向に読み出される。このように、１つのフレ
ームメモリで連続するフレームをインターリーブするこ
とができるとともに、アドレス発生回路が１組だけで済
み、回路規模の縮小が図られている。

【０００７】このほか、行方向あるいは列方向でアクセ
スするためのアドレスをそのアクセス順に従って予めメ
モリ（以下、アドレス発生メモリという。）に記憶して
おくインターリーブ装置がある。この装置では、カウン
タの出力値をアドレス発生メモリのアドレス情報として
用い、マトリクス状にアクセスするためのアドレス信号
をアドレス発生メモリから生成している。

【０００８】図４は、従来から使用されているアドレス
発生メモリを用いたインターリーブ装置の構成の概要を
表わしたものである。第１のフレームカウンタ１１１
は、１フレーム分の全データ数を計数するカウンタであ
る。書き込みアドレス発生メモリ１１２には、第１のフ
レームカウンタ１１１の出力がアドレス信号として入力
されている。インターリーブＲＡＭ（ランダム・アクセ
ス・メモリ）１１３は、１フレーム分のデータを格納す
るメモリである。図３に示したようにＮ行×Ｍ列のマト
リクス形式で１フレーム分のデータが格納される。ま
た、このインターリーブ装置では書き込みの際は行方向
に、読み出しの際は列方向にそれぞれインターリーブＲ
ＡＭ１１３をアクセスするものとする。

【０００９】第１のフレームカウンタは“０”から“Ｎ
×Ｍ−１”までの計数を行う。また、書き込みアドレス
発生メモリ１１２には、インターリーブＲＡＭ１１３を
行方向にアクセスするためのアドレス情報が、アドレス
“０”から順に格納されている。これにより、第１のフ
レームカウンタ１１１の計数動作に従って行方向にイン
ターリーブＲＡＭ１１３をアクセスするためのアドレス
情報が書き込みアドレス発生メモリ１１２から出力され
る。

【００１０】第２のフレームカウンタ１１４には、第１
のフレームカウンタ１１１のキャリ信号１１５が入力さ
れている。キャリ信号１１４によりインターリーブＲＡ
Ｍ１１３への１フレーム分の書き込みの終了が認識さ
れ、第２のフレームカウンタ１１４の計数動作が開始さ
れる。第２のフレームカウンタ１１４も１フレーム分の
全データ数を計数するようになっている。読み出しアド
レス発生メモリ１１６には、インターリーブＲＡＭ１１
３を列方向にアクセスするためのアドレス情報が、アド
レス“０”から順に格納されている。これにより、第２
のフレームカウンタ１１４の計数動作に従って列方向に
インターリーブＲＡＭ１１３をアクセスするためのアド
レス情報が読み出しアドレス発生メモリ１１６から出力
される。

【００１１】また、インターリーブ装置では、インター
リーブして読み出したデータを、書き込み時のフレーム
長と異なるフレーム長のフレームにフレーミングして出
力する場合がある。

【００１２】図５は、入力されるデータのフレーム構成
とインターリーブ装置からフレーミングされて出力され
るデータのフレーム構成の一例を表わしたものである。
入力データ１２０（同図ａ）は、連続したデータであ
り、そのビットレートは、Ｘ（Ｘは任意の整数）メガビ
ットパーセカンドになっている。図示した連続データ１
２０にて１フレーム１２１が構成されている。再フレー
ミングされて出力されるフレーミングデータ１２２（同
図ｂ）のビットレートはＹ（ＹはＸよりも大きい任意の
整数）メガビットパーセカンドである。１フレーム１２
３の時間的長さは共に同一であるので、１フレーム当た
りのビット数はフレーミングデータ１２２が入力データ
１２１より多くなっている。フレーミングデータ１２２
は、所定の長さのデータシンボル１２４ごとに区分けさ
れている。入力データのフレーム１２１のビット数と、
フレーミングデータ１２２のビット数の差を埋めるため
に、各データシンボル１２４の有効データ１２５の後ろ
に、ダミーの無効データ１２６が挿入されている。

【００１３】図６は、従来から使用されているインター
リーブしたデータをフレーミングして出力するインター
リーブ装置の構成の概要を表わしたものである。このイ
ンターリーブ装置は、入力されたデータをインターリー
ブするインターリーブ部１３１と、インターリーブ部１
３１でインターリーブされたデータをフレーミングする
フレーミング部１３２とから構成されている。インター
リーブ部１３１の図４に示したものと同一で、対応する
部分に図４と同一の番号を付してあるので、その説明を
適宜省略する。フレーミングＲＡＭ１３３は、図５
（ｂ）に示したフレーミングデータを１フレーム分格納
するメモリである。書き込みアドレス発生メモリ１３４
は、フレーミングＲＡＭ１３３への書き込みアドレスを
発生するメモリである。読み出しアドレス発生メモリ１
３５は、フレーミングＲＡＭ１３３からデータの読み出
しを行う際のアドレスを発生するためのメモリである。

【００１４】第３のフレームカウンタ１３６は、インタ
ーリーブ部から出力される１フレーム分の全データ数を
計数するカウンタである。このカウンタのクロックは、
図５（ａ）のデータが入力されるときは、Ｘメガヘルツ
であり、インターリーブ部１３１の第１および第２のフ
レームカウンタのクロックと同一周波数である。第４の
フレームカウンタ１３７は、図５（ｂ）に示したフレー
ミングデータの全データ数を計数するカウンタである。
また、クロックの周波数はＹメガヘルツである。

【００１５】書き込みアドレス発生メモリ１３４は、図
５（ｂ）に示した有効データを書き込むためのアドレス
を発生する。フレーミングＲＡＭには、たとえば無効デ
ータとして“０”が所定のアドレスに予め格納されてい
る。読み出しアドレス発生メモリ１３５は、有効データ
を読み出すときには対応するアドレスを出力し、無効デ
ータを読み出すときは“０”の格納されている所定のア
ドレスを出力するようになっている。

【００１６】

【発明が解決しようとする課題】特開昭６３−１２８８
２０号公報および特開昭−２００９７４号公報に開示さ
えているインターリーブ装置では、行方向のアドレスと
列方向のアドレスをそれぞれ別個のカウンタによって生
成している。通常、カウンタからの出力信号は２進数で
表わされる。したがって、行方向の数と列方向の数が２
のＮ乗でなければ、半端となった分のメモリ空間が無駄
になってしまう。図４あるいは図６に示したインターリ
ーブ装置では、カウンタの出力をアドレス発生メモリに
より行方向あるいは列方向にアクセスする際のアドレス
情報に変換しているので、２のＮ乗以外であっても、マ
トリクスの行列数に応じて任意にアドレスを進めること
ができる。しかしながら、アドレス発生メモリは１フレ
ームの全アドレスを変換して出力しなければならないの
で、１フレームで取り扱うデータ数が膨大になると、ア
ドレス発生メモリの容量がそれに応じて大きくなり、回
路の大規模化を招くという問題がある。

【００１７】また、フレーミングを行うインターリーブ
装置では、データを格納するためのメモリとこのメモリ
へのアドレスを発生する回路をインターリーブ部とフレ
ーミング部のそれぞれに用意しなければならず、回路規
模が大きいという問題がある。

【００１８】そこで本発明の第１の目的は、アドレス発
生のための回路規模の小さいインターリーブ装置を提供
することにある。

【００１９】本発明の第２の目的は、インターリーブと
フレーミングの双方を行うことのできる回路規模の小さ
いインターリーブ装置を提供することにある。

【００２０】

【課題を解決するための手段】請求項１記載の発明で
は、Ｎ×Ｍ（Ｎ、Ｍは任意の正整数）個のデータを格納
するデータ記憶手段と、このデータ記憶手段に各データ
を読み書きするタイミングを表わしたクロック信号をそ
の計数値がＰ（ＰはＭの２以上の任意の約数）分のＭに
達するまでの範囲で繰り返し計数する第１のカウンタ
と、この第１のカウンタの計数値がＰ分のＭの値に達す
るごとに１つずカウントアップしてその計数値がＮ×Ｐ
に達するまでの範囲を繰り返し計数する第２のカウンタ
と、この第２のカウンタの計数値をＰで除した商を表わ
した倍数情報と、Ｐで除した余りを表わしたブロック情
報とに変換する計数値変換手段と、第１のカウンタの計
数値から１を引いた値にＮをかけた値とこの計数値変換
手段の出力する倍数情報を足し合わせた値をデータ記憶
手段の記憶領域をそのアドレス順にＰ個のブロックに等
分割した場合における各ブロック内でのアドレス情報と
して出力するアドレス情報出力手段と、計数値変換手段
の出力するブロック情報の値に応じてＰ個のブロックの
いずれか１つを指し示すブロック選択信号を出力するブ
ロック選択信号出力手段とをインターリーブ装置に具備
させている。

【００２１】すなわち請求項１記載の発明では、Ｎ×Ｍ
個のデータを格納する領域はＮ行Ｍ列のマトリクス構成
になっており、これがＮ行（Ｍ／Ｐ）列のＰ個のブロッ
クに分割されている。第１のカウンタは、各ブロック内
における列方向の位置を表わす値を出力する。第２のカ
ウンタは第１のカウンタがＰ分のＭまでカウントするご
とに１ずつカウントアップしＮ×Ｐまでをカウントす
る。計数値変換手段は、第２のカウンタの計数値から行
方向の位置とブロック情報とを出力する。アドレス情報
出力手段は、第１のカウンタの計数値と計数値変換手段
からの行方向の位置を表わした情報を基に、各ブロック
内におけるアドレス情報を生成する。計数値変換手段か
らアクセスすべきブロックの情報が得られるとともにア
ドレス情報出力手段から１つのブロック内におけるアド
レス情報が得られるので、Ｎ行Ｍ列のすべてデータを列
方向に順次アクセスすることができる。

【００２２】請求項２記載の発明では、Ｎ×Ｍ（Ｎ、Ｍ
は任意の正整数）個のデータを格納するデータ記憶手段
と、このデータ記憶手段に各データを読み書きするタイ
ミングを表わしたクロック信号をその計数値がＮ×Ｍを
Ｐ（ＰはＮにＭをかけた値の２以上の任意の約数）除し
た値をＱ（ＱはＮにＭをかけた値をＰで除した値の任意
の約数）で除した値である単位計数値に達するまでの範
囲で繰り返し計数する第１のカウンタと、この第１のカ
ウンタが単位計数値まで計数するごとに１つずカウント
アップしその計数値がＰにＱをかけた値に達するまでの
範囲を繰り返し計数する第２のカウンタと、この第２の
カウンタの計数値をＱで除した商を表わしたブロック情
報と、Ｑで除した余りを表わした倍数情報とに変換する
計数値変換手段と、この計数値変換手段の出力する倍数
情報に単位計数値をかけた値に第１のカウンタの計数値
を足し合わせた値をデータ記憶手段の記憶領域をそのア
ドレス順にＰ個のブロックに等分割した場合における各
ブロック内でのアドレス情報として出力するアドレス情
報出力手段と、計数値変換手段の出力するブロック情報
の値に応じてＰ個のブロックのいずれか１つを指し示す
ブロック選択信号を出力するブロック選択信号出力手段
とをインターリーブ装置に具備させている。

【００２３】すなわち請求項２記載の発明では、Ｎ×Ｍ
個のデータを格納する領域はＮ行Ｍ列のマトリクス構成
になっており、これがＮ行（Ｍ／Ｐ）列のＰ個のブロッ
クに分割されている。第１のカウンタは、各ブロックの
Ｑ分の１の領域における位置情報を表わす値を出力す
る。第２のカウンタは第１のカウンタが（Ｎ×Ｍ）÷
（Ｐ×Ｑ）までカウントするごとに１ずつカウントアッ
プしＰ×Ｑまでをカウントする。計数値変換手段は、第
２のカウンタの計数値から各ブロックのＱ分の１の領域
の何番目であるかを表わす倍数情報と、ブロック情報と
を出力する。アドレス情報出力手段は、第１のカウンタ
の計数値と計数値変換手段からの倍数情報を基に１つの
ブロック内でのアドレス情報を生成する。計数値変換手
段からアクセスすべきブロックの情報が得られるととも
にアドレス情報出力手段から１つのブロック内における
アドレス情報が得られるので、Ｎ行Ｍ列のすべてデータ
を行方向に順次アクセスすることができる。

【００２４】請求項３記載の発明では、計数値変換手段
は、第２のカウンタの計数値をアドレス情報として入力
するとともに各アドレスに応じた出力値の予め登録され
たメモリである。

【００２５】すなわち請求項３記載の発明では、第２の
カウンタの計数値がアドレス情報として入力されるメモ
リにそのアドレスに応じた出力値の予め登録している。

【００２６】請求項４記載の発明では、アドレス情報出
力手段は、第１のカウンタの計数値および計数値変換手
段から入力される倍数情報をそれぞれアドレス情報とし
て入力するとともに各アドレスに応じた出力値の予め登
録されたメモリである。

【００２７】すなわち請求項４記載の発明では、第１の
カウンタの計数値および計数値変換手段から入力される
倍数情報をそれぞれアドレス情報として入力して１ブロ
ック分のアドレス情報をメモリから出力している。

【００２８】請求項５記載の発明では、データ記憶手段
は１つのブロック分の記憶領域を備えた複数のメモリ素
子から構成される。

【００２９】すなわち請求項５記載の発明では、インタ
ーリーブするためのメモリを各ブロックごとの複数のメ
モリ素子で構成している。

【００３０】請求項６記載の発明では、Ｎ×Ｍ個のデー
タを格納するデータ記憶手段と、予め定められた値のダ
ミーデータの格納されたダミーデータ格納手段と、所定
周期の第１のクロック信号を出力する第１のクロック生
成手段と、この第１のクロック信号の各周期ごとにデー
タ記憶手段の記憶領域をＮ行Ｍ列の行列としてその列方
向に１列分進むごとに行方向に１だけ進むアドレス情報
を順次生成する列方向優先アドレス生成手段と、この列
方向優先アドレス生成手段の生成するアドレス情報に従
い所定の入力データをデータ記憶手段に順次書き込むデ
ータ書込手段と、第１のクロック信号のよりも短い周期
の第２のクロック信号を出力する第２のクロック生成手
段と、この第２のクロック信号をＮ×Ｍ個よりも多い所
定数まで計数する計数手段と、この計数手段の計数値が
Ｎ×Ｍ個の予め定められた有効値のいずれかと等しいと
きデータ記憶手段の記憶領域をＮ行Ｍ列の行列としてそ
の行方向に１行分進むごとに列方向に１だけ進むアドレ
ス情報を順次生成し、計数手段の計数値が有効値以外の
ときダミーデータ格納手段を選択するアドレス情報を生
成する行方向優先アドレス生成手段と、この行方向優先
アドレス生成手段の生成するアドレス情報に従いデータ
記憶手段あるいはダミーデータ格納手段からデータを順
次読み出すデータ読出手段とをインターリーブ装置に具
備させている。

【００３１】すなわち請求項６記載の発明では、入力さ
れる１フレーム分のデータ数よりも出力する１フレーム
分のデータ数が多くなっている。そして。入力されたデ
ータを行方向に書き込み、これを列方向に読み出す際
に、入力データとの差の分だけダミーデータを読み出し
ている。

【００３２】

【発明の実施の形態】図１は、本発明の一実施の形態に
おけるインターリーブ装置の構成の概要を表わしたもの
である。インターリーブＲＡＭ１１は、入力データをマ
トリクス状に格納するメモリである。インターリーブＲ
ＡＭ１１は、１フレーム分のデータを複数のブロックに
分割して記憶するようになっており、各ブロックごとに
個別のメモリ素子１２₁〜１２₅が割り当てられてい
る。書き込みアドレス発生メモリ１３はインターリーブ
ＲＡＭ１１の各ブロックにおける書き込みアドレスを発
生するメモリである。第１のフレームカウンタ１４は１
フレームの全データ数を計数するカウンタである。第１
のフレームカウンタ１４は下位側を計数する書込下位カ
ウンタ１５と書込下位カウンタ１５のキャリ信号を計数
する書込上位カウンタ１６とから構成されている。

【００３３】書込下位カウンタ１５は、１ブロック内に
おける列方向の書き込み位置を表わした書込列情報１７
を出力する。書込上位カウンタ１３の計数値は、第１の
変換メモリ１８に入力されている。第１の変換メモリ１
８は、書込上位カウンタ１３の計数値を基にインターリ
ーブＲＡＭ１１のブロックを選択するための書込切換制
御信号１９と、各ブロック内における行方向の書き込み
位置を表わした書込行情報２１を出力する。書き込みア
ドレス発生メモリ１３は、書込列情報１８と書込行情報
２１とから１ブロック内におけるインターリーブＲＡＭ
１１のアクセスアドレス２２を出力するようになってい
る。第１のデコーダ２３は、第１の変換メモリ１８から
の書込切換制御信号１９をインターリーブＲＡＭ１１の
各メモリ素子１２₁〜１２₅ごとのイネーブル信号２４
に変換する回路である。

【００３４】読み出しアドレス発生メモリ３１は、イン
ターリーブＲＡＭ１１の各ブロック内における読み出し
アドレスを発生するメモリである。第２のフレームカウ
ンタ３２は、１フレームの全データ数を計数するカウン
タである。第２のフレームカウンタ３２は下位側を計数
する読出下位カウンタ３３と読出下位カウンタ３３のキ
ャリ信号を計数する読出上位カウンタ３４とから構成さ
れている。読出下位カウンタ３３は、１ブロック内にお
ける行方向の読み出し位置を表わした読出行情報３５を
出力する。

【００３５】上位カウンタ３４の計数値は、第２の変換
メモリ３６に入力されている。第２の変換メモリ３６
は、読出上位カウンタ３４の計数値を基にインターリー
ブＲＡＭ１１のブロックを選択するための読出切換制御
信号３７と、各ブロック内における列方向の読み出し位
置を表わした読出列情報３８を出力する。読み出しアド
レス発生メモリ３１は、読出行情報３５と読出列情報３
８とから１ブロック内におけるインターリーブＲＡＭ１
１のアクセスアドレス３９を出力するようになってい
る。第２のデコーダ４１は、第２の変換メモリ３６から
の読出切換制御信号３７をインターリーブＲＡＭ１１の
各メモリ素子１２₁〜１２₅ごとのイネーブル信号４２
に変換する回路である。

【００３６】図２は、インターリーブＲＡＭの各ブロッ
クの構成を表わしたものである。インターリーブＲＡＭ
には、Ｎ行Ｍ列のマトリクス５１が形成されている。マ
トリクス５１は、Ｎ行（Ｍ／Ｐ）列（Ｐは任意の整数）
のＰ個のブロック５２₁〜５２_Pに分割されている。書
き込みは列方向５３に行われ、読み出しは行方向５４に
行われる。

【００３７】まず、書き込み動作について説明する。

【００３８】１フレーム分のマトリクスがＮ行Ｍ列であ
り、これを図２に示すようにＰ個のブロックに分けてい
るものとす。ここで書込下位カウンタの最大計数値をＷ
ＣＬ、書込上位カウンタの最大計数値をＷＣＨとする
と、それぞれのカウンタの最大計数値は次式で表され
る。ＷＣＬ＝Ｍ／Ｐ（１）ＷＣＨ＝Ｎ×Ｍ／ＷＣＬ＝Ｎ×Ｐ（２）書込下位カウンタ１５がＷＣＬまでカウントすると、キ
ャリ信号が出力される。書込上位カウンタ１６は、書込
下位カウンタからキャリ信号が入力されるごとに１づつ
カウントアップし、ＷＣＨまでカウントする。書込下位
カウンタ１５はＷＣＬまでカウントすると初期値に戻
り、再びカウントを続ける。また書込上位カウンタ１６
はＷＣＨまでカウントすると初期値に戻り、カウントを
続ける。

【００３９】書込下位カウンタ１５は、各ブロックにお
ける列情報を繰り返し出力する。すなわち、“１”から
“Ｍ／Ｐ”までの値を繰り返し順次出力する。書込上位
カウンタ１６は、書込下位カウンタ１５が“Ｍ／Ｐ”ま
でカウントするごとに１ずつカウントアップして“Ｎ×
Ｐ”までの値を繰り返し順次出力する。第１の変換メメ
モリ１８は、書込上位カウンタ１６の値を“Ｐ”で除し
た商の値を書込行情報２１として、また“Ｐ”で除した
余りを書込切換制御信号１９として出力する。

【００４０】書込アドレス発生メモリ１３は、書込下位
カウンタ１５からの書込列情報１７と、第１の変換メモ
リ１８からの書込行情報２１とを基にして、インターリ
ーブＲＡＭ１１の各ブロックにおけるアクセスアドレス
を生成する。すなわち、書込下位カウンタ１５の計数値
から１を引いた値にＮをかけた値と第１の変換メモリ１
８からの行情報２１を足し合わせた値をインターリーブ
ＲＡＭ１１の各ブロック内でのアドレス情報として出力
する。第１のデコーダ２３は、第１の変換メモリ１８か
らの書込切換制御信号１９の値をデコードどして各ブロ
ックごとのイネーブル信号に変換する。すなわち、２進
数で表される書込切換制御信号１９が“１０”であれ
ば、第３番目のブロック（図２、５２₃）のメモリ素子
にイネーブル信号を出力する。このように、書込アドレ
ス発生メモリは、１つのブロックにおけるアクセスアド
レスを発生すればよいので、必要なメモリ容量を削減す
ることができる。

【００４１】次に、読み出し動作について説明する。

【００４２】読み出しは、行方向に行われる。したがっ
て、１ブロック分のデータを読み出ずごとにブロックを
切り換えることになる。読出下位カウンタ３３の最大計
数値をＲＣＬと、読出上位カウンタ３４の最大計数値を
ＲＣＨとすると、これらの値は次式を満足する。１ブロックのデータ数＝ＲＣＬ×Ｘ（３）ここでＸは任意の正整数である。１ブロックのデータ数
は（Ｎ×Ｍ／Ｐ）であるので、これを（３）式に代入す
ると次式になる。（Ｎ×Ｍ／Ｐ）＝ＲＣＬ×Ｘ（４）これを変形すると次式が得られる。ＲＣＬ＝（Ｎ×Ｍ）÷（Ｐ×Ｘ）（５）また、ＲＣＬとＲＣＨをかけ合わせたものが、１フレー
ム分のデータ数であるので次式の関係が成立する。Ｎ×Ｍ＝ＲＣＬ×ＲＣＨ（６）（６）式を（５）式に代入するとＸは次式となる。Ｘ＝ＲＣＨ／Ｐ（７）すなわち、ＲＣＨと、ＲＣＬの値は（６）式と（７）式
を満たせばよい。

【００４３】読み出しが開始されると、メモリサイクル
ごとに読出下位カウンタ３３は“１”からＲＣＬまでの
値を順次繰り返し計数する。読出上位カウンタ３４は、
読出下位カウンタ３３がＲＣＬまでカウントしてキャリ
信号が入力されるごとに１ずつカウントアップし、ＲＣ
Ｈまでの値を繰り返し計数する。第２の変換メモリ３３
は、読出上位カウンタ３４の計数値を（７）式で示した
Ｘで除した余りを読出列情報３８として出力する。また
読出上位カウンタ３４の計数値をＸで除した商の値を読
出切換制御信号３７として出力する。

【００４４】読み出しアドレス発生メモリ３１は、読出
下位カウンタ３３の計数値である読出行情報３５と、第
２の変換メモリ３６からの読出列情報３８とから、１ブ
ロック内におけるアクセスアドレス３９を出力する。す
なわち、読出列情報３８の値にＲＣＬを掛けたものに読
出下位カウンタ３３の計数値を足したものを１ブロック
内のアクセスアドレスとして出力する。第２のデコーダ
４１は、読出切換制御信号３７をデコードして各ブロッ
クのメモリ素子についてのイネーブル信号４２を出力す
る。

【００４５】次に、入力されるデータのフレーム長と異
なるフレーム長にフレーミングしてインターリーブされ
たデータを出力するインターリーブ装置について説明す
る。

【００４６】図５（ａ）に示した入力データを同図
（ｂ）の形式にフレーミングして出力するものとする。
このインターリーブ装置の図１とその回路構成は同一で
あるのである。ただし、第１のフレームカウンタ１４の
クロック周波数は、Ｘメガヘルツであり、第２のフレー
ムカウンタのクロック周波数はＹメガヘルツである。ま
た、読出下位カウンタ３３と読出上位カウンタ３４の最
大計数値と、読出アドレス発生メモリと第２の変換メモ
リ３６の記憶内容が図１の回路に比べて相違している。
インターリーブＲＡＭ１１への書き込みは列方向に行わ
れ、読み出しは行方向に行われる。

【００４７】読出下位カウンタ３３の最大計数値は、図
５（ｂ）に示した各データシンボルにおけるデータ数に
なっている。また読出上位カインタ３４の最大計数値
は、１フレーム内におけるデータシンボルの数になって
いる。さらに、インターリーブＲＡＭ１１の所定のアド
レスに、無効データとしてたとえば“０”が予め登録さ
れている。この領域には、入力データが書き込まれない
ようになっている。

【００４８】読出上位カウンタ３４からのデータシンボ
ル数の計数値を基にして、第２の変換メモリ３６は、当
該データシンボルの格納されているインターリーブＲＡ
Ｍのブロック（メモリ素子）を表わした読出切換信号３
７を出力する。また、第２の変換メモリ３６から、１つ
のブロック内におけるデータシンボルの番号が出力され
る。読み出しアドレス発生メモリ３１は、読出下位カウ
ンタ３３の計数値である１つのデータシンボルの読出番
号と、第２の変換メモリ３６からの１つのブロック内に
おけるデータシンボルの番号を１つのブロック内におけ
るインターリーブＲＡＭのアクセスアドレスを出力す
る。この際、読出下位カウンタ３の計数値が１つのデー
タシンボル内における有効データ部分に対応する値であ
るときは、有効データを行方向に読み出すためのアドレ
ス情報を出力する。一方、読出下位カウンタ３３の計数
値が無効データ部分に対応する値のときは、無効データ
の格納されているアドレスを出力する。

【００４９】第２のデコーダ４１は、第２の変換メモリ
３６からの読出切換制御信号３７をデコードし、インタ
ーリーブＲＡＭ１１の各ブロックのメモリ素子へのイネ
ーブル信号を出力する。たとえば、１つのブロックに５
個のデータシンボルが含まれるときは、第２の変換メモ
リ３６は、読出切換制御信号３７として、読出上位カウ
ンタ３４が“５”だけカウントアップするごとに１ずつ
増加し、かつブロック数の値までを繰り返し出力する。
第２のデコーダ４１は、この値に対応するブロックのメ
モリ素子にイネーブル信号を出力する。すなわち、デー
タシンボル５個ごとにイネーブルとなるメモリ素子を切
り換える。

【００５０】このように、インターリーブＲＡＭ１１か
ら行方向にデータを読み出すときにフレーミングを同時
に行うので、インターリーブＲＡＭは１フレーム分だけ
用意すれば良い。また、書き込み用と読み出し用のアド
レス発生回路が１組だけで済み、回路構成の簡略化を図
ることができる。さらに、読み出しアドレス発生メモリ
は１つのブロック内におけるデータ数を取り扱うだけで
よいので、その容量を削減することができる。

【００５１】以上説明した実施の形態では、変換メモリ
を用いて、行情報と切換制御信号を生成したが、２個の
カウンタでこれらの信号を生成することもできる。たと
えば、書込下位カウンタがＭ／Ｐまで計数するとする
と、そのキャリ信号をＰ個まで繰り返しカウントするカ
ウンタにより、ブロックの切換制御信号を生成する。ま
た、切換信号を出力するカウンタのキャリ信号をＮまで
繰り返し計数するカウンタによって行情報を生成させる
ことができる。

【００５２】また実施の形態では、インターリーブＲＡ
Ｍを各ブロックごとに個別のメモリ素子を用いることに
したが、１つのメモリ素子に１フレーム分のデータを格
納するようにしてもよい。この場合には、変換メモリの
出力する切換制御信号をそのままインターリーブＲＡＭ
への上位アドレスとして用いればよい。インターリーブ
ＲＡＭのブロック数は２以上の任意の数で良いが、ブロ
ック数を多くすればそれだけ、アドレス発生メモリの容
量を少なくすることができる。

【００５３】

【発明の効果】このように請求項１および請求項２記載
の発明によれば、第１および第２のカウンタに分けて各
カウンタの計数値を基に、Ｎ行Ｍ列の記憶領域のアドレ
ス情報を、Ｐ個のブロックに分割した場合におけるブロ
ックの情報と各ブロック内でのアドレス情報に分けて生
成している。これにより、アドレス情報手段は、１ブロ
ック内でのアドレス情報を出力するだけで良いので、そ
の回路構成を簡略化することができる。特に、アドレス
生成をメモリで行う場合には、その容量を大幅に削減す
ることができる。

【００５４】また請求項３記載の発明によれば、計数値
変換手段を第２のカウンタの計数値をそのアドレス情報
として入力し、各アドレスに応じた出力値を予め登録し
たメモリとしたので、回路構成の簡略化を図ることがで
きる。

【００５５】さらに請求項４記載の発明によれば、アド
レス情報出力手段として、第１のカウンタの計数値およ
び計数値変換手段から入力される倍数情報をそれぞれア
ドレス情報として入力し、各アドレスに応じた出力値を
予め登録したメモリを用いている。これにより１ブロッ
ク分のアドレス情報への変換を容易に行うことができ、
回路構成の簡略化を図ることができる。また、アドレス
情報出力手段は１ブロック分のアドレス情報を出力する
だけでよいので、その記憶容量を削減することができ
る。

【００５６】また請求項５記載の発明によれば、各ブロ
ックごとにメモリ素子を分けたので、各フレームのデー
タサイズが大きくてもインターリーブすることができ
る。

【００５７】さらに請求項６記載の発明によれば、イン
ターリーブして読み出す際に、書き込みと読み出しのク
ロック信号の周期の違い、すなわち書き込みと読み出し
のフレームサイズの差分に相当する数だけのダミーデー
タを付加している。これにより、インターリーブ用とフ
レーミング用のメモリを共用することができる。また、
アドレス発生回路を１組用意するだけでよく、回路規模
を小さくすることができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態におけるインターリーブ
装置の構成の概要を表わしたブロック図である。

【図２】インターリーブＲＡＭの各ブロックの構成を表
わした説明図である。

【図３】インターリーブする際のメモリのアクセス順序
を表わした説明図である。

【図４】従来から使用されているアドレス発生メモリを
用いたインターリーブ装置の構成の概要を表わしたブロ
ック図である。

【図５】入力されるデータのフレーム構成とインターリ
ーブ装置からフレーミングされて出力されるデータのフ
レーム構成の一例を表わした説明図である。

【図６】従来から使用されているインターリーブしたデ
ータをフレーミングして出力するインターリーブ装置の
構成の概要を表わしたブロック図である。

【符号の説明】

１１インターリーブＲＡＭ１２ブロック１３書き込みアドレス発生メモリ１５、１６、３３、３４カウンタ１８、３６変換メモリ２３、４１デコーダ３１読み出しアドレス発生メモリ

Claims

【特許請求の範囲】

【請求項１】Ｎ×Ｍ（Ｎ、Ｍは任意の正整数）個のデ
ータを格納するデータ記憶手段と、このデータ記憶手段に各データを読み書きするタイミン
グを表わしたクロック信号をその計数値がＰ（ＰはＭの
２以上の任意の約数）分のＭに達するまでの範囲で繰り
返し計数する第１のカウンタと、この第１のカウンタの計数値が前記Ｐ分のＭの値に達す
るごとに１つずカウントアップしてその計数値がＮ×Ｐ
に達するまでの範囲を繰り返し計数する第２のカウンタ
と、この第２のカウンタの計数値をＰで除した商を表わした
倍数情報と、Ｐで除した余りを表わしたブロック情報と
に変換する計数値変換手段と、前記第１のカウンタの計数値から１を引いた値にＮをか
けた値とこの計数値変換手段の出力する倍数情報を足し
合わせた値を前記データ記憶手段の記憶領域をそのアド
レス順にＰ個のブロックに等分割した場合における各ブ
ロック内でのアドレス情報として出力するアドレス情報
出力手段と、前記計数値変換手段の出力するブロック情報の値に応じ
て前記Ｐ個のブロックのいずれか１つを指し示すブロッ
ク選択信号を出力するブロック選択信号出力手段とを具
備することを特徴とするインターリーブ装置。
【請求項２】Ｎ×Ｍ（Ｎ、Ｍは任意の正整数）個のデ
ータを格納するデータ記憶手段と、このデータ記憶手段に各データを読み書きするタイミン
グを表わしたクロック信号をその計数値がＮ×ＭをＰ
（ＰはＮにＭをかけた値の２以上の任意の約数）除した
値をＱ（ＱはＮにＭをかけた値をＰで除した値の任意の
約数）で除した値である単位計数値に達するまでの範囲
で繰り返し計数する第１のカウンタと、この第１のカウンタが前記単位計数値まで計数するごと
に１つずカウントアップしその計数値がＰにＱをかけた
値に達するまでの範囲を繰り返し計数する第２のカウン
タと、この第２のカウンタの計数値をＱで除した商を表わした
ブロック情報と、Ｑで除した余りを表わした倍数情報と
に変換する計数値変換手段と、この計数値変換手段の出力する倍数情報に前記単位計数
値をかけた値に前記第１のカウンタの計数値を足し合わ
せた値を前記データ記憶手段の記憶領域をそのアドレス
順にＰ個のブロックに等分割した場合における各ブロッ
ク内でのアドレス情報として出力するアドレス情報出力
手段と、前記計数値変換手段の出力するブロック情報の値に応じ
て前記Ｐ個のブロックのいずれか１つを指し示すブロッ
ク選択信号を出力するブロック選択信号出力手段とを具
備することを特徴とするインターリーブ装置。
【請求項３】前記計数値変換手段は、第２のカウンタ
の計数値をアドレス情報として入力するとともに各アド
レスに対応する出力値の予め登録されたメモリであるこ
とを特徴とする請求項１または請求項２記載のインター
リーブ装置。
【請求項４】前記アドレス情報出力手段は、第１のカ
ウンタの計数値をおよび前記計数値変換手段から入力さ
れる倍数情報をそれぞれアドレス情報として入力すると
ともに各アドレスに対応する出力値の予め登録されたメ
モリであることを特徴とする請求項１または請求項２記
載のインターリーブ装置。
【請求項５】前記データ記憶手段は１ブロック分の記
憶領域をそれぞれ備えた複数のメモリ素子であることを
特徴とする請求項１または請求項２記載のインターリー
ブ装置。
【請求項６】Ｎ×Ｍ個のデータを格納するデータ記憶
手段と、予め定められた値のダミーデータの格納されたダミーデ
ータ格納手段と、所定周期の第１のクロック信号を出力する第１のクロッ
ク生成手段と、この第１のクロック信号の各周期ごとに前記データ記憶
手段の記憶領域をＮ行Ｍ列の行列としてその列方向に１
列分進むごとに行方向に１だけ進むアドレス情報を順次
生成する列方向優先アドレス生成手段と、この列方向優先アドレス生成手段の生成するアドレス情
報に従い所定の入力データを前記データ記憶手段に順次
書き込むデータ書込手段と、前記第１のクロック信号のよりも短い周期の第２のクロ
ック信号を出力する第２のクロック生成手段と、この第２のクロック信号をＮ×Ｍ個よりも多い所定数ま
で計数する計数手段と、この計数手段の計数値がＮ×Ｍ個の予め定められた有効
値のいずれかと等しいとき前記データ記憶手段の記憶領
域をＮ行Ｍ列の行列としてその行方向に１行分進むごと
に列方向に１だけ進むアドレス情報を順次生成し、計数
手段の計数値が前記有効値以外のとき前記ダミーデータ
格納手段を選択するアドレス情報を生成する行方向優先
アドレス生成手段と、この行方向優先アドレス生成手段の生成するアドレス情
報に従い前記データ記憶手段あるいはダミーデータ格納
手段からデータを順次読み出すデータ読出手段とを具備
することを特徴とするインターリーブ装置。