JP3626070B2 - 積符号符号化装置および復号化装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、積符号を構成する誤り訂正符号の符号化および復号化処理を行う積符号符号化装置および復号化装置に関するものである。
【０００２】
【従来の技術】
近年、民生用ビデオカメラではＤＶフォーマットと呼ばれるデジタルＶＴＲが大きくシェアを延ばしている。そのＤＶフォーマットでは誤り訂正符号として積符号が用いられている。ＤＶフォーマットでの積符号の符号化処理および復号化処理には数メガビットのメモリを必要とする。
【０００３】
図１１はＤＶフォーマットでのビデオデータの積符号の構成を示す図である。図１１において、１シンクブロックは７７バイトからなり、１３８シンクブロックで１つのデータマトリクスを構成している。積符号の１コードワードは１バイトであり、外符号パリティーがデータマトリクスの縦方向に１１バイト生成され、内符号パリティーがデータマトリクスの横方向（シンクブロック方向）に８バイト生成される。
【０００４】
従来のＤＶフォーマットでの積符号符号化装置および復号化装置としては、例えば、特開平８−２７３３４７号広報「データ一時記憶装置」等が挙げられる。以下、従来のＤＶフォーマットでの積符号符号化装置について説明する。
【０００５】
図１２は従来の積符号符号化装置を示すブロック図である。
メモリ１１１は、例えばＬＳＩに外付けされる汎用シンクロナスＤＲＡＭであり、データバスのバス幅は１６ビット（＝２バイト）である。ＬＳＩに外付けするメモリはピン数の制約などから１６ビット程度のバス幅がほとんどである。
メモリ制御回路１１２は、各回路からの指示に従ってメモリ１１１にアクセスし、メモリ１１１に対してデータを読み書きする。
データ圧縮回路１１３は、ビデオデータに圧縮処理を施してシンクブロック（データマトリクスの横データ）を形成し、シンクブロックに一対一に対応するシンクブロック番号とともにメモリ制御回路１１２に出力する。
外符号符号化回路１１４は、外符号系列順（データマトリクスの縦）にデータをメモリ１１１から読み出すようにメモリ制御回路１１２に指示し、読み出したデータに対して外符号パリティーを生成して出力し、メモリ１１１に書き戻すようにメモリ制御回路１１２に指示する。この外符号符号化回路１１４は、一度に２つの外符号系列を処理する。
内符号符号化回路１１５は、シンクブロックに一対一に対応するシンクブロック番号をメモリ制御回路１１２に出力して、シンクブロック番号に対応するシンクブロックを入力し、シンクブロックに対して内符号パリティーを生成してシンクブロックに付加して出力する。
【０００６】
図１３は従来の積符号符号化装置におけるメモリ１１１のマッピング方式を１０個のシンクブロックについて示す図である。
メモリ１１１にはシンクブロックが行方向にマッピングされており、メモリ１１１は１アドレス２バイトであるので、１シンクブロック７７バイト（内符号パリティーが付加されていない時点での１シンクブロックは７７バイトである）は同一行アドレスの連続する３９列アドレスに記憶される。このマッピングにより、シンクブロックアクセスはＤＲＡＭのページモードアクセスを利用して高速にアクセスをすることができる。一方、外符号符号化のアクセスは同一列アドレスの連続行アドレスを１アドレスづつアクセスすることになり、ランダムアクセスとなる。
【０００７】
図１４は従来の積符号符号化装置におけるデータ圧縮回路１１３からメモリ１１１への書き込みアクセスを示すタイミング図である。
ＣＬＫはシンクロナスＤＲＡＭを動作させるクロック、ＲＡＳは行アドレスストローブ、ＣＡＳは列アドレスストローブ、ＡＤＲＳはアドレス、ＷＥはライトイネーブル、ＤＡＴＡはアクセスデータを表す。ＣＬＫの立ち上がりにおいて、ＲＡＳ＝０、ＣＡＳ＝１、ＷＥ＝１のときＡＤＲＳの行アドレスをアクティブ状態とする。ＲＡＳ＝０、ＣＡＳ＝１、ＷＥ＝０のときＡＤＲＳの行アドレスをプリチャージする。ＲＡＳ＝１、ＣＡＳ＝０、ＷＥ＝０のときＡＤＲＳの列アドレスにＤＡＴＡのデータを書き込む。ＲＡＳ＝１、ＣＡＳ＝０、ＷＥ＝１のときＡＤＲＳの列アドレスからＤＡＴＡのデータが読み出される。
１シンクブロックの書き込みアクセスは、ページモードアクセスを利用しており、同一行アドレスの連続３９列アドレスにデータを書き込むのに、行アクティブからプリチャージまで４１クロックを要する。したがって、１つのデータマトリクス（１３８シンクブロック）を書き込むのに、４１×１３８＝５６５８クロックを要する。
【０００８】
図１５は従来の積符号符号化装置における外符号符号化回路１１４とメモリ１１１とのアクセスを示すタイミング図である。
外符号系列のアクセスは、ランダムアクセスとなり、１データのアクセスに行アクティブからプリチャージまで３クロックを要する。つまり、外符号系列のアクセスはデータの読み出しで１３８回、外符号パリティーの書き込みで１１回であるので、３×１３８＋３×１１＝４４７クロックを要する。この例ではメモリ１１１が１アドレス２バイトであるので、２外符号系列を一度にアクセスしており、１つのデータマトリクス（７７外符号系列）をアクセスするのに、４４７×３９＝１７４３３クロックを要する。
【０００９】
図１６は従来の積符号符号化装置におけるメモリ１１１から内符号符号化回路１１５への読み出しアクセスを示すタイミング図である。
１シンクブロックの読み出しアクセスは、ページモードアクセスを利用しており、同一行アドレスの連続３９列アドレスからデータを読み出すのに、行アクティブからプリチャージまで４１クロックを要する。したがって、１つのデータマトリクス（外符号パリティーが付加されたので１４９シンクブロック）を読み出すのに、４１×１４９＝６１０９クロックを要する。
上記のような処理により、データ圧縮回路１１３から出力されたシンクブロックを順次メモリ１１１に書き込んでいき、記憶されたデータマトリクスに対して外符号符号化回路１１４により外符号パリティーを付加し、内符号符号化回路１１５がメモリ１１１からシンクブロックを順次読み出して内符号パリティーを付加して出力する。ビデオデータの１データマトリクスのメモリ１１１のアクセスは５６５８＋１７４３３＋６１０９＝２９２００クロックを要する。
積符号復号化装置についても、図１１の積符号符号化装置とほぼ同様の構成であり、ビデオデータの１データマトリクスのメモリアクセスも積符号符号化装置とほぼ同じく約３００００クロックを要する。
【００１０】
【発明が解決しようとする課題】
しかし、図１２に示した従来の構成では、次のような問題点があった。
近年、ＬＳＩの微細化に伴い、数メガビットのシンクロナスＤＲＡＭをＬＳＩに内蔵できるようになってきている。ＬＳＩに内蔵するシンクロナスＤＲＡＭは論理回路にＬＳＩ内部で接続することになるので、バス幅を大きくとることができ、通常１２８ビット程度のバス幅となっている。バス幅が大きいほうが当然データ転送レートが大きくなるというメリットがある。転送レートが大きくなるとメモリアクセスクロック数が減るので、今まで複数のメモリで行っていた処理を１つのメモリに統合することも可能となり、実装面積やコストなどで大きなメリットが発生する。
【００１１】
ところが、バス幅の大きさをうまく活かしてメモリアクセスクロックを減らすためにはメモリへのデータのマッピングに工夫が必要となる。
図１２に示した従来の積符号符号化装置と同様なマッピング、つまり、シンクブロックをメモリの行方向にマッピングする方法では、例えばメモリのバス幅が１２８ビット（＝１６バイト）であるとき、１シンクブロック７７バイトは同一行アドレスの連続する５列アドレスに記憶される。
データ圧縮回路１１３からメモリへの１シンクブロックの書き込みアクセスは、ページモードアクセスを利用し、同一行アドレスの連続５列アドレスにデータを書き込むのに、行アクティブからプリチャージまで７クロックを要する。したがって、１つのデータマトリクス（１３８シンクブロック）を書き込むのに、７×１３８＝９６６クロックを要する。
外符号符号化回路１１４とメモリとの外符号系列のアクセスは、ランダムアクセスとなり、１アドレスのアクセスに行アクティブからプリチャージまで３クロックを要する。つまり、外符号系列のアクセスはデータの読み出しで１３８回、外符号パリティーの書き込みで１１回であるので、３×１３８＋３×１１＝４４７クロックを要する。外符号符号化回路１１４が一度に処理できる外符号系列が２外符号系列であるとすると、次の２外符号系列を処理するときには再度同じアクセスをメモリに対して行わなければならず、結局、１つのデータマトリクス（７７外符号系列）をアクセスするのに、４４７×３９＝１７４３３クロックを要する。
メモリから内符号符号化回路１１５への１シンクブロックの読み出しアクセスは、ページモードアクセスを利用し、同一行アドレスの連続５列アドレスからデータを読み出すのに、行アクティブからプリチャージまで７クロックを要する。したがって、１つのデータマトリクス（外符号パリティーが付加されたので１４９シンクブロック）を読み出すのに、７×１４９＝１０４３クロックを要する。この結果、ビデオデータの１データマトリクスのメモリのアクセスは９６６＋１７４３３＋１０４３＝１９４４２クロックを要する。
【００１２】
このように、バス幅１６ビットの外付けシンクロナスＤＲＡＭを使用した場合に比べて、バス幅１２８ビットのＬＳＩ内蔵シンクロナスＤＲＡＭを使用した場合では、データ圧縮回路１１３からのメモリへの書き込みが５６５８クロックから９６６クロック、メモリから内符号符号化回路１１５への読み出しが６１０９クロックから１０４３クロックと大きく減っているが、外符号符号化回路１１４とメモリとのアクセスが全く減っていないため、合計のクロック数は２９２００クロックから１９４２２クロックへと約３３％減にとどまっている。
これではバス幅が１２８ビットになったことをうまく利用できているとは言えず、複数のメモリで行っていた処理を１つのメモリに統合するというようなことはまだ困難となる。
【００１３】
本発明は、上記の問題点を解決するものであり、バス幅の大きなメモリを使用したときに、積符号の符号化および復号化の処理を行うためのメモリアクセスクロック数をより少なくすませることができる積符号符号化装置および復号化装置を提供することが、本発明の課題である。
【００１４】
【課題を解決するための手段】
上記の目的を達成するために、本発明の積符号符号化装置は、入力されてくるデジタルデータを圧縮し、Ｊバイト単位のシンクブロックＫ個からなるＪ×Ｋバイトのデータマトリクスとして出力するデータ圧縮手段と、２次元の行列アドレス空間を有し、同一行アドレス方向にＬバイト単位でページモードアクセスが可能なメモリと、外符号系列順にメモリから読み出されたデータに外符号パリティーを生成して出力する外符号符号化手段と、シンクブロック単位でメモリから読み出された各シンクブロックに対し内符号パリティーを生成して出力する内符号符号化手段と、メモリに対しデータの書き込みおよび読み出しを制御するメモリ制御手段とを備え、該メモリ制御手段は上記Ｊ×Ｋバイトのデータマトリクスのメモリへの書き込みに際してＪバイトのシンクブロックを列方向に連続する[（Ｊ／Ｌ）＋１]行にＬバイト単位で書き込む動作をシンクブロック順に行方向、列方向に順次行なって、（Ｎ×Ｌ）×[｛（Ｊ×Ｋ）／（Ｎ×Ｌ）｝＋１]バイトのデータマトリクスとして入力するようにしたことを特徴とする。
【００１５】
これにより、本発明の積符号符号化装置は、バス幅の大きなメモリを使用したときに、積符号の符号化の処理を行うためのメモリアクセスクロック数をより少なくすませることができる。
その理由は以下の通りである。
【００１６】
まず、データマトリクスの横方向をメモリのページモードアクセス方向に配列した場合を考える。
データ入力手段からメモリへの書き込みアクセスに必要なクロック数は、データマトリクスの１行分（Ｊバイト）で、行アクティブとプリチャージを含めて、
Ｊ／Ｌ＋２ クロック
となるので、１つのデータマトリクスを書き込むのに、
（Ｊ／Ｌ＋２）×Ｋ クロック
となる。
外符号符号化手段とメモリとのアクセスはランダムアクセスとなり必要なクロック数は、１データ分で
行アクティブとプリチャージを含めて３クロックであるので、外符号系列のアクセスは、
３×Ｑ クロック （Ｑは外符号パリティーを含むシンクブロックの総数）となり、外符号符号化手段はメモリに対してＡ（Ａ＝２）バイトづつアクセスしているので、１つのデータマトリクスのアクセスは、
３×Ｑ×（Ｊ／Ａ） クロック
となる。
メモリから内符号符号化手段への読み出しアクセスに必要なクロック数は、データマトリクスの１行分で、行アクティブとプリチャージを含めて、
（Ｊ／Ｌ）＋２ クロック
となるので、１つのデータマトリクスを読み出すのに、
（Ｊ／Ｌ＋２）×Ｑ クロック
となる。
この結果、１データマトリクスのメモリのアクセスは、ＫをＱに近似できるとして、
２ＪＱ／Ｌ＋４Ｑ＋３ＪＱ／Ａ クロック
を要することになる。
【００１７】
次に、データマトリクスの縦方向をメモリのページモードアクセス方向に配列した場合（Ｊ×Ｋ→Ｋ×Ｊ）を考える。
データ入力手段からメモリへの書き込みアクセスに必要なクロック数は、１アドレス分で行アクティブとプリチャージを含めて３クロックであるので、データマトリクスの１行分で、
３×Ｊ／Ｌ クロック
となるので、１つのデータマトリクスを書き込むのに、
３×（Ｊ／Ｌ）×Ｋ クロック
となる。
外符号符号化手段とメモリとのアクセスに必要なクロック数は、１回のページモードで行アクティブとプリチャージを含めて、
Ｊ／Ｌ＋２ クロック
であるので、外符号系列のアクセスは、
（Ｊ／Ｌ＋２）×Ｑ／（Ｊ／Ｌ） クロック
となり、外符号符号化手段がメモリに対してＡバイトづつアクセスしているので、１つのデータマトリクスのアクセスは、
（Ｊ／Ｌ＋２）×Ｑ／（Ｊ／Ｌ）×Ｊ／Ａ クロック
となる。
メモリから内符号符号化手段への読み出しアクセスに必要なクロック数は、１アドレス分で行アクティブとプリチャージを含めて３クロックであるので、データマトリクスの１行分で、
３×Ｊ／Ｌ クロック
となるので、１つのデータマトリクスを読み出すのに、
３×（Ｊ／Ｌ）×Ｑ クロック
となる。
この結果、１データマトリクスのメモリのアクセスは、ＫをＱに近似できるとして、
６ＪＱ／Ｌ＋ＪＱ／Ａ＋２ＬＱ／Ａ クロック
を要することになる。
【００１８】
したがって、データマトリクスの横方向をメモリのページモードアクセス方向に配列した場合よりもデータマトリクスの縦方向をメモリのページモードアクセス方向に配列した場合のほうがアクセスクロック数が小さくなる条件は、
２ＪＱ／Ｌ＋４Ｑ＋３ＪＱ／Ａ≧６ＪＱ／Ｌ＋ＪＱ／Ａ＋２ＬＱ／Ａ
となり、この式を解くと、
（Ｌ−２Ａ）（Ｌ−Ｊ） ≦ ０
が得られる。通常、２ＡよりもＪのほうが大きいので、結局、
Ｌ ≧ ２Ａ
が得られる。
例えば、外符号化が２系列で行われるような場合には、Ａが２であるから、Ｌが４以上であれば、必要なクロック数を少なくすることができる。
【００１９】
また、上記の目的を達成するために、本発明の積符号復号化装置は、２次元の行列アドレス空間を有し、同一行アドレス方向にＬバイト単位でページモードアクセスが可能なメモリと、メモリに対するデータの書き込み、読み出しを制御するメモリ制御手段と、Ｊバイトのシンクブロックに（Ｍ−Ｊ）バイトの内符号が付加されたＭバイトのデータを入力して内符号復号化処理を実行する内符号復号化手段と、Ｋ個のデータシンクブロックと（Ｑ−Ｋ）個の外符号シンクブロックからなるＱ個のシンクブロックを外符号系列で順次入力して外符号復号化処理をして訂正データを出力する外符号復号化手段と、訂正後のデータをシンクブロック単位で前記メモリから読み出して出力するデータ出力手段とを有し、上記メモリ制御手段は、内符号復号化手段から出力されるＪバイトのシンクブロックを列方向に連続する［（Ｊ／Ｌ）＋１］行にＬバイト単位で書き込む動作をシンクブロック順に行方向、列方向に順次行なって（Ｎ×Ｌ）×［｛（Ｊ×Ｋ）／（Ｎ×Ｌ）｝＋１］バイトのデータマトリクスとしてメモリに格納するようにしたことを特徴とする。尚、本明細書においては、［ ］の記号は、割り算の商に小数点以下の数値があった場合は、くり上げることを表わす。たとえば、［（Ｊ／Ｌ）＋１］であれば、Ｊ／Ｌが割り切れない場合は、くり上げるという意味である。また、［｛（Ｊ×Ｋ）／（Ｎ×Ｌ）｝＋１］であれば、ＪＫ／ＮＬが割り切れない場合は、くり上げるという意味である。
【００２０】
これにより、本発明の積符号復号化装置は、バス幅の大きなメモリを使用したときに、積符号の復号化の処理を行うためのメモリアクセスクロック数をより少なくすませることができる。
その理由は以下の通りである。
【００２１】
まず、データマトリクスの横方向をメモリのページモードアクセス方向に配列した場合を考える。
内符号復号化手段からメモリへの書き込みアクセスに必要なクロック数は、データマトリクスの１行分で、行アクティブとプリチャージを含めて、
Ｊ／Ｌ＋２ クロック
となるので、１つのデータマトリクスを書き込むのに、
（Ｊ／Ｌ＋２）×Ｑ クロック
となる。
外符号復号化手段とメモリとのアクセスに必要なクロック数は、１データ分で行アクティブとプリチャージを含めて３クロックであるので、外符号系列のアクセスは、
３×Ｑ クロック
となり、外符号復号化手段がメモリに対してＡバイトづつアクセスするとすると、１つのデータマトリクスのアクセスは、
３×Ｑ×Ｊ／Ａ クロック
となる。
メモリからデータ出力手段への読み出しアクセスに必要なクロック数は、データマトリクスの１行分で、行アクティブとプリチャージを含めて、
Ｊ／Ｌ＋２ クロック
となるので、１つのデータマトリクスを読み出すのに、
（Ｊ／Ｌ＋２）×Ｋ クロック
となる。データ出力手段をＢ個有していれば、
（Ｊ／Ｌ＋２）×Ｋ×Ｂ クロック
となる。
この結果、１データマトリクスのメモリのアクセスは、ＫをＱに近似できるとして、
（Ｂ＋１）ＪＱ／Ｌ＋２（Ｂ＋１）Ｑ＋３ＪＱ／Ａ クロック
を要することになる。
【００２２】
次に、データマトリクスの縦方向をメモリのページモードアクセス方向に配列した場合を考える。
内符号復号化手段からメモリへの書き込みアクセスに必要なクロック数は、１アドレス分で行アクティブとプリチャージを含めて３クロックであるので、データマトリクスの１行分で、
３×Ｊ／Ｌ クロック
となるので、１つのデータマトリクスを書き込むのに、
３×（Ｊ／Ｌ）×Ｑ クロック
となる。
外符号復号化手段とメモリとのアクセスに必要なクロック数は、１回のページモードで行アクティブとプリチャージを含めて、
Ｊ／Ｌ＋２ クロック
であるので、外符号系列のアクセスは、
（Ｊ／Ｌ＋２）×Ｑ／（Ｊ／Ｌ） クロック
となり、外符号復号化手段がメモリに対してＡバイトづつアクセスしているので、１つのデータマトリクスのアクセスは、
（Ｊ／Ｌ＋２）×Ｑ／（Ｊ／Ｌ）×Ｊ／Ａ クロック
となる。
メモリからデータ出力手段への読み出しアクセスに必要なクロック数は、１アドレス分で行アクティブとプリチャージを含めて３クロックであるので、データマトリクスの１行分で、
３×Ｊ／Ｌ クロック
となるので、１つのデータマトリクスを読み出すのに、
３×（Ｊ／Ｌ）×Ｋ クロック
となる。データ出力手段をＢ個有していれば、
３×（Ｊ／Ｌ）×Ｋ×Ｂ クロック
となる。
この結果、１データマトリクスのメモリのアクセスは、ＫをＱに近似できるとして、
３（Ｂ＋１）ＪＱ／Ｌ＋ＪＱ／Ａ＋２ＬＱ／Ａ クロック
を要することになる。
【００２３】
したがって、データマトリクスの横方向をメモリのページモードアクセス方向に配列した場合よりもデータマトリクスの縦方向をメモリのページモードアクセス方向に配列した場合のほうがアクセスクロック数が小さくなる条件は、
（Ｂ＋１）ＪＱ／Ｌ＋２（Ｂ＋１）Ｑ＋３ＪＱ／Ａ
≧３（Ｂ＋１）ＪＱ／Ｌ＋ＪＱ／Ａ＋２ＬＱ／Ａ
となり、この式を解くと、
（Ｌ−Ａ（Ｂ＋１））（Ｌ−Ｊ） ≦ ０
が得られる。通常、Ａ（Ｂ＋１）よりもＪのほうが大きいので、結局、
Ｌ ≧ Ａ（Ｂ＋１）
であれば、クロック数を減少させることができる。
【００２４】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照しながら説明する。
＜実施形態１＞
図１は、この実施形態１における積符号符号化装置の構成を示すブロック図である。
メモリ１１は、例えばＬＳＩに内蔵されるシンクロナスＤＲＡＭであり、データバスのバス幅は１２８ビット（＝１６バイト）である。ＬＳＩに内蔵されるメモリは、データ転送レートを大きくするために、バス幅を大きくとっているものが多い。
メモリ制御回路１２は、各回路からの指示に従ってメモリ１１にアクセスし、メモリ１１に対してデータを読み書きする。
データ圧縮回路１１３は、ビデオデータに圧縮処理を施してシンクブロック（データマトリクスの横データ）を形成し、シンクブロックに一対一に対応するシンクブロック番号とともにメモリ制御回路１２に出力する。
外符号符号化回路１１４は、外符号系列順（データマトリクスの縦）にデータをメモリ１１から読み出すようにメモリ制御回路１２に指示し、読み出したデータに対して外符号パリティーを生成して出力し、メモリ１１に書き戻すようにメモリ制御回路１２に指示する。この外符号符号化回路１１４は、一度に２つの外符号系列を処理する。
内符号符号化回路１１５は、シンクブロックに一対一に対応するシンクブロック番号をメモリ制御回路１２に出力して、シンクブロック番号に対応するシンクブロックを入力し、シンクブロックに対して内符号パリティーを生成してシンクブロックに付加して出力する。
符号化対象の積符号の構成は従来例と同様で、図１０に示した通り、１シンクブロックが７７バイトからなり、１３８シンクブロックで１つのデータマトリクスを構成している。積符号の１コードワードは１バイトであり、外符号パリティーがデータマトリクスの縦方向に１１バイト生成され、内符号パリティーがデータマトリクスの横方向（シンクブロック方向）に８バイト生成される。
したがって、請求項１および４に当てはめると、Ａ＝２、Ｊ＝７７、Ｋ＝１３８、Ｌ＝１６、Ｍ＝８５、Ｎ＝１４９となり、Ｌ［＝１６］≧２×Ａ［＝４］であるので、データマトリクスの縦方向をメモリ１１のページモードアクセス方向に配列する。
【００２５】
図２は図１３に示す従来のマッピングに対応して本発明の実施形態１の積符号符号化装置におけるメモリ１１のマッピングを示す図である。
メモリ１１にはシンクブロックが列方向（ランダムアクセス方向）にマッピングされており、メモリ１１は１アドレス１６バイトであるので、１シンクブロック７７バイトは同一列アドレスの連続する５アドレスに記憶される。このマッピングにより、シンクブロックアクセスは同一列アドレスの連続行アドレスを１アドレスづつアクセスすることになり、ランダムアクセスとなる。一方、同一行アドレスの連続する５列アドレスにデータマトリクスの縦方向がマッピングされているので、外符号符号化のアクセスにＤＲＡＭのページモードアクセスを利用することができる。
【００２６】
図３はメモリ制御回路１２が実行するマッピングのフローチャートで、簡単のため１０個のシンクブロックについてのマッピングを示している。
ここで、シンクブロック番号はＳ（ｎ，ｊ）（ｎ＝１，２，ｊ＝１〜５）で表わし、ｉは、シンクブロックの何番目のアドレスであるかを示す。
ステップＳ１０１で、ｎ，ｊ，ｉを夫々１に初期化する。ステップＳ１０２では、シンクブロックＳ（ｎ，ｊ）＝Ｓ（１，１）のｉ番目（ｉ＝１）のアドレスのデータをメモリの（０，０）番地に書き込む。ステップＳ１０３でｉをインクリメントし、２番目のアドレスのデータをメモリの（１，０）番地に書き込む。この書き込み動作をｉ＝５になる迄繰り返して、シンクブロック１のデータ書き込みが終了する。即ち、ステップＳ１０４でｉ＝５になると、ステップＳ１０５でｊをインクリメントし、次のシンクブロック[Ｓ（１，２）＝２]のデータの書き込みを行なうため、ステップＳ１０７でｉを再び１にセットして、ステップＳ１０２に戻り、メモリ番地（０，１）から（４，１）に、シンクブロック２のデータを順次書き込む。このようにして、シンクブロック５までの書き込みが終了すると（Ｓ１０６）、ステップＳ１０８でｎをインクリメントし、２段目のシンクブロックＳ（２，１）（＝６）からＳ（２，５）（＝１０）までのデータの書き込みを行なうため、ステップＳ１１０でｊ＝１にセットして、ステップＳ１０２に戻る。ステップＳ１０９でｎ＝３が確認されると、全てのシンクブロックの書き込みが終了する。
【００２７】
図４は本発明の実施形態１の積符号符号化装置におけるデータ圧縮回路１１３からメモリ１１への書き込みアクセスを示すタイミング図である。
ＣＬＫはシンクロナスＤＲＡＭを動作させるクロック、ＲＡＳは行アドレスストローブ、ＣＡＳは列アドレスストローブ、ＡＤＲＳはアドレス、ＷＥはライトイネーブル、ＤＡＴＡはアクセスデータを表す。ＣＬＫの立ち上がりにおいて、ＲＡＳ＝０、ＣＡＳ＝１、ＷＥ＝１のときＡＤＲＳの行アドレスをアクティブ状態とする。ＲＡＳ＝０、ＣＡＳ＝１、ＷＥ＝０のときＡＤＲＳの行アドレスをプリチャージする。ＲＡＳ＝１、ＣＡＳ＝０、ＷＥ＝０のときＡＤＲＳの列アドレスにＤＡＴＡのデータを書き込む。ＲＡＳ＝１、ＣＡＳ＝０、ＷＥ＝１のときＡＤＲＳの列アドレスからＤＡＴＡのデータが読み出される。
１シンクブロックの書き込みアクセスは、ランダムアクセスとなり、１アドレスのアクセスに行アクティブからプリチャージまで３クロックを要する。１シンクブロックのアクセスは５アドレスの書き込みを行うので、３×５＝１５クロックを要する。したがって、１つのデータマトリクス（１３８シンクブロック）を書き込むのに、１５×１３８＝２０７０クロックを要する。
【００２８】
図５は本発明の実施形態１の積符号符号化装置における外符号符号化回路１１４とメモリ１１とのアクセスを示すタイミング図である。
外符号系列のアクセスは、５アドレスづつのページモードアクセスを利用しており、同一行アドレスの連続５列アドレスのアクセスに、行アクティブからプリチャージまで７クロックを要する。外符号系列のアクセスはデータの読み出しで１３８アドレス、外符号パリティーの書き込みで１１アドレス、合計１４９アドレスであるので、連続５列アドレスのアクセスが３０回、つまり、７×３０＝２１０クロックを要する。外符号符号化回路１１４が一度に処理できる外符号系列が２外符号系列であるので、次の２外符号系列を処理するときには再度同じアクセスをメモリに対して行わなければならず、結局、１つのデータマトリクス（７７外符号系列）をアクセスするのに、２１０×３９＝８１９０クロックを要する。
【００２９】
図６は本発明の実施形態１の積符号符号化装置におけるメモリ１１から内符号符号化回路１１５への読み出しアクセスを示すタイミング図である。
１シンクブロックの読み出しアクセスは、ランダムアクセスとなり、１アドレスのアクセスに行アクティブからプリチャージまで３クロックを要する。１シンクブロックのアクセスは５アドレスの読み出しを行うので、３×５＝１５クロックを要する。したがって、１つのデータマトリクス（１４９シンクブロック）を読み出すのに、１５×１４９＝２２３５クロックを要する。
上記のような処理により、データ圧縮回路１１３から出力されたシンクブロックを順次メモリ１１に書き込んでいき、記憶されたデータマトリクスに対して外符号符号化回路１１４により外符号パリティーを付加し、内符号符号化回路１１５がメモリ１１からシンクブロックを順次読み出して内符号パリティーを付加して出力する。ビデオデータの１データマトリクスのメモリ１１のアクセスは２０７０＋８１９０＋２２３５＝１２４９５クロックを要する。このクロック数は、従来の積符号符号化装置においてバス幅１６ビットの外付けシンクロナスＤＲＡＭを使用した場合の２９２００クロックに対して約５７％減、従来の積符号符号化装置においてバス幅１２８ビットのＬＳＩ内蔵シンクロナスＤＲＡＭを使用した場合の１９４２２クロックに対しても約３６％減を実現している。
これにより、本発明の積符号符号化装置は、バス幅の大きなメモリを使用したときに、積符号の符号化の処理を行うためのメモリアクセスクロック数をより少なくすませることができ、複数のメモリで行っていた処理を１つのメモリに統合するというようなことも可能となる。
【００３０】
＜実施形態２＞
図７は、この実施形態５および８における積符号復号化装置の構成を示すブロック図である。
メモリ１１およびメモリ制御回路１２は実施形態１において図１に示したものと同じ構成であるので、ここでは詳しい説明を省略する。
内符号復号化回路６５は、入力したシンクブロックに対して内符号誤り訂正処理を施して復号した７７バイトのシンクブロックを、シンクブロックに一対一に対応するシンクブロック番号とともにメモリ制御回路１２に出力する。
外符号復号化回路６４は、外符号系列順にデータをメモリ１１から読み出すようにメモリ制御回路１２に指示し、読み出したデータに対して外符号誤り訂正処理を施して、誤りがあった場合には、正しいデータをメモリ１１に書き戻すようにメモリ制御回路１２に指示する。この外符号復号化回路６４は、一度に２つの外符号系列を処理する。
データ伸張回路６３は、シンクブロックに一対一に対応するシンクブロック番号をメモリ制御回路１２に出力して、シンクブロック番号に対応するシンクブロックを入力し、シンクブロックに伸張処理を施してビデオデータとして出力する。
復号化対象の積符号の構成は従来例と同様で、図１１に示した通り、１シンクブロックが７７バイトからなり、１３８シンクブロックで１つのデータマトリクスを構成している。積符号の１コードワードは１バイトであり、外符号パリティーがデータマトリクスの縦方向に１１バイト生成されており、内符号パリティーがデータマトリクスの横方向（シンクブロック方向）に８バイト生成されている。
したがって、請求項５および８に当てはめると、Ａ＝２、Ｂ＝１、Ｊ＝７７、Ｋ＝１３８、Ｌ＝１６、Ｍ＝８５、Ｎ＝１４９となり、Ｌ［＝１６］≧Ａ×（Ｂ＋１）［＝４］であるので、データマトリクスの縦方向をメモリ１１の列方向に配列する。
【００３１】
つまり、本発明の実施形態２の積符号復号化装置におけるメモリ１１のマッピングは実施形態１において図２に示したものと同様である。
メモリ１１にはシンクブロックが列方向にマッピングされており、メモリ１１は１アドレス１６バイトであるので、１シンクブロック７７バイトは同一列アドレスの連続する５アドレスに記憶される。このマッピングにより、シンクブロックアクセスは同一列アドレスの連続行アドレスを１アドレスづつアクセスすることになり、ランダムアクセスとなる。一方、同一行アドレスの連続する５列アドレスにデータマトリクスの縦方向がマッピングされているので、外符号復号化のアクセスにＤＲＡＭのページモードアクセスを利用することができる。
【００３２】
図８は本発明の実施形態２の積符号復号化装置における内符号復号化回路６５からメモリ１１への書き込みアクセスを示すタイミング図である。
１シンクブロックの書き込みアクセスは、ランダムアクセスとなり、１アドレスのアクセスに行アクティブからプリチャージまで３クロックを要する。１シンクブロックのアクセスは５アドレスの書き込みを行うので、３×５＝１５クロックを要する。したがって、１つのデータマトリクス（１４９シンクブロック）を書き込むのに、１５×１４９＝２２３５クロックを要する。
【００３３】
図９は本発明の実施形態２の積符号復号化装置における外符号復号化回路６４とメモリ１１とのアクセスを示すタイミング図である。
外符号系列のアクセスは、５アドレスづつのページモードアクセスを利用しており、同一行アドレスの連続５列アドレスのアクセスに、行アクティブからプリチャージまで７クロックを要する。外符号系列のアクセスはデータの読み出しに１４９アドレスであるので、連続５列アドレスのアクセスが３０回、つまり、７×３０＝２１０クロックを要する。誤りがない場合には外符号系列のアクセスは以上である。外符号復号化回路６４が一度に処理できる外符号系列が２外符号系列であるので、次の２外符号系列を処理するときには再度同じアクセスをメモリに対して行わなければならず、結局、１つのデータマトリクス（７７外符号系列）をアクセスするのに、２１０×３９＝８１９０クロックを要する。
【００３４】
図１０は本発明の実施形態２の積符号復号化装置におけるメモリ１１からデータ伸張回路６３への読み出しアクセスを示すタイミング図である。
１シンクブロックの読み出しアクセスは、ランダムアクセスとなり、１アドレスのアクセスに行アクティブからプリチャージまで３クロックを要する。１シンクブロックのアクセスは５アドレスの読み出しを行うので、３×５＝１５クロックを要する。したがって、１つのデータマトリクス（１３８シンクブロック）を読み出すのに、１５×１３８＝２０７０クロックを要する。
上記のような処理により、内符号復号化回路６５から出力されたシンクブロックを順次メモリ１１に書き込んでいき、記憶されたデータマトリクスに対して外符号復号化回路６４により外符号誤り訂正処理を施し、データ伸張回路６３がメモリ１１からシンクブロックを順次読み出して伸張処理を施してビデオデータとして出力する。ビデオデータの１データマトリクスのメモリ１１のアクセスは２２３５＋８１９０＋２０７０＝１２４９５クロックを要する。このクロック数は、従来の積符号復号化装置においてバス幅１６ビットの外付けシンクロナスＤＲＡＭを使用した場合の２９２００クロックに対して約５７％減、従来の積符号復号化装置においてバス幅１２８ビットのＬＳＩ内蔵シンクロナスＤＲＡＭを使用した場合の１９４２２クロックに対しても約３６％減を実現している。
これにより、本発明の積符号復号化装置は、バス幅の大きなメモリを使用したときに、積符号の復号化の処理を行うためのメモリアクセスクロック数をより少なくすませることができ、複数のメモリで行っていた処理を１つのメモリに統合するというようなことも可能となる。
【００３５】
【発明の効果】
本発明の積符号符号化装置は、メモリのバス幅Ｌバイトが、外符号符号化手段のアクセス単位Ａバイトに対して、（２×Ａ）バイト以上であれば、データマトリクスの縦方向をメモリのページモードアクセス方向に配列する。
これにより、バス幅の大きなメモリを使用したときに、積符号の符号化の処理を行うためのメモリアクセスクロック数をより少なくすませることができる。
また、本発明の積符号復号化装置は、メモリのバス幅Ｌバイトが、外符号復号化手段のアクセス単位Ａバイトとデータ出力手段の個数Ｂ個に対して、（Ａ×（Ｂ＋１））バイト以上であれば、データマトリクスの縦方向をメモリのページモードアクセス方向に配列する。
これにより、バス幅の大きなメモリを使用したときに、積符号の復号化の処理を行うためのメモリアクセスクロック数をより少なくすませることができる。
以上の結果、本発明の積符号符号化装置および復号化装置では、今まで複数のメモリで行っていた処理を１つのメモリに統合することも可能となり、実装面積やコストなどで大きなメリットが発生する。
【図面の簡単な説明】
【図１】本発明の実施形態１における積符号符号化装置の構成を示すブロック図である
。
【図２】本発明の実施形態１の積符号符号化装置におけるメモリのマッピングを示す図
である。
【図３】本発明の実施形態１の積符号符号化装置におけるデータマトリクスのメモリへのマッピング方式を示すフローチャートである。
【図４】本発明の実施形態１の積符号符号化装置におけるデータ圧縮回路からメモリへの書き込みアクセスを示すタイミング図である。
【図５】本発明の実施形態１の積符号符号化装置における外符号符号化回路とメモリとのアクセスを示すタイミング図である。
【図６】本発明の実施形態１の積符号符号化装置におけるメモリから内符号符号化回路への読み出しアクセスを示すタイミング図である。
【図７】本発明の実施形態２における積符号復号化装置の構成を示すブロック図である。
【図８】本発明の実施形態２の積符号復号化装置における内符号復号化回路からメモリへの書き込みアクセスを示すタイミング図である。
【図９】本発明の実施形態２の積符号復号化装置における外符号復号化回路とメモリとのアクセスを示すタイミング図である。
【図１０】本発明の実施形態２の積符号復号化装置におけるメモリからデータ伸張回路への読み出しアクセスを示すタイミング図である。
【図１１】ＤＶフォーマットでのビデオデータの積符号の構成を示す図である。
【図１２】従来の積符号符号化装置を示すブロック図である。
【図１３】従来の積符号符号化装置におけるメモリのマッピングを示す図である。
【図１４】従来の積符号符号化装置におけるデータ圧縮回路からメモリへの書き込みアクセスを示すタイミング図である。
【図１５】従来の積符号符号化装置における外符号符号化回路とメモリとのアクセスを示すタイミング図である。
【図１６】従来の積符号符号化装置におけるメモリから内符号符号化回路への読み出しアクセスを示すタイミング図である。
【符号の説明】
１１ メモリ
１２ メモリ制御回路
６３ データ伸張回路
６４ 外符号復号化回路
６５ 内符号復号化回路
１１３ データ圧縮回路
１１４ 外符号符号化回路
１１５ 内符号符号化回路
【発明の属する技術分野】
本発明は、積符号を構成する誤り訂正符号の符号化および復号化処理を行う積符号符号化装置および復号化装置に関するものである。
【０００２】
【従来の技術】
近年、民生用ビデオカメラではＤＶフォーマットと呼ばれるデジタルＶＴＲが大きくシェアを延ばしている。そのＤＶフォーマットでは誤り訂正符号として積符号が用いられている。ＤＶフォーマットでの積符号の符号化処理および復号化処理には数メガビットのメモリを必要とする。
【０００３】
図１１はＤＶフォーマットでのビデオデータの積符号の構成を示す図である。図１１において、１シンクブロックは７７バイトからなり、１３８シンクブロックで１つのデータマトリクスを構成している。積符号の１コードワードは１バイトであり、外符号パリティーがデータマトリクスの縦方向に１１バイト生成され、内符号パリティーがデータマトリクスの横方向（シンクブロック方向）に８バイト生成される。
【０００４】
従来のＤＶフォーマットでの積符号符号化装置および復号化装置としては、例えば、特開平８−２７３３４７号広報「データ一時記憶装置」等が挙げられる。以下、従来のＤＶフォーマットでの積符号符号化装置について説明する。
【０００５】
図１２は従来の積符号符号化装置を示すブロック図である。
メモリ１１１は、例えばＬＳＩに外付けされる汎用シンクロナスＤＲＡＭであり、データバスのバス幅は１６ビット（＝２バイト）である。ＬＳＩに外付けするメモリはピン数の制約などから１６ビット程度のバス幅がほとんどである。
メモリ制御回路１１２は、各回路からの指示に従ってメモリ１１１にアクセスし、メモリ１１１に対してデータを読み書きする。
データ圧縮回路１１３は、ビデオデータに圧縮処理を施してシンクブロック（データマトリクスの横データ）を形成し、シンクブロックに一対一に対応するシンクブロック番号とともにメモリ制御回路１１２に出力する。
外符号符号化回路１１４は、外符号系列順（データマトリクスの縦）にデータをメモリ１１１から読み出すようにメモリ制御回路１１２に指示し、読み出したデータに対して外符号パリティーを生成して出力し、メモリ１１１に書き戻すようにメモリ制御回路１１２に指示する。この外符号符号化回路１１４は、一度に２つの外符号系列を処理する。
内符号符号化回路１１５は、シンクブロックに一対一に対応するシンクブロック番号をメモリ制御回路１１２に出力して、シンクブロック番号に対応するシンクブロックを入力し、シンクブロックに対して内符号パリティーを生成してシンクブロックに付加して出力する。
【０００６】
図１３は従来の積符号符号化装置におけるメモリ１１１のマッピング方式を１０個のシンクブロックについて示す図である。
メモリ１１１にはシンクブロックが行方向にマッピングされており、メモリ１１１は１アドレス２バイトであるので、１シンクブロック７７バイト（内符号パリティーが付加されていない時点での１シンクブロックは７７バイトである）は同一行アドレスの連続する３９列アドレスに記憶される。このマッピングにより、シンクブロックアクセスはＤＲＡＭのページモードアクセスを利用して高速にアクセスをすることができる。一方、外符号符号化のアクセスは同一列アドレスの連続行アドレスを１アドレスづつアクセスすることになり、ランダムアクセスとなる。
【０００７】
図１４は従来の積符号符号化装置におけるデータ圧縮回路１１３からメモリ１１１への書き込みアクセスを示すタイミング図である。
ＣＬＫはシンクロナスＤＲＡＭを動作させるクロック、ＲＡＳは行アドレスストローブ、ＣＡＳは列アドレスストローブ、ＡＤＲＳはアドレス、ＷＥはライトイネーブル、ＤＡＴＡはアクセスデータを表す。ＣＬＫの立ち上がりにおいて、ＲＡＳ＝０、ＣＡＳ＝１、ＷＥ＝１のときＡＤＲＳの行アドレスをアクティブ状態とする。ＲＡＳ＝０、ＣＡＳ＝１、ＷＥ＝０のときＡＤＲＳの行アドレスをプリチャージする。ＲＡＳ＝１、ＣＡＳ＝０、ＷＥ＝０のときＡＤＲＳの列アドレスにＤＡＴＡのデータを書き込む。ＲＡＳ＝１、ＣＡＳ＝０、ＷＥ＝１のときＡＤＲＳの列アドレスからＤＡＴＡのデータが読み出される。
１シンクブロックの書き込みアクセスは、ページモードアクセスを利用しており、同一行アドレスの連続３９列アドレスにデータを書き込むのに、行アクティブからプリチャージまで４１クロックを要する。したがって、１つのデータマトリクス（１３８シンクブロック）を書き込むのに、４１×１３８＝５６５８クロックを要する。
【０００８】
図１５は従来の積符号符号化装置における外符号符号化回路１１４とメモリ１１１とのアクセスを示すタイミング図である。
外符号系列のアクセスは、ランダムアクセスとなり、１データのアクセスに行アクティブからプリチャージまで３クロックを要する。つまり、外符号系列のアクセスはデータの読み出しで１３８回、外符号パリティーの書き込みで１１回であるので、３×１３８＋３×１１＝４４７クロックを要する。この例ではメモリ１１１が１アドレス２バイトであるので、２外符号系列を一度にアクセスしており、１つのデータマトリクス（７７外符号系列）をアクセスするのに、４４７×３９＝１７４３３クロックを要する。
【０００９】
図１６は従来の積符号符号化装置におけるメモリ１１１から内符号符号化回路１１５への読み出しアクセスを示すタイミング図である。
１シンクブロックの読み出しアクセスは、ページモードアクセスを利用しており、同一行アドレスの連続３９列アドレスからデータを読み出すのに、行アクティブからプリチャージまで４１クロックを要する。したがって、１つのデータマトリクス（外符号パリティーが付加されたので１４９シンクブロック）を読み出すのに、４１×１４９＝６１０９クロックを要する。
上記のような処理により、データ圧縮回路１１３から出力されたシンクブロックを順次メモリ１１１に書き込んでいき、記憶されたデータマトリクスに対して外符号符号化回路１１４により外符号パリティーを付加し、内符号符号化回路１１５がメモリ１１１からシンクブロックを順次読み出して内符号パリティーを付加して出力する。ビデオデータの１データマトリクスのメモリ１１１のアクセスは５６５８＋１７４３３＋６１０９＝２９２００クロックを要する。
積符号復号化装置についても、図１１の積符号符号化装置とほぼ同様の構成であり、ビデオデータの１データマトリクスのメモリアクセスも積符号符号化装置とほぼ同じく約３００００クロックを要する。
【００１０】
【発明が解決しようとする課題】
しかし、図１２に示した従来の構成では、次のような問題点があった。
近年、ＬＳＩの微細化に伴い、数メガビットのシンクロナスＤＲＡＭをＬＳＩに内蔵できるようになってきている。ＬＳＩに内蔵するシンクロナスＤＲＡＭは論理回路にＬＳＩ内部で接続することになるので、バス幅を大きくとることができ、通常１２８ビット程度のバス幅となっている。バス幅が大きいほうが当然データ転送レートが大きくなるというメリットがある。転送レートが大きくなるとメモリアクセスクロック数が減るので、今まで複数のメモリで行っていた処理を１つのメモリに統合することも可能となり、実装面積やコストなどで大きなメリットが発生する。
【００１１】
ところが、バス幅の大きさをうまく活かしてメモリアクセスクロックを減らすためにはメモリへのデータのマッピングに工夫が必要となる。
図１２に示した従来の積符号符号化装置と同様なマッピング、つまり、シンクブロックをメモリの行方向にマッピングする方法では、例えばメモリのバス幅が１２８ビット（＝１６バイト）であるとき、１シンクブロック７７バイトは同一行アドレスの連続する５列アドレスに記憶される。
データ圧縮回路１１３からメモリへの１シンクブロックの書き込みアクセスは、ページモードアクセスを利用し、同一行アドレスの連続５列アドレスにデータを書き込むのに、行アクティブからプリチャージまで７クロックを要する。したがって、１つのデータマトリクス（１３８シンクブロック）を書き込むのに、７×１３８＝９６６クロックを要する。
外符号符号化回路１１４とメモリとの外符号系列のアクセスは、ランダムアクセスとなり、１アドレスのアクセスに行アクティブからプリチャージまで３クロックを要する。つまり、外符号系列のアクセスはデータの読み出しで１３８回、外符号パリティーの書き込みで１１回であるので、３×１３８＋３×１１＝４４７クロックを要する。外符号符号化回路１１４が一度に処理できる外符号系列が２外符号系列であるとすると、次の２外符号系列を処理するときには再度同じアクセスをメモリに対して行わなければならず、結局、１つのデータマトリクス（７７外符号系列）をアクセスするのに、４４７×３９＝１７４３３クロックを要する。
メモリから内符号符号化回路１１５への１シンクブロックの読み出しアクセスは、ページモードアクセスを利用し、同一行アドレスの連続５列アドレスからデータを読み出すのに、行アクティブからプリチャージまで７クロックを要する。したがって、１つのデータマトリクス（外符号パリティーが付加されたので１４９シンクブロック）を読み出すのに、７×１４９＝１０４３クロックを要する。この結果、ビデオデータの１データマトリクスのメモリのアクセスは９６６＋１７４３３＋１０４３＝１９４４２クロックを要する。
【００１２】
このように、バス幅１６ビットの外付けシンクロナスＤＲＡＭを使用した場合に比べて、バス幅１２８ビットのＬＳＩ内蔵シンクロナスＤＲＡＭを使用した場合では、データ圧縮回路１１３からのメモリへの書き込みが５６５８クロックから９６６クロック、メモリから内符号符号化回路１１５への読み出しが６１０９クロックから１０４３クロックと大きく減っているが、外符号符号化回路１１４とメモリとのアクセスが全く減っていないため、合計のクロック数は２９２００クロックから１９４２２クロックへと約３３％減にとどまっている。
これではバス幅が１２８ビットになったことをうまく利用できているとは言えず、複数のメモリで行っていた処理を１つのメモリに統合するというようなことはまだ困難となる。
【００１３】
本発明は、上記の問題点を解決するものであり、バス幅の大きなメモリを使用したときに、積符号の符号化および復号化の処理を行うためのメモリアクセスクロック数をより少なくすませることができる積符号符号化装置および復号化装置を提供することが、本発明の課題である。
【００１４】
【課題を解決するための手段】
上記の目的を達成するために、本発明の積符号符号化装置は、入力されてくるデジタルデータを圧縮し、Ｊバイト単位のシンクブロックＫ個からなるＪ×Ｋバイトのデータマトリクスとして出力するデータ圧縮手段と、２次元の行列アドレス空間を有し、同一行アドレス方向にＬバイト単位でページモードアクセスが可能なメモリと、外符号系列順にメモリから読み出されたデータに外符号パリティーを生成して出力する外符号符号化手段と、シンクブロック単位でメモリから読み出された各シンクブロックに対し内符号パリティーを生成して出力する内符号符号化手段と、メモリに対しデータの書き込みおよび読み出しを制御するメモリ制御手段とを備え、該メモリ制御手段は上記Ｊ×Ｋバイトのデータマトリクスのメモリへの書き込みに際してＪバイトのシンクブロックを列方向に連続する[（Ｊ／Ｌ）＋１]行にＬバイト単位で書き込む動作をシンクブロック順に行方向、列方向に順次行なって、（Ｎ×Ｌ）×[｛（Ｊ×Ｋ）／（Ｎ×Ｌ）｝＋１]バイトのデータマトリクスとして入力するようにしたことを特徴とする。
【００１５】
これにより、本発明の積符号符号化装置は、バス幅の大きなメモリを使用したときに、積符号の符号化の処理を行うためのメモリアクセスクロック数をより少なくすませることができる。
その理由は以下の通りである。
【００１６】
まず、データマトリクスの横方向をメモリのページモードアクセス方向に配列した場合を考える。
データ入力手段からメモリへの書き込みアクセスに必要なクロック数は、データマトリクスの１行分（Ｊバイト）で、行アクティブとプリチャージを含めて、
Ｊ／Ｌ＋２ クロック
となるので、１つのデータマトリクスを書き込むのに、
（Ｊ／Ｌ＋２）×Ｋ クロック
となる。
外符号符号化手段とメモリとのアクセスはランダムアクセスとなり必要なクロック数は、１データ分で
行アクティブとプリチャージを含めて３クロックであるので、外符号系列のアクセスは、
３×Ｑ クロック （Ｑは外符号パリティーを含むシンクブロックの総数）となり、外符号符号化手段はメモリに対してＡ（Ａ＝２）バイトづつアクセスしているので、１つのデータマトリクスのアクセスは、
３×Ｑ×（Ｊ／Ａ） クロック
となる。
メモリから内符号符号化手段への読み出しアクセスに必要なクロック数は、データマトリクスの１行分で、行アクティブとプリチャージを含めて、
（Ｊ／Ｌ）＋２ クロック
となるので、１つのデータマトリクスを読み出すのに、
（Ｊ／Ｌ＋２）×Ｑ クロック
となる。
この結果、１データマトリクスのメモリのアクセスは、ＫをＱに近似できるとして、
２ＪＱ／Ｌ＋４Ｑ＋３ＪＱ／Ａ クロック
を要することになる。
【００１７】
次に、データマトリクスの縦方向をメモリのページモードアクセス方向に配列した場合（Ｊ×Ｋ→Ｋ×Ｊ）を考える。
データ入力手段からメモリへの書き込みアクセスに必要なクロック数は、１アドレス分で行アクティブとプリチャージを含めて３クロックであるので、データマトリクスの１行分で、
３×Ｊ／Ｌ クロック
となるので、１つのデータマトリクスを書き込むのに、
３×（Ｊ／Ｌ）×Ｋ クロック
となる。
外符号符号化手段とメモリとのアクセスに必要なクロック数は、１回のページモードで行アクティブとプリチャージを含めて、
Ｊ／Ｌ＋２ クロック
であるので、外符号系列のアクセスは、
（Ｊ／Ｌ＋２）×Ｑ／（Ｊ／Ｌ） クロック
となり、外符号符号化手段がメモリに対してＡバイトづつアクセスしているので、１つのデータマトリクスのアクセスは、
（Ｊ／Ｌ＋２）×Ｑ／（Ｊ／Ｌ）×Ｊ／Ａ クロック
となる。
メモリから内符号符号化手段への読み出しアクセスに必要なクロック数は、１アドレス分で行アクティブとプリチャージを含めて３クロックであるので、データマトリクスの１行分で、
３×Ｊ／Ｌ クロック
となるので、１つのデータマトリクスを読み出すのに、
３×（Ｊ／Ｌ）×Ｑ クロック
となる。
この結果、１データマトリクスのメモリのアクセスは、ＫをＱに近似できるとして、
６ＪＱ／Ｌ＋ＪＱ／Ａ＋２ＬＱ／Ａ クロック
を要することになる。
【００１８】
したがって、データマトリクスの横方向をメモリのページモードアクセス方向に配列した場合よりもデータマトリクスの縦方向をメモリのページモードアクセス方向に配列した場合のほうがアクセスクロック数が小さくなる条件は、
２ＪＱ／Ｌ＋４Ｑ＋３ＪＱ／Ａ≧６ＪＱ／Ｌ＋ＪＱ／Ａ＋２ＬＱ／Ａ
となり、この式を解くと、
（Ｌ−２Ａ）（Ｌ−Ｊ） ≦ ０
が得られる。通常、２ＡよりもＪのほうが大きいので、結局、
Ｌ ≧ ２Ａ
が得られる。
例えば、外符号化が２系列で行われるような場合には、Ａが２であるから、Ｌが４以上であれば、必要なクロック数を少なくすることができる。
【００１９】
また、上記の目的を達成するために、本発明の積符号復号化装置は、２次元の行列アドレス空間を有し、同一行アドレス方向にＬバイト単位でページモードアクセスが可能なメモリと、メモリに対するデータの書き込み、読み出しを制御するメモリ制御手段と、Ｊバイトのシンクブロックに（Ｍ−Ｊ）バイトの内符号が付加されたＭバイトのデータを入力して内符号復号化処理を実行する内符号復号化手段と、Ｋ個のデータシンクブロックと（Ｑ−Ｋ）個の外符号シンクブロックからなるＱ個のシンクブロックを外符号系列で順次入力して外符号復号化処理をして訂正データを出力する外符号復号化手段と、訂正後のデータをシンクブロック単位で前記メモリから読み出して出力するデータ出力手段とを有し、上記メモリ制御手段は、内符号復号化手段から出力されるＪバイトのシンクブロックを列方向に連続する［（Ｊ／Ｌ）＋１］行にＬバイト単位で書き込む動作をシンクブロック順に行方向、列方向に順次行なって（Ｎ×Ｌ）×［｛（Ｊ×Ｋ）／（Ｎ×Ｌ）｝＋１］バイトのデータマトリクスとしてメモリに格納するようにしたことを特徴とする。尚、本明細書においては、［ ］の記号は、割り算の商に小数点以下の数値があった場合は、くり上げることを表わす。たとえば、［（Ｊ／Ｌ）＋１］であれば、Ｊ／Ｌが割り切れない場合は、くり上げるという意味である。また、［｛（Ｊ×Ｋ）／（Ｎ×Ｌ）｝＋１］であれば、ＪＫ／ＮＬが割り切れない場合は、くり上げるという意味である。
【００２０】
これにより、本発明の積符号復号化装置は、バス幅の大きなメモリを使用したときに、積符号の復号化の処理を行うためのメモリアクセスクロック数をより少なくすませることができる。
その理由は以下の通りである。
【００２１】
まず、データマトリクスの横方向をメモリのページモードアクセス方向に配列した場合を考える。
内符号復号化手段からメモリへの書き込みアクセスに必要なクロック数は、データマトリクスの１行分で、行アクティブとプリチャージを含めて、
Ｊ／Ｌ＋２ クロック
となるので、１つのデータマトリクスを書き込むのに、
（Ｊ／Ｌ＋２）×Ｑ クロック
となる。
外符号復号化手段とメモリとのアクセスに必要なクロック数は、１データ分で行アクティブとプリチャージを含めて３クロックであるので、外符号系列のアクセスは、
３×Ｑ クロック
となり、外符号復号化手段がメモリに対してＡバイトづつアクセスするとすると、１つのデータマトリクスのアクセスは、
３×Ｑ×Ｊ／Ａ クロック
となる。
メモリからデータ出力手段への読み出しアクセスに必要なクロック数は、データマトリクスの１行分で、行アクティブとプリチャージを含めて、
Ｊ／Ｌ＋２ クロック
となるので、１つのデータマトリクスを読み出すのに、
（Ｊ／Ｌ＋２）×Ｋ クロック
となる。データ出力手段をＢ個有していれば、
（Ｊ／Ｌ＋２）×Ｋ×Ｂ クロック
となる。
この結果、１データマトリクスのメモリのアクセスは、ＫをＱに近似できるとして、
（Ｂ＋１）ＪＱ／Ｌ＋２（Ｂ＋１）Ｑ＋３ＪＱ／Ａ クロック
を要することになる。
【００２２】
次に、データマトリクスの縦方向をメモリのページモードアクセス方向に配列した場合を考える。
内符号復号化手段からメモリへの書き込みアクセスに必要なクロック数は、１アドレス分で行アクティブとプリチャージを含めて３クロックであるので、データマトリクスの１行分で、
３×Ｊ／Ｌ クロック
となるので、１つのデータマトリクスを書き込むのに、
３×（Ｊ／Ｌ）×Ｑ クロック
となる。
外符号復号化手段とメモリとのアクセスに必要なクロック数は、１回のページモードで行アクティブとプリチャージを含めて、
Ｊ／Ｌ＋２ クロック
であるので、外符号系列のアクセスは、
（Ｊ／Ｌ＋２）×Ｑ／（Ｊ／Ｌ） クロック
となり、外符号復号化手段がメモリに対してＡバイトづつアクセスしているので、１つのデータマトリクスのアクセスは、
（Ｊ／Ｌ＋２）×Ｑ／（Ｊ／Ｌ）×Ｊ／Ａ クロック
となる。
メモリからデータ出力手段への読み出しアクセスに必要なクロック数は、１アドレス分で行アクティブとプリチャージを含めて３クロックであるので、データマトリクスの１行分で、
３×Ｊ／Ｌ クロック
となるので、１つのデータマトリクスを読み出すのに、
３×（Ｊ／Ｌ）×Ｋ クロック
となる。データ出力手段をＢ個有していれば、
３×（Ｊ／Ｌ）×Ｋ×Ｂ クロック
となる。
この結果、１データマトリクスのメモリのアクセスは、ＫをＱに近似できるとして、
３（Ｂ＋１）ＪＱ／Ｌ＋ＪＱ／Ａ＋２ＬＱ／Ａ クロック
を要することになる。
【００２３】
したがって、データマトリクスの横方向をメモリのページモードアクセス方向に配列した場合よりもデータマトリクスの縦方向をメモリのページモードアクセス方向に配列した場合のほうがアクセスクロック数が小さくなる条件は、
（Ｂ＋１）ＪＱ／Ｌ＋２（Ｂ＋１）Ｑ＋３ＪＱ／Ａ
≧３（Ｂ＋１）ＪＱ／Ｌ＋ＪＱ／Ａ＋２ＬＱ／Ａ
となり、この式を解くと、
（Ｌ−Ａ（Ｂ＋１））（Ｌ−Ｊ） ≦ ０
が得られる。通常、Ａ（Ｂ＋１）よりもＪのほうが大きいので、結局、
Ｌ ≧ Ａ（Ｂ＋１）
であれば、クロック数を減少させることができる。
【００２４】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照しながら説明する。
＜実施形態１＞
図１は、この実施形態１における積符号符号化装置の構成を示すブロック図である。
メモリ１１は、例えばＬＳＩに内蔵されるシンクロナスＤＲＡＭであり、データバスのバス幅は１２８ビット（＝１６バイト）である。ＬＳＩに内蔵されるメモリは、データ転送レートを大きくするために、バス幅を大きくとっているものが多い。
メモリ制御回路１２は、各回路からの指示に従ってメモリ１１にアクセスし、メモリ１１に対してデータを読み書きする。
データ圧縮回路１１３は、ビデオデータに圧縮処理を施してシンクブロック（データマトリクスの横データ）を形成し、シンクブロックに一対一に対応するシンクブロック番号とともにメモリ制御回路１２に出力する。
外符号符号化回路１１４は、外符号系列順（データマトリクスの縦）にデータをメモリ１１から読み出すようにメモリ制御回路１２に指示し、読み出したデータに対して外符号パリティーを生成して出力し、メモリ１１に書き戻すようにメモリ制御回路１２に指示する。この外符号符号化回路１１４は、一度に２つの外符号系列を処理する。
内符号符号化回路１１５は、シンクブロックに一対一に対応するシンクブロック番号をメモリ制御回路１２に出力して、シンクブロック番号に対応するシンクブロックを入力し、シンクブロックに対して内符号パリティーを生成してシンクブロックに付加して出力する。
符号化対象の積符号の構成は従来例と同様で、図１０に示した通り、１シンクブロックが７７バイトからなり、１３８シンクブロックで１つのデータマトリクスを構成している。積符号の１コードワードは１バイトであり、外符号パリティーがデータマトリクスの縦方向に１１バイト生成され、内符号パリティーがデータマトリクスの横方向（シンクブロック方向）に８バイト生成される。
したがって、請求項１および４に当てはめると、Ａ＝２、Ｊ＝７７、Ｋ＝１３８、Ｌ＝１６、Ｍ＝８５、Ｎ＝１４９となり、Ｌ［＝１６］≧２×Ａ［＝４］であるので、データマトリクスの縦方向をメモリ１１のページモードアクセス方向に配列する。
【００２５】
図２は図１３に示す従来のマッピングに対応して本発明の実施形態１の積符号符号化装置におけるメモリ１１のマッピングを示す図である。
メモリ１１にはシンクブロックが列方向（ランダムアクセス方向）にマッピングされており、メモリ１１は１アドレス１６バイトであるので、１シンクブロック７７バイトは同一列アドレスの連続する５アドレスに記憶される。このマッピングにより、シンクブロックアクセスは同一列アドレスの連続行アドレスを１アドレスづつアクセスすることになり、ランダムアクセスとなる。一方、同一行アドレスの連続する５列アドレスにデータマトリクスの縦方向がマッピングされているので、外符号符号化のアクセスにＤＲＡＭのページモードアクセスを利用することができる。
【００２６】
図３はメモリ制御回路１２が実行するマッピングのフローチャートで、簡単のため１０個のシンクブロックについてのマッピングを示している。
ここで、シンクブロック番号はＳ（ｎ，ｊ）（ｎ＝１，２，ｊ＝１〜５）で表わし、ｉは、シンクブロックの何番目のアドレスであるかを示す。
ステップＳ１０１で、ｎ，ｊ，ｉを夫々１に初期化する。ステップＳ１０２では、シンクブロックＳ（ｎ，ｊ）＝Ｓ（１，１）のｉ番目（ｉ＝１）のアドレスのデータをメモリの（０，０）番地に書き込む。ステップＳ１０３でｉをインクリメントし、２番目のアドレスのデータをメモリの（１，０）番地に書き込む。この書き込み動作をｉ＝５になる迄繰り返して、シンクブロック１のデータ書き込みが終了する。即ち、ステップＳ１０４でｉ＝５になると、ステップＳ１０５でｊをインクリメントし、次のシンクブロック[Ｓ（１，２）＝２]のデータの書き込みを行なうため、ステップＳ１０７でｉを再び１にセットして、ステップＳ１０２に戻り、メモリ番地（０，１）から（４，１）に、シンクブロック２のデータを順次書き込む。このようにして、シンクブロック５までの書き込みが終了すると（Ｓ１０６）、ステップＳ１０８でｎをインクリメントし、２段目のシンクブロックＳ（２，１）（＝６）からＳ（２，５）（＝１０）までのデータの書き込みを行なうため、ステップＳ１１０でｊ＝１にセットして、ステップＳ１０２に戻る。ステップＳ１０９でｎ＝３が確認されると、全てのシンクブロックの書き込みが終了する。
【００２７】
図４は本発明の実施形態１の積符号符号化装置におけるデータ圧縮回路１１３からメモリ１１への書き込みアクセスを示すタイミング図である。
ＣＬＫはシンクロナスＤＲＡＭを動作させるクロック、ＲＡＳは行アドレスストローブ、ＣＡＳは列アドレスストローブ、ＡＤＲＳはアドレス、ＷＥはライトイネーブル、ＤＡＴＡはアクセスデータを表す。ＣＬＫの立ち上がりにおいて、ＲＡＳ＝０、ＣＡＳ＝１、ＷＥ＝１のときＡＤＲＳの行アドレスをアクティブ状態とする。ＲＡＳ＝０、ＣＡＳ＝１、ＷＥ＝０のときＡＤＲＳの行アドレスをプリチャージする。ＲＡＳ＝１、ＣＡＳ＝０、ＷＥ＝０のときＡＤＲＳの列アドレスにＤＡＴＡのデータを書き込む。ＲＡＳ＝１、ＣＡＳ＝０、ＷＥ＝１のときＡＤＲＳの列アドレスからＤＡＴＡのデータが読み出される。
１シンクブロックの書き込みアクセスは、ランダムアクセスとなり、１アドレスのアクセスに行アクティブからプリチャージまで３クロックを要する。１シンクブロックのアクセスは５アドレスの書き込みを行うので、３×５＝１５クロックを要する。したがって、１つのデータマトリクス（１３８シンクブロック）を書き込むのに、１５×１３８＝２０７０クロックを要する。
【００２８】
図５は本発明の実施形態１の積符号符号化装置における外符号符号化回路１１４とメモリ１１とのアクセスを示すタイミング図である。
外符号系列のアクセスは、５アドレスづつのページモードアクセスを利用しており、同一行アドレスの連続５列アドレスのアクセスに、行アクティブからプリチャージまで７クロックを要する。外符号系列のアクセスはデータの読み出しで１３８アドレス、外符号パリティーの書き込みで１１アドレス、合計１４９アドレスであるので、連続５列アドレスのアクセスが３０回、つまり、７×３０＝２１０クロックを要する。外符号符号化回路１１４が一度に処理できる外符号系列が２外符号系列であるので、次の２外符号系列を処理するときには再度同じアクセスをメモリに対して行わなければならず、結局、１つのデータマトリクス（７７外符号系列）をアクセスするのに、２１０×３９＝８１９０クロックを要する。
【００２９】
図６は本発明の実施形態１の積符号符号化装置におけるメモリ１１から内符号符号化回路１１５への読み出しアクセスを示すタイミング図である。
１シンクブロックの読み出しアクセスは、ランダムアクセスとなり、１アドレスのアクセスに行アクティブからプリチャージまで３クロックを要する。１シンクブロックのアクセスは５アドレスの読み出しを行うので、３×５＝１５クロックを要する。したがって、１つのデータマトリクス（１４９シンクブロック）を読み出すのに、１５×１４９＝２２３５クロックを要する。
上記のような処理により、データ圧縮回路１１３から出力されたシンクブロックを順次メモリ１１に書き込んでいき、記憶されたデータマトリクスに対して外符号符号化回路１１４により外符号パリティーを付加し、内符号符号化回路１１５がメモリ１１からシンクブロックを順次読み出して内符号パリティーを付加して出力する。ビデオデータの１データマトリクスのメモリ１１のアクセスは２０７０＋８１９０＋２２３５＝１２４９５クロックを要する。このクロック数は、従来の積符号符号化装置においてバス幅１６ビットの外付けシンクロナスＤＲＡＭを使用した場合の２９２００クロックに対して約５７％減、従来の積符号符号化装置においてバス幅１２８ビットのＬＳＩ内蔵シンクロナスＤＲＡＭを使用した場合の１９４２２クロックに対しても約３６％減を実現している。
これにより、本発明の積符号符号化装置は、バス幅の大きなメモリを使用したときに、積符号の符号化の処理を行うためのメモリアクセスクロック数をより少なくすませることができ、複数のメモリで行っていた処理を１つのメモリに統合するというようなことも可能となる。
【００３０】
＜実施形態２＞
図７は、この実施形態５および８における積符号復号化装置の構成を示すブロック図である。
メモリ１１およびメモリ制御回路１２は実施形態１において図１に示したものと同じ構成であるので、ここでは詳しい説明を省略する。
内符号復号化回路６５は、入力したシンクブロックに対して内符号誤り訂正処理を施して復号した７７バイトのシンクブロックを、シンクブロックに一対一に対応するシンクブロック番号とともにメモリ制御回路１２に出力する。
外符号復号化回路６４は、外符号系列順にデータをメモリ１１から読み出すようにメモリ制御回路１２に指示し、読み出したデータに対して外符号誤り訂正処理を施して、誤りがあった場合には、正しいデータをメモリ１１に書き戻すようにメモリ制御回路１２に指示する。この外符号復号化回路６４は、一度に２つの外符号系列を処理する。
データ伸張回路６３は、シンクブロックに一対一に対応するシンクブロック番号をメモリ制御回路１２に出力して、シンクブロック番号に対応するシンクブロックを入力し、シンクブロックに伸張処理を施してビデオデータとして出力する。
復号化対象の積符号の構成は従来例と同様で、図１１に示した通り、１シンクブロックが７７バイトからなり、１３８シンクブロックで１つのデータマトリクスを構成している。積符号の１コードワードは１バイトであり、外符号パリティーがデータマトリクスの縦方向に１１バイト生成されており、内符号パリティーがデータマトリクスの横方向（シンクブロック方向）に８バイト生成されている。
したがって、請求項５および８に当てはめると、Ａ＝２、Ｂ＝１、Ｊ＝７７、Ｋ＝１３８、Ｌ＝１６、Ｍ＝８５、Ｎ＝１４９となり、Ｌ［＝１６］≧Ａ×（Ｂ＋１）［＝４］であるので、データマトリクスの縦方向をメモリ１１の列方向に配列する。
【００３１】
つまり、本発明の実施形態２の積符号復号化装置におけるメモリ１１のマッピングは実施形態１において図２に示したものと同様である。
メモリ１１にはシンクブロックが列方向にマッピングされており、メモリ１１は１アドレス１６バイトであるので、１シンクブロック７７バイトは同一列アドレスの連続する５アドレスに記憶される。このマッピングにより、シンクブロックアクセスは同一列アドレスの連続行アドレスを１アドレスづつアクセスすることになり、ランダムアクセスとなる。一方、同一行アドレスの連続する５列アドレスにデータマトリクスの縦方向がマッピングされているので、外符号復号化のアクセスにＤＲＡＭのページモードアクセスを利用することができる。
【００３２】
図８は本発明の実施形態２の積符号復号化装置における内符号復号化回路６５からメモリ１１への書き込みアクセスを示すタイミング図である。
１シンクブロックの書き込みアクセスは、ランダムアクセスとなり、１アドレスのアクセスに行アクティブからプリチャージまで３クロックを要する。１シンクブロックのアクセスは５アドレスの書き込みを行うので、３×５＝１５クロックを要する。したがって、１つのデータマトリクス（１４９シンクブロック）を書き込むのに、１５×１４９＝２２３５クロックを要する。
【００３３】
図９は本発明の実施形態２の積符号復号化装置における外符号復号化回路６４とメモリ１１とのアクセスを示すタイミング図である。
外符号系列のアクセスは、５アドレスづつのページモードアクセスを利用しており、同一行アドレスの連続５列アドレスのアクセスに、行アクティブからプリチャージまで７クロックを要する。外符号系列のアクセスはデータの読み出しに１４９アドレスであるので、連続５列アドレスのアクセスが３０回、つまり、７×３０＝２１０クロックを要する。誤りがない場合には外符号系列のアクセスは以上である。外符号復号化回路６４が一度に処理できる外符号系列が２外符号系列であるので、次の２外符号系列を処理するときには再度同じアクセスをメモリに対して行わなければならず、結局、１つのデータマトリクス（７７外符号系列）をアクセスするのに、２１０×３９＝８１９０クロックを要する。
【００３４】
図１０は本発明の実施形態２の積符号復号化装置におけるメモリ１１からデータ伸張回路６３への読み出しアクセスを示すタイミング図である。
１シンクブロックの読み出しアクセスは、ランダムアクセスとなり、１アドレスのアクセスに行アクティブからプリチャージまで３クロックを要する。１シンクブロックのアクセスは５アドレスの読み出しを行うので、３×５＝１５クロックを要する。したがって、１つのデータマトリクス（１３８シンクブロック）を読み出すのに、１５×１３８＝２０７０クロックを要する。
上記のような処理により、内符号復号化回路６５から出力されたシンクブロックを順次メモリ１１に書き込んでいき、記憶されたデータマトリクスに対して外符号復号化回路６４により外符号誤り訂正処理を施し、データ伸張回路６３がメモリ１１からシンクブロックを順次読み出して伸張処理を施してビデオデータとして出力する。ビデオデータの１データマトリクスのメモリ１１のアクセスは２２３５＋８１９０＋２０７０＝１２４９５クロックを要する。このクロック数は、従来の積符号復号化装置においてバス幅１６ビットの外付けシンクロナスＤＲＡＭを使用した場合の２９２００クロックに対して約５７％減、従来の積符号復号化装置においてバス幅１２８ビットのＬＳＩ内蔵シンクロナスＤＲＡＭを使用した場合の１９４２２クロックに対しても約３６％減を実現している。
これにより、本発明の積符号復号化装置は、バス幅の大きなメモリを使用したときに、積符号の復号化の処理を行うためのメモリアクセスクロック数をより少なくすませることができ、複数のメモリで行っていた処理を１つのメモリに統合するというようなことも可能となる。
【００３５】
【発明の効果】
本発明の積符号符号化装置は、メモリのバス幅Ｌバイトが、外符号符号化手段のアクセス単位Ａバイトに対して、（２×Ａ）バイト以上であれば、データマトリクスの縦方向をメモリのページモードアクセス方向に配列する。
これにより、バス幅の大きなメモリを使用したときに、積符号の符号化の処理を行うためのメモリアクセスクロック数をより少なくすませることができる。
また、本発明の積符号復号化装置は、メモリのバス幅Ｌバイトが、外符号復号化手段のアクセス単位Ａバイトとデータ出力手段の個数Ｂ個に対して、（Ａ×（Ｂ＋１））バイト以上であれば、データマトリクスの縦方向をメモリのページモードアクセス方向に配列する。
これにより、バス幅の大きなメモリを使用したときに、積符号の復号化の処理を行うためのメモリアクセスクロック数をより少なくすませることができる。
以上の結果、本発明の積符号符号化装置および復号化装置では、今まで複数のメモリで行っていた処理を１つのメモリに統合することも可能となり、実装面積やコストなどで大きなメリットが発生する。
【図面の簡単な説明】
【図１】本発明の実施形態１における積符号符号化装置の構成を示すブロック図である
。
【図２】本発明の実施形態１の積符号符号化装置におけるメモリのマッピングを示す図
である。
【図３】本発明の実施形態１の積符号符号化装置におけるデータマトリクスのメモリへのマッピング方式を示すフローチャートである。
【図４】本発明の実施形態１の積符号符号化装置におけるデータ圧縮回路からメモリへの書き込みアクセスを示すタイミング図である。
【図５】本発明の実施形態１の積符号符号化装置における外符号符号化回路とメモリとのアクセスを示すタイミング図である。
【図６】本発明の実施形態１の積符号符号化装置におけるメモリから内符号符号化回路への読み出しアクセスを示すタイミング図である。
【図７】本発明の実施形態２における積符号復号化装置の構成を示すブロック図である。
【図８】本発明の実施形態２の積符号復号化装置における内符号復号化回路からメモリへの書き込みアクセスを示すタイミング図である。
【図９】本発明の実施形態２の積符号復号化装置における外符号復号化回路とメモリとのアクセスを示すタイミング図である。
【図１０】本発明の実施形態２の積符号復号化装置におけるメモリからデータ伸張回路への読み出しアクセスを示すタイミング図である。
【図１１】ＤＶフォーマットでのビデオデータの積符号の構成を示す図である。
【図１２】従来の積符号符号化装置を示すブロック図である。
【図１３】従来の積符号符号化装置におけるメモリのマッピングを示す図である。
【図１４】従来の積符号符号化装置におけるデータ圧縮回路からメモリへの書き込みアクセスを示すタイミング図である。
【図１５】従来の積符号符号化装置における外符号符号化回路とメモリとのアクセスを示すタイミング図である。
【図１６】従来の積符号符号化装置におけるメモリから内符号符号化回路への読み出しアクセスを示すタイミング図である。
【符号の説明】
１１ メモリ
１２ メモリ制御回路
６３ データ伸張回路
６４ 外符号復号化回路
６５ 内符号復号化回路
１１３ データ圧縮回路
１１４ 外符号符号化回路
１１５ 内符号符号化回路
Claims (8)
- 入力されてくるデジタルデータを圧縮し、Ｊバイト単位のシンクブロックＫ個からなるＪ×Ｋバイトのデータマトリクスとして出力するデータ圧縮手段と、
複数行及び複数Ｎ列を有する２次元の行列アドレス空間を有し、同一行アドレス方向にＬバイト単位でページモードアクセスが可能なメモリと、
外符号系列順にメモリから読み出されたデータに外符号パリティーを生成して出力する外符号符号化手段と、
シンクブロック単位でメモリから読み出された各シンクブロックに対し内符号パリティーを生成して出力する内符号符号化手段と、
メモリに対しデータの書き込みおよび読み出しを制御するメモリ制御手段とを備え、
該メモリ制御手段は上記Ｊ×Ｋバイトのデータマトリクスのメモリへの書き込みに際してＪバイトのシンクブロックを列方向に連続する[（Ｊ／Ｌ）＋１]行にＬバイト単位で書き込む動作をシンクブロック順に行方向、列方向に順次行なって、（Ｎ×Ｌ）×[｛（Ｊ×Ｋ）／（Ｎ×Ｌ）｝＋１]バイトのデータマトリクスとして入力するようにしたことを特徴とする積符号符号化装置。 - 上記メモリ制御手段は、外符号符号化に際して、同一行アドレスの連続するＮ列アドレスをページモードアクセスによりアクセスするようにしたことを特徴とする、請求項１に記載の積符号符号化装置。
- 上記メモリ制御手段は、内符号符号化に際して、同一列方向に連続する［（Ｊ／Ｌ）＋１］行のデータをランダムアクセスにより読み出すようにしたことを特徴とする、請求項１又は２に記載の積符号符号化装置。
- 上記外符号符号化手段が上記メモリに対してＡバイトずつアクセスするとき、上記Ｌは（２×Ａ）以上である、請求項１、２又は３に記載の積符号符号化装置。
- 複数行及び複数Ｎ列を有する２次元の行列アドレス空間を有し、同一行アドレス方向にＬバイト単位でページモードアクセスが可能なメモリと、
メモリに対するデータの書き込み、読み出しを制御するメモリ制御手段と、
Ｊバイトのシンクブロックに（Ｍ−Ｊ）バイトの内符号が付加されたＭバイトのデータを入力して内符号復号化処理を実行する内符号復号化手段と、
Ｋ個のデータシンクブロックと（Ｑ−Ｋ）個の外符号シンクブロックからなるＱ個のシンクブロックを外符号系列で順次入力して外符号復号化処理をして訂正データを出力する外符号復号化手段と、
訂正後のデータをシンクブロック単位で前記メモリから読み出して出力するデータ出力手段とを有し、
上記メモリ制御手段は、内符号復号化手段から出力されるＪバイトのシンクブロックを列方向に連続する［（Ｊ／Ｌ）＋１］行にＬバイト単位で書き込む動作をシンクブロック順に行方向、列方向に順次行なって（Ｎ×Ｌ）×［｛（Ｊ×Ｋ）／（Ｎ×Ｌ）｝＋１］バイトのデータマトリクスとしてメモリに格納するようにしたことを特徴とする積符号復号化装置。 - 上記メモリ制御手段は、外符号復号化に際して、同一行アドレスの連続するＮ列アドレスをページモードアクセスによりアクセスするようにしたことを特徴とする、請求項５に記載の積符号復号化装置。
- 上記メモリ制御手段は、内符号復号化に際して、同一列方向に連続する［（Ｊ／Ｌ）＋１］行のデータをランダムアクセスにより読み出すようにしたことを特徴とする、請求項５又は６に記載の積符号復号化装置。
- 上記外符号復号化手段が上記メモリに対してＡバイトずつアクセスし、Ｂ個のデータ出力手段を有するとき、上記Ｌは｛Ａ×（Ｂ＋１）｝以上である、請求項５、６又は７に記載の積符号復号化装置。
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