JPH0581123A

JPH0581123A - 半導体メモリ

Info

Publication number: JPH0581123A
Application number: JP3245661A
Authority: JP
Inventors: Kenichiro Oka; 賢一郎岡; Masaru Onishi; 勝大西
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-09-25
Filing date: 1991-09-25
Publication date: 1993-04-02

Abstract

(57)【要約】【目的】従来の半導体メモリではデザインルールの微
細化により素子の集積度を上げることで記憶容量を増や
してきた。しかし、製造技術が進歩しても容量を一度に
増やすことができない。そこで、デザインルールの微細
化に頼らない大容量メモリを得る。【構成】メモリセルアレイ上のメモリセルを選択する
デコーダとデータの入出力を制御する回路を持ち、入出
力信号から入力したデータは制御信号に従って、圧縮用
エンコーダを通ってからメモリセルアレイに入り、メモ
リセルアレイから出るデータは伸張用デコーダを通って
から出力する構成になっている。また、アドレスを発生
したり、メモリセルの書き込み量や残り量を制御するた
めにアドレス制御回路を持つ。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ符号化技術を用
いる記憶容量の大きい半導体メモリに関するものであ
る。

【０００２】

【従来の技術】図７は例えば”集積回路技術資料東芝 M
OSメモリ（第９版）”に記載された半導体メモリのブロ
ック図である。この例は、65,536×1 ビット（64Ｋビッ
ト）構成のスタティック・ランダム・アクセス・メモリ
（以下SRAMと記す）である。図において、１はメモリセ
ルアレイで、メモリセルがロー方向とカラム方向それぞ
れ 256個ずつで構成される。２ａ、２ｂはメモリセルア
レイ１上のメモリセルを指定するアドレス入力信号（A0
〜A15 ）が入力させるバッファであり、アドレス信号は
ローアドレス部分（A0〜A7）とカラムアドレス部分（A8
〜A15)とに分かれてバッファ２ａ、２ｂへ入力される。
３はローアドレス部分（A0〜A7）をメモリセルアレイ１
のロー方向の座標に対応付けるローデコーダ、４はカラ
ムアドレス部分（A8〜A15)をカラム方向の座標に対応付
けるカラムデコーダである。５はデータの入出力を制御
する回路でデータ入力信号（ＤIN）、データの書き込み
と読み出しを制御するチップイネーブル信号（ＣＥ）ま
たはライトイネーブル信号（ＷＥ）、データ出力信号
（ＤOUT)等により制御する。６ａはデータ入力バッフ
ァ、６ｂはデータ出力バッファであり、７は入出力回路
である。

【０００３】次に動作について説明する。まず、リード
サイクルでは、ライトイネーブル信号（ＷＥ）（ハイレ
ベル）を入力して、アドレス入力信号（A0〜A15 ）を入
力するとメモリセルアレイ１から選択されたメモリセル
に記憶されたデータが読み出される。アドレス入力信号
（A0〜A15 ）はローアドレス部分（A0〜A7) とカラムア
ドレス部分（A8〜A15 ）に分かれて、それぞれバッファ
２ａ、２ｂを通り、ローデコーダ３とカラムデコーダ４
に入力される。そして、メモリセルアレイ１上の１つの
メモリセルが選択されて、データが読み出される。チッ
プイネーブル信号（ＣＥ）（ローレベル）が入力される
とデータの入出力を制御する回路５が動作して読み出さ
れたデータが出力回路７からデータ出力バッファ６ｂを
通り、データ出力信号（ＤOUT ）を外部へ出力する。

【０００４】ライトサイクルでは、データを書き込むメ
モリセルのアドレスをアドレス入力信号により入力す
る。チップイネーブル信号（ＣＥ）とライトイネーブル
信号（ＷＥ）が例えばローレベルの状態でデータ入力信
号（ＤIN）を入力すると、データの入出力を制御する回
路５が動作してデータはデータ入力バッファ６ａを通っ
て入力される。入力されたデータは入出力回路７を通っ
てメモリセルアレイ１上の選択されたメモリセルに書き
込まれる。

【０００５】

【発明が解決しようとする課題】半導体メモリは素子の
集積度を高めることで記憶容量を高めてきた。素子の集
積度は素子の最小寸法（デザインルール）により決定さ
れる。64メガビットのダイナミック・ランダム・アクセ
ス・メモリ（以下DRAMと記す）の場合、デザインルール
が0.3 〜 0.4ミクロンとなる。半導体製造プロセスは大
体次のようになる。 (1) マスクパターン形成 (2) 酸化シリコン膜形成 (3) フォトレジスト膜形成 (4) リソグラフィ (5) エッチング (6) パターニング (7) ドーピングこの製造プロセスの中で、マスクパターンをシリコンウ
ェハー上に転写するリソグラフィが超微細なデザインル
ールを実現するためのポイントになっている。

【０００６】リソグラフィでは、マスクパターンの転写
に用いる光源が問題になる。光源はそのままでは波長の
10倍程度のパターンサイズまでしか転写できないが、露
光を絞れば解像度が向上する。そこでウェハー全面を一
度に転写するのではなく、絞りを用いてウェハー面を複
数ブロックに分けて１ブロックずつ転写すれば、可視光
の紫色光（450 ナノメートル）でも解像度を１ミクロン
まで上げることができる。さらに光源に短波長光を利用
すれば、解像度を上げることができる。64メガビットDR
AMではデザインルールが0.3 〜 0.4ミクロンになり、紫
外光などの短波長光を利用する。

【０００７】このように、従来の半導体メモリでは集積
度を上げるために、光源の波長を短くしたり、露光方法
に新しい技術を取り入れるなどして、マスクパターン転
写の解像度を上げてデザインルールを微細化してきた
が、記憶容量は数年で４倍ずつというゆっくりとした速
度で増えてきた。しかし、画像などのデータを扱う場合
には数10〜数100 メガバイトの記憶容量を必要とする場
合があり、従来の半導体メモリを利用する場合には多数
必要になる。つまり、従来の半導体メモリでは単一チッ
プの記憶容量を一度に増やすことができないことが問題
点であった。

【０００８】この問題点を解決する例として、特開昭63
-183699 号、特開平2-86267 号、特開平3-105789号等が
ある。これらは何れも半導体メモリ内でデータの圧縮と
伸張を行うものであるが、入出力データ量とメモリアレ
イ上のデータ量が一致しないことにより、データ量管理
が容易ではない。

【０００９】この発明は、以上の問題点を解決するため
になされたもので、デザインルールの微細化だけに頼ら
ずに大量のデータを記憶できる半導体メモリを得ること
を目的としている。同時に、入力データを圧縮した後等
のデータ量管理も簡単にする。

【００１０】

【課題を解決するための手段】この発明に係る半導体メ
モリは、複数のデータ記憶素子を設けた半導体メモリに
おいて、上記データ記憶素子へ入力されるデータを圧縮
する手段、上記データ記憶素子から出力されるデータを
伸張する手段、入力データ量に応じて上記データ記憶素
子におけるアドレスを制御する手段を持つ。

【００１１】また、複数のデータ記憶素子を設けた半導
体メモリにおいて、上記データ記憶素子へ入力されるデ
ータを圧縮する手段、上記データ記憶素子から出力され
るデータを伸張する手段、入力データ量に応じて上記デ
ータ記憶素子におけるアドレスを制御する手段を備え、
上記入力データ量に応じて上記データ記憶素子における
アドレスを制御する手段は、上記データ記憶素子へ入力
されるデータが、上記データ記憶素子へ入力されるデー
タを圧縮する手段により圧縮されているデータと圧縮さ
れていないデータを混在させる手段を持つ。

【００１２】また、複数のデータ記憶素子を設けた半導
体メモリにおいて、上記データ記憶素子へ入力されるデ
ータを圧縮する手段、上記データ記憶素子から出力され
るデータを伸張する手段、入力データ量に応じて上記デ
ータ記憶素子におけるアドレスを制御する手段を備え、
上記データ記憶素子へ入力されるデータを圧縮する手段
は、外部制御信号により、入力データの圧縮率を決定す
る手段を持つ。

【００１３】また、複数のデータ記憶素子を設けた半導
体メモリにおいて、上記データ記憶素子へ入力されるデ
ータを圧縮する手段、上記データ記憶素子から出力され
るデータを伸張する手段、入力データ量に応じて上記デ
ータ記憶素子におけるアドレスを制御する手段を備え、
上記データ記憶素子から出力されるデータを伸張する手
段は、外部制御信号により、データの解像度および階調
性等を調整し、データを出力する手段を持つ。

【００１４】また、複数のデータ記憶素子を設けた半導
体メモリにおいて、上記データ記憶素子へ入力されるデ
ータを圧縮する手段、上記データ記憶素子から出力され
るデータを伸張する手段、入力データ量に応じて上記デ
ータ記憶素子におけるアドレスを制御する手段を備え、
上記入力データ量に応じて上記データ記憶素子における
アドレスを制御する手段は、上記データ記憶素子のデー
タ量等の情報を外部へ出力する手段を持つ。

【００１５】

【作用】この発明における半導体メモリは、データを圧
縮してデータ記憶素子の記憶容量以上にデータを記憶
し、圧縮データを伸張して入力時のデータ量に戻し、さ
らに、入力データ量に応じたデータ記憶素子のアドレス
指定をするように働く。

【００１６】また、データの解像度および階調性等を調
整し、解像度および階調性等の低い大まかな復号画像が
表示された後に、順次解像度および階調性等が向上して
最終画質に到達させ、データを改善するように働く。

【００１７】さらに、データ記憶素子のデータ入力量等
の情報を外部へ知らせるように働く。

【００１８】

【実施例】実施例１．以下、この発明の一実施例を図について説明
する。図１において、１はメモリセルアレイでロー、カ
ラム方向にそれぞれ512 セルずつメモリセルが並ぶ。こ
の例ではメモリセルアレイがDRAMで構成されているもの
とする。DRAMはSRAMと比較してメモリセルの面積が小さ
く、大容量化に適している。この例のデータ入力信号
（ＤIN) は従来例のようにランダムアクセスするモード
とシリアルアクセスするモードを混在させられるものと
する。

【００１９】アドレス入力信号（A0〜 A８）は、ランダ
ムアクセスモードでアドレスマルチプレックス方式によ
りローアドレスとカラムアドレスに時分割されローアド
レスバッファ２ａとカラムアドレスバッファ２ｂに入力
される。アドレスマルチプレックス方式は、アドレス入
力信号線を半分に減らし、パッケージを小さくして実装
密度を上げるために使われる。３はローデコーダでロー
アドレスバッファ２ａに接続し、４はカラムデコーダで
カラムアドレスバッファ２ｂに接続する。６ａ、６ｃは
データ入力バッファ、６ｂ、６ｄはデータ出力バッファ
であり、７は入出力回路である。データ入力信号（ＤI
N）はデータ入力バッファ６ａを通って入出力回路７に
入力される。逆に、入出力回路７から出る信号はデータ
出力バッファ６ｂを通って外部へデータ出力信号（ＤOU
T ）を出力する。８は内部タイミング発生回路であり、
外部からのローアドレスの入力を制御するロー・アドレ
ス・ストローブ信号（以下RAS 信号と記す）、カラムア
ドレスの入力を制御するカラム・アドレス・ストローブ
信号（以下CAS 信号と記す）、シリアルクロック入力信
号（ＳＣ）は、内部タイミング発生回路８を制御する。

【００２０】９は圧縮用エンコーダ、１０は伸張用デコ
ーダであり、１１はデータレジスタである。１２はデー
タレジスタ１１を制御するシフトレジスタである。シリ
アルアクセスモード関係の構成では、シリアルデータ入
力信号（ＳIN）がデータ入力バッファ６ｃを通って圧縮
用エンコーダ９に接続する。圧縮用エンコーダ９の出力
はデータレジスタ１１を経由してメモリセルアレイ１に
書き込まれる。一方、読み出し側では、メモリセルアレ
イ１からの出力はデータレジスタ１１を経由して伸張用
デコーダ１０に入力する。伸張用デコーダ１０の出力は
データ出力バッファ６ｄを通ってシリアル出力信号（Ｓ
OUT ）を出力する。

【００２１】１３はアドレス制御回路で、メモリセルア
レイのアドレスを制御する。そこで、アドレス入力信号
（A0〜A7）、ローアドレスバッファ２ａ、カラムアドレ
スバッファ２ｂ、ローデコーダ３、カラムデコーダ４、
シフトレジスタ１２等と接続する。

【００２２】また、１４はDRAMメモリセルのリフレッシ
ュを制御するリフレッシュカウンタである。１５は半導
体メモリである。

【００２３】次に、上記実施例の動作を説明する。ま
ず、ランダムアクセスモードでは動作は従来例とほぼ同
じである。リードサイクルではデータの書き込みと読み
出しを制御する信号（RAS、CAS 信号）を制御して、アド
レス入力信号（A0〜A7）をセットするとメモリセルアレ
イ１から選択されたメモリセルに記憶されたデータが読
み出される。アドレス入力信号はローアドレスとカラム
アドレスに分割されて入る。ローアドレスは RAS信号を
制御して取り込まれ、ローアドレスバッファ２ａを通っ
てローデコーダ３に入力する。一方、カラムアドレス
は、CAS 信号を制御してカラムアドレスバッファ２ｂを
通ってカラムデコーダ４に入力する。ローデコーダ３の
出力とカラムデコーダ４の出力はメモリセルアレイ１上
の１つのメモリセルを選択する。データの書き込みと読
み出しを制御する信号（RAS、CAS 信号）により、データ
の入出力を制御する回路５が動作して読み出されたデー
タが入出力回路７からデータ出力バッファ６ｂを通り、
データ出力信号（ＤOUT ）を出力する。

【００２４】ランダムアクセスモードのライトサイクル
では、データを書き込むメモリセルのアドレスをアドレ
ス入力信号にセットする。アドレス入力信号の制御はリ
ードサイクルと同様にローアドレスとカラムアドレスを
別々に行う。データの書き込みと読み出しを制御する信
号（RAS、CAS 信号）を制御して、データ入力信号にデー
タをセットすると、データの入出力を制御する回路５が
動作してデータ入力バッファ６ａを通ってデータが入力
される。入力されたデータは入出力回路７を通ってメモ
リセルアレイ１上の選択されたメモリセルに書き込まれ
る。

【００２５】なお、メモリセルはDRAMで構成され、メモ
リセル情報の有無（１／０）はコンデンサに蓄積された
電荷により判別するようになっている。ところが、コン
デンサに蓄積された電荷は時間とともにリークするの
で、リフレッシュとよばれる再書き込み動作を一定期間
で繰り返し行う必要がある。リフレッシュサイクルはリ
フレッシュカウンタ１４で制御する。

【００２６】次に、シリアルアクセスモードでの動作を
説明する。シリアルアクセスモードでは入力されたデー
タはメモリセルアレイ１内のメモリセルを順番にアクセ
スする。この実施例では同一ローアドレス内でカラムを
１つずつ上昇させ、１カラム分の512 ビットが終わると
ローアドレスを１つずつ上昇させる。データのアクセス
時は常にアドレスをカウントアップすれば良いので、ラ
ンダムアクセスモードのように外部からアドレスを指定
する必要が無い。メモリセルアレイ１上のアドレスは内
部の回路によって自動的に制御される。２次元的に配列
したメモリセルアレイ１を１次元的なシリアルアクセス
動作させるために、データレジスタ１１が使われる。デ
ータレジスタ１１は実施例では１ロー分の512 ビットで
構成されていることから、メモリセルアレイ１とのデー
タの出入りは512 ビット単位で行われる。データレジス
タ１１と圧縮用エンコーダ９および伸張用デコーダ１０
とのデータの出入りは、データレジスタ１１の512 ビッ
トを１ビットずつ順番に行う。データレジスタ１１内の
１ビットはシフトレジスタ１２を用いてポイントするこ
とで指定する。

【００２７】シリアルアクセスモードのライトサイクル
では、シリアルデータ入力信号（ＳIN）のデータをシリ
アルクロック入力信号（ＳＣ）に同期させて取り込む。
入力データはデータ入力バッファ６ｃを通って圧縮用エ
ンコーダ９に入る。圧縮用エンコーダ９では入力データ
を符号化することによりデータ量を削減する。圧縮され
たデータはデータレジスタ１１に書き込まれる。データ
レジスタ１１のポインタを制御するシフトレジスタ１２
もシリアルクロック入力信号（ＳＣ）に同期して動作す
る。データレジスタ１１のデータは１ロー分（512 ビッ
ト）書き込まれた段階でメモリセルアレイ１に転送され
る。データレジスタ１１に512 バイト書き込まれていな
くても一連のデータ入力が終了した段階で、データレジ
スタ１１からメモリセルアレイ１に強制的にデータ転送
する等の手段を持たせることも考えられる。

【００２８】シリアルアクセスモードのリードサイクル
では、まずメモリセルアレイ１から１ロー分（512 ビッ
ト）のデータをデータレジスタ１１に転送する。データ
レジスタ１１から１ビットずつデータを伸張用デコーダ
１０に入力する。伸張用デコーダ１０ではライトサイク
ル時に符号化圧縮されたデータを逆に復号化伸張する。
伸張されたデータはデータ出力バッファ６ｄを通って、
シリアルデータ出力信号（ＳOUT ）をシリアルクロック
入力信号（ＳＣ）に同期させて出力する。データレジス
タ１１のポインタを制御するシフトレジスタ１２もシリ
アルクロック入力信号（ＳＣ）に同期して動作する。

【００２９】圧縮用エンコーダ９と伸張用デコーダ１０
に用いる符号化方式は特に限定する必要がなく、いろい
ろな方式を実現することができる。符号の圧縮率が高い
ほど同一容量のメモリセルアレイ１に多くの入力データ
を書き込むことができる。符号の分類として、復号デー
タが符号化前のデータと完全に一致する”可逆符号”と
完全に一致しない”非可逆符号”がある。一般に、非可
逆符号のほうが可逆符号よりも圧縮率が高くなる。画像
データの場合には、細部が変化してもある程度の再現が
されれば画質がほとんど劣化しないので非可逆符号を利
用できる。

【００３０】次にアドレス制御回路１３の動作を説明す
る。入力したデータを圧縮すると、符号データ量は当然
入力データよりも少なくなる。符号化方式には、符号デ
ータの長さに関して”固定長符号化方式”と”可変長符
号化方式”がある。固定長符号化方式の場合には、入力
データは一定の圧縮率で決まったデータ量に符号化され
る。可変長符号化の場合には、圧縮率が固定化せず符号
長が変動する。一般的に、符号化効率を上げ、圧縮率を
高くするためには可変長符号が利用される。固定長符号
の場合には入力データがどれだけのメモリセルを占有し
ているががわかるが、可変長符号の場合にはメモリの外
部からは現在どれだけのメモリセルにデータが書き込ま
れていて、どれだけの領域が空いているのかということ
がわからない。アドレス制御回路１３の役割は、半導体
メモリ１５内で、メモリセルのアドレスを常に管理し制
御することである。

【００３１】アドレス制御回路１３はまず、それぞれの
入力データの符号長に合わせて、符号データをメモリセ
ルアレイ１に書き込むためのアドレスを指定する。メモ
リセルアレイ１内で最初に書き込むアドレスを予めアド
レス入力信号から指定しておいてもよい。指定された先
頭アドレスからメモリセルアレイ１にデータを書き込む
たびに、アドレス制御回路１３は符号長に合わせてアド
レスを指定する。指定したアドレスは、シフトレジスタ
１２、ローデコーダ３、カラムデコーダ４等を制御す
る。符号データをメモリアドレスから読み出すときも、
アドレス制御回路１３は符号長に従ったアドレス指定動
作をする。なお、圧縮や復号を行わずに通常のランダム
アクセス動作を行う場合には、アドレス制御回路１３か
らアドレスを指定するかわりにアドレス入力信号を入力
することでアドレスを指定する。

【００３２】なお、この実施例はランダムアクセス機能
とシリアルアクセス機能の両方を兼ね備えているが、何
れかの一方であってもよい。また、圧縮用エンコーダ９
と伸張用デコーダ１０はシリアルアクセス時にだけ利用
できるようになっているが、ランダムアクセス側に備え
ていてもよい。また、この実施例ではメモリセルアレイ
１の構成は512 ×512 であるが、その他の構成であって
もよい。メモリセルアレイ１はDRAMであるが、SRAMであ
ってもよい。さらに、この実施例ではデータ入力信号、
データ出力信号、シリアルデータ入力信号、シリアルデ
ータ出力信号等は全て１本ずつであるが、それぞれが複
数本の信号線で構成されていてもよい。データ入力信号
とデータ出力信号は共通の信号線で構成してもよい。シ
リアルデータ入力信号とシリアルデータ出力信号も共通
の信号線で構成してもよい。

【００３３】実施例２．実施例１ではランダムアクセス
機能とシリアルアクセス機能を使えるようになっている
が、メモリセルアレイ１内に両方のデータを混在させる
ことができる。図２はメモリセルアレイ内で領域を分割
して両者を使い分ける場合の例である。実施例１はシリ
アルアクセス時にメモリセルアレイ１とデータレジスタ
１１間で１ロー分のデータを転送する構成になっている
ので、これらの場合にはランダムアクセス領域とシリア
ルアクセス領域をロー単位に境界を設けることが望まし
い。このようなメモリセルアレイ内の領域管理をアドレ
ス制御回路１３が行ってもよい。

【００３４】なお、この例ではメモリセルアレイ１内を
完全にランダムアクセス領域とシリアルアクセス領域に
分割したが、ランダムアクセスモードで書き込んだデー
タをシリアルアクセスモードで読み出したり、シリアル
アクセスモードで書き込んだデータをランダムアクセス
モードで読み出してもよい。ただし、圧縮データを読み
出すときには伸張し、非圧縮データを読み出すときには
そのまま出力する。

【００３５】実施例３．以上の実施例では、圧縮された
データ量を調整する機能を持たないが、外部から入力す
る信号（圧縮量制御信号等）で調整させることも考えら
れる。細部が変化してもある程度の再現ができればよい
信号を扱う場合には、このような機能を利用する意味が
ある。図３は半導体メモリの入出力信号を示したもので
ある。この例はシリアルアクセス型である。図におい
て、１５は半導体メモリである。例えば、外部からの圧
縮量制御信号をデータバッファ（図示せず）を通して圧
縮用エンコーダ（図示せず）が受けて、この信号を操作
させることにより符号データ量を調整する。一般に、圧
縮率を高くすると情報が多く失われるので、目的に応じ
た細部の再現ができる程度の圧縮率を選ぶとよい。

【００３６】なお、この例はシリアルアクセスモードの
半導体メモリを取り上げたが、ランダムアクセスモード
のものや、両者を兼ね備えたものであってもよい。

【００３７】実施例４．実施例３では、圧縮するデータ
量を調整できる構成になっているが、復号化時に大まか
に復号してから段階的に細部を再現する方式も考えられ
る。画像データの場合に、解像度および階調性の低い大
まかな復号画像が表示された後に、順次解像度および階
調性が向上して最終画品質に到達させられるように伸張
用デコーダ１３を動作させる。図４は半導体メモリの入
出力信号を示したものである。１５は半導体メモリを示
し、例えば、外部からの複合レベル制御信号をデータバ
ッファ（図示せず）を通して伸張用デコーダ（図示せ
ず）が受けて、この信号を操作させることによりデータ
量を調整する。

【００３８】この実施例の動作は、図５で説明する。復
号レベル制御信号は、１パルス毎に復号レベルが進んで
いくとする。まず、最初のパルスで、一番粗いレベルの
復号が行われ、外部からのシリアルクロック入力信号に
同期してシリアル出力信号が出力する。１６は再生画像
で、最初の再生画像は１６ａのように粗い画像になる。
最初のレベルの出力の後、解像度および階調性が１段階
向上した信号を出力する。復号レベル制御信号に２番目
のパルスが入ると、２段階目の復号が行われ、外部から
のシリアルクロック入力信号に同期してシリアル出力信
号が出力する。再生画像は１６ｂのように改善される。
以下同様に、復号レベル制御信号を制御して１段階ずつ
復号レベルを上げていく。復号レベルは何段階に設定し
てもよい。

【００３９】実施例５．入力データを符号化圧縮する
と、メモリセルアレイ１上でどれだけのメモリセルにデ
ータが書き込まれ、あとどれだけのメモリセルが空いて
いるかがわかりにくくなる。そこで、メモリセルアレイ
１に書き込む余地が無くなったことを知らせる出力信号
を持たせることが考えられる。図６はメモリセル空きな
し信号を出力する半導体メモリの入出力信号を示したも
のである。１５は半導体メモリを示し、例えば、データ
の書き込み中にメモリセルがいっぱいになった段階でア
ドレス制御回路（図示せず）がこのことを外部に知らせ
る信号を出力する。

【００４０】この実施例は、メモリセルにアドレスを上
昇させながらデータを書き込んでいって、この先にメモ
リセルが存在するが既にデータが書き込まれている領域
であるという場合や、区分した領域外の場合にも応用で
きる。実施例２の図２のようにメモリセルアレイ１内部
をいくつかの領域に区分している場合である。前方にメ
モリセルがあるが既にデータが書き込まれている場合に
は、メモリセル空きなし信号が出力しても、あえて無視
して書き込むことも可能である。

【００４１】また、アドレス制御回路は、以上の他にも
メモリセルのアドレスを常に管理する点で広く応用でき
る。

【００４２】

【発明の効果】この発明は以上説明したように構成され
ているので、以下に記載されるような効果を奏する。

【００４３】データ記憶素子へ入力されるデータを圧縮
する手段を設けたので、データ記憶素子の記憶容量以上
にデータを記憶することができ、データ記憶素子から出
力されるデータを伸張する手段を設けたので、圧縮デー
タを入力時のデータ量に戻すことができる。また、入力
データ量に応じたデータ記憶素子におけるアドレスを制
御する手段を設けたので、データ記憶素子のアドレスを
容易に管理することができる。

【００４４】また、データの解像度および階調性等等を
調整する手段を設けたので、解像度および階調性の低い
大まかな復号画像が表示された後に、順次解像度および
階調性が向上して最終画品質に到達させることができ、
データを改善することができる。

【００４５】また、データ記憶素子のデータ入力量等の
情報を外部へ出力する手段を設けたので、メモリの状態
を容易に外部から把握できる。

【図面の簡単な説明】

【図１】この発明の一実施例を示す半導体メモリの構成
図である。

【図２】この発明の他の実施例を示し、メモリセルアレ
イ内のランダムアクセス領域とシリアルアクセス領域の
分割を示す図である。

【図３】この発明の他の実施例を示す半導体メモリの入
出力信号図である。

【図４】この発明の他の実施例を示す半導体メモリの入
出力信号図である。

【図５】この発明の他の実施例を示す半導体メモリの動
作説明図である。

【図６】この発明の他の実施例を示す半導体メモリの入
出力信号図である。

【図７】従来の半導体メモリを示す構成図である。

【符号の説明】

１メモリセルアレイ３ローデコーダ４カラムデコーダ５データの入出力を制御する回路９圧縮用エンコーダ１０伸張用デコーダ１３アドレス制御回路１５半導体メモリ

Claims

【特許請求の範囲】

【請求項１】複数のデータ記憶素子を設けた半導体メ
モリにおいて、上記データ記憶素子へ入力されるデータ
を圧縮する手段、上記データ記憶素子から出力されるデ
ータを伸張する手段、入力データ量に応じて上記データ
記憶素子におけるアドレスを制御する手段を備えたこと
を特徴とする半導体メモリ。
【請求項２】複数のデータ記憶素子を設けた半導体メ
モリにおいて、上記データ記憶素子へ入力されるデータ
を圧縮する手段、上記データ記憶素子から出力されるデ
ータを伸張する手段、入力データ量に応じて上記データ
記憶素子におけるアドレスを制御する手段を備え、上記
入力データ量に応じて上記データ記憶素子におけるアド
レスを制御する手段は、上記データ記憶素子へ入力され
るデータが、上記データ記憶素子へ入力されるデータを
圧縮する手段により圧縮されているデータと圧縮されて
いないデータを混在させる手段を備えたことを特徴とす
る半導体メモリ。
【請求項３】複数のデータ記憶素子を設けた半導体メ
モリにおいて、上記データ記憶素子へ入力されるデータ
を圧縮する手段、上記データ記憶素子から出力されるデ
ータを伸張する手段、入力データ量に応じて上記データ
記憶素子におけるアドレスを制御する手段を備え、上記
データ記憶素子へ入力されるデータを圧縮する手段は、
外部制御信号により、入力データの圧縮率を決定する手
段を備えたことを特徴とする半導体メモリ。
【請求項４】複数のデータ記憶素子を設けた半導体メ
モリにおいて、上記データ記憶素子へ入力されるデータ
を圧縮する手段、上記データ記憶素子から出力されるデ
ータを伸張する手段、入力データ量に応じて上記データ
記憶素子におけるアドレスを制御する手段を備え、上記
データ記憶素子から出力されるデータを伸張する手段
は、外部制御信号により、データの解像度および階調性
等を調整し、データを出力する手段を備えたことを特徴
とする半導体メモリ。
【請求項５】複数のデータ記憶素子を設けた半導体メ
モリにおいて、上記データ記憶素子へ入力されるデータ
を圧縮する手段、上記データ記憶素子から出力されるデ
ータを伸張する手段、入力データ量に応じて上記データ
記憶素子におけるアドレスを制御する手段を備え、上記
入力データ量に応じて上記データ記憶素子におけるアド
レスを制御する手段は、上記データ記憶素子のデータ量
等の情報を外部へ出力する手段を備えたことを特徴とす
る半導体メモリ。