JPS6020398A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPS6020398A JPS6020398A JP58128422A JP12842283A JPS6020398A JP S6020398 A JPS6020398 A JP S6020398A JP 58128422 A JP58128422 A JP 58128422A JP 12842283 A JP12842283 A JP 12842283A JP S6020398 A JPS6020398 A JP S6020398A
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- Japan
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- sense amplifier
- memory cell
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- bit
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/004—Error avoidance
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は高集積・高密度化してもアルファ粒子などの放
射性粒子によって引き起されるソフトエラーの発生の少
ないメモリ装置に関するものである。
射性粒子によって引き起されるソフトエラーの発生の少
ないメモリ装置に関するものである。
アルファ粒子などの放射性粒子によって引き起されるソ
フトエラーは半導体メモリ装置が高年ｔｒｔ・高密度化
されるに従い重大な問題になる。放射性粒子が半導体内
に入射すると、半導体内部には多量の電荷が生成され、
これらが半導体内部の電極に流入し、その電極の電位を
変化させ、その結果記憶情報を破壊するわけである。半
導体内部電極が扱う電荷量が大きい時には、このような
内部生成電荷の流入の影響は小さく記憶情報を破壊する
ことは少ない。しかし半導体メモリ装置が高１１♂積噂
高密度化されると、半導体内部電極が扱う電荷量が減少
するため、このソフトエラーの問題が重大となるのであ
る。
フトエラーは半導体メモリ装置が高年ｔｒｔ・高密度化
されるに従い重大な問題になる。放射性粒子が半導体内
に入射すると、半導体内部には多量の電荷が生成され、
これらが半導体内部の電極に流入し、その電極の電位を
変化させ、その結果記憶情報を破壊するわけである。半
導体内部電極が扱う電荷量が大きい時には、このような
内部生成電荷の流入の影響は小さく記憶情報を破壊する
ことは少ない。しかし半導体メモリ装置が高１１♂積噂
高密度化されると、半導体内部電極が扱う電荷量が減少
するため、このソフトエラーの問題が重大となるのであ
る。
従来の半導体メモリ装置では、半導体内部の１Ｌ極構造
を改良し、放射性粒子によって生成される電荷のこの電
極への流入を少なくすること、この電極の扱う電荷量を
流入電荷量以上に保つξととによってソフトエラーを防
いでいた。しかし半導体内部電極へ流入する電荷量を減
らすことに１限界があるため、このような方法では、半
導体装置電極の扱う電荷量を一定以上に保つ必要があり
、託密ば化に限界が生じていた。さらにこのような方法
では消費′ε力や動作時間を減らすこともａＩ しく、
そのだめ高集積化、高速化には限界があった。
を改良し、放射性粒子によって生成される電荷のこの電
極への流入を少なくすること、この電極の扱う電荷量を
流入電荷量以上に保つξととによってソフトエラーを防
いでいた。しかし半導体内部電極へ流入する電荷量を減
らすことに１限界があるため、このような方法では、半
導体装置電極の扱う電荷量を一定以上に保つ必要があり
、託密ば化に限界が生じていた。さらにこのような方法
では消費′ε力や動作時間を減らすこともａＩ しく、
そのだめ高集積化、高速化には限界があった。
以上は半導体メモリ装口内のセンスアンプ部にももちろ
んあてはまる。通常の半導体メモリ装置では高速、且つ
低消費電力化するだめセンスアンプ部にダイナミック差
動増幅器が用いられる。ところがダイナミック差動増幅
器でソフトエラーを生じにくくするだめには、ダイナミ
ックの差動増幅器の節点容量を増大させることが必要で
あるが、この場合、センス７７１３度が減少する、パワ
ーが増大する、動作速度が低下するなどいろいろな問題
が生じていた。さらにこれらの問題は、メモリ装置の高
密度化、高集積化が行なわれてメモリセル自体が小屋化
されるに伴って増大する。
んあてはまる。通常の半導体メモリ装置では高速、且つ
低消費電力化するだめセンスアンプ部にダイナミック差
動増幅器が用いられる。ところがダイナミック差動増幅
器でソフトエラーを生じにくくするだめには、ダイナミ
ックの差動増幅器の節点容量を増大させることが必要で
あるが、この場合、センス７７１３度が減少する、パワ
ーが増大する、動作速度が低下するなどいろいろな問題
が生じていた。さらにこれらの問題は、メモリ装置の高
密度化、高集積化が行なわれてメモリセル自体が小屋化
されるに伴って増大する。
本発明の目的はアルファ綜なとの放射性粒子によって引
き起さ−れるソフトエラー、特にセンスアンプ部で生じ
るソフトエラーの発生が弛めて少なく、そのためにこの
部分のソフトエラーを防ぐ対策によって高集積化・高密
度化が制限されることの少ないメモリ装置を提供するこ
とである。
き起さ−れるソフトエラー、特にセンスアンプ部で生じ
るソフトエラーの発生が弛めて少なく、そのためにこの
部分のソフトエラーを防ぐ対策によって高集積化・高密
度化が制限されることの少ないメモリ装置を提供するこ
とである。
本発明によるメモリ装置は、非破壊読み出し型のメモリ
セルと、該メモリセル内に貯蔵された情報を読み出す手
段と、該読み出し手段にょシ読み出された情報を一時的
に保管する手段と、該保管手段により保管された情報と
前記読み出し手段により読み出された情報とを比較する
手段と、前記比較される二情報が同じときにはその情報
金、比較される二情報が異なるときには前記メモリセル
内に貯蔵された情報をもう一度前記読み出し手段に読み
出しそれを出力すべき情報とする手段とを備えたことを
特徴とするものである。
セルと、該メモリセル内に貯蔵された情報を読み出す手
段と、該読み出し手段にょシ読み出された情報を一時的
に保管する手段と、該保管手段により保管された情報と
前記読み出し手段により読み出された情報とを比較する
手段と、前記比較される二情報が同じときにはその情報
金、比較される二情報が異なるときには前記メモリセル
内に貯蔵された情報をもう一度前記読み出し手段に読み
出しそれを出力すべき情報とする手段とを備えたことを
特徴とするものである。
次に、図を参照しながら、本発明のメモリ装ｆ〜の動作
原理および効果を説明する。第１図は本発明のメモリ装
置の構成の一例を示したブロック図である。図中、１１
は非破壊読み出し型のメモリセルアレイ、１２は、該メ
モリセル内に貯蔵された情報を読み出すためのセンスア
ンプとメモリセル内に情報を書き込むためのビット線ド
ライバとアドレスデコーダとよシなるブロック、１３は
ワード−線ドライバとアドレスデコーダとよりなるブロ
ック、１４は上記センスアンプによって読み出された情
報を一時的に保管する手段で、例えばα粒子の影響を受
けない程度に大きい容量の７リツプフロツプなどからな
っている。１５は該保管手段１４に保管された情報と前
記センスアンプにより読み出された情報とを比較する手
段、１Ｇは古き込み読み出し制御を行なう手段、１７は
アドレスバッファである。
原理および効果を説明する。第１図は本発明のメモリ装
置の構成の一例を示したブロック図である。図中、１１
は非破壊読み出し型のメモリセルアレイ、１２は、該メ
モリセル内に貯蔵された情報を読み出すためのセンスア
ンプとメモリセル内に情報を書き込むためのビット線ド
ライバとアドレスデコーダとよシなるブロック、１３は
ワード−線ドライバとアドレスデコーダとよりなるブロ
ック、１４は上記センスアンプによって読み出された情
報を一時的に保管する手段で、例えばα粒子の影響を受
けない程度に大きい容量の７リツプフロツプなどからな
っている。１５は該保管手段１４に保管された情報と前
記センスアンプにより読み出された情報とを比較する手
段、１Ｇは古き込み読み出し制御を行なう手段、１７は
アドレスバッファである。
書き込み読み出し制御手段１Ｇは、比較手段１５によっ
て比較された２情報が同じときにはその情報を、異なる
ときにはもう一度読み出し動作を行ないその読み出し情
報を、出力すべき情報とする。上記の各手段はいずれも
公知の回路で組むことができるＯ 実施例において、誼み出し動作は次のように行なう。
て比較された２情報が同じときにはその情報を、異なる
ときにはもう一度読み出し動作を行ないその読み出し情
報を、出力すべき情報とする。上記の各手段はいずれも
公知の回路で組むことができるＯ 実施例において、誼み出し動作は次のように行なう。
（１） アドレス情報に従い１本のワード腺１８を活性
化し、このワード綜１８につながったメモリセル２０内
の情報を各ビット線１９につながったセンスアンプによ
シ読み出す。（第１図では、ｐ：！ｘ：ｆ個あるワード
線メモリセル、ビット線のうち１つを例示している） （２）センスアンプまで読み出した情報をアドレス情報
に従い１ビツトだけ選び、一時的４２’７報保管手段１
４へ送る。
化し、このワード綜１８につながったメモリセル２０内
の情報を各ビット線１９につながったセンスアンプによ
シ読み出す。（第１図では、ｐ：！ｘ：ｆ個あるワード
線メモリセル、ビット線のうち１つを例示している） （２）センスアンプまで読み出した情報をアドレス情報
に従い１ビツトだけ選び、一時的４２’７報保管手段１
４へ送る。
（３） （１）の動作をくり返しもう一度メモリセル２
゜内の情報をセンスアンプに読み出す。
゜内の情報をセンスアンプに読み出す。
（４）センスアンプまで読み出した情報をアドレス情報
に従い１ビツトだけ選び比較手段１５と書き込み読み出
し制御手段１６とへ送り、同時に一時的保管手段１４に
貯蔵されている情報を比較手段１５へ送る。
に従い１ビツトだけ選び比較手段１５と書き込み読み出
し制御手段１６とへ送り、同時に一時的保管手段１４に
貯蔵されている情報を比較手段１５へ送る。
（５） 比較手段１５の比較の結果、画情報が同じ時、
書き込み読み出し制御手段は（４）において書き込み読
み出し制御手段１６へ送られた情報を出力し、画情報が
異なる時には書き込み読み出し制御手段で、（１）の動
作をくり返し、みたびメモリセル内の情報をセンスアン
プに読み出し、さらにその情報をアドレス情報に従ｂ１
ピットだけ選らび魯き込み読み出し制御手段へ送り、そ
の情報を出力する。
書き込み読み出し制御手段は（４）において書き込み読
み出し制御手段１６へ送られた情報を出力し、画情報が
異なる時には書き込み読み出し制御手段で、（１）の動
作をくり返し、みたびメモリセル内の情報をセンスアン
プに読み出し、さらにその情報をアドレス情報に従ｂ１
ピットだけ選らび魯き込み読み出し制御手段へ送り、そ
の情報を出力する。
上記のようなメモリ装置のセンスアンプの動作時間は通
常１０−’−１０＝秒程度である。これに対し、α粒子
等の放射性粒子によって発生した電荷の影響の及ぶ範囲
は通常１０μｍのオーダーであり、その影響が大きい期
間は１０ 秒以下の短い時間でちる・さらにα粒子等放
射性粒子が半導体メモリ装置内に入射する確率はよいパ
ッケージ材料（例えば、純度の高いアルミニウム材）や
しやへい材（例えば、シリコン樹脂、ポリイミド樹脂な
ど）を使えば１ｄあたり １，０００時間に１つと小さ
い。
常１０−’−１０＝秒程度である。これに対し、α粒子
等の放射性粒子によって発生した電荷の影響の及ぶ範囲
は通常１０μｍのオーダーであり、その影響が大きい期
間は１０ 秒以下の短い時間でちる・さらにα粒子等放
射性粒子が半導体メモリ装置内に入射する確率はよいパ
ッケージ材料（例えば、純度の高いアルミニウム材）や
しやへい材（例えば、シリコン樹脂、ポリイミド樹脂な
ど）を使えば１ｄあたり １，０００時間に１つと小さ
い。
以上のことから、本発明のメモリ装置のセンスアンプが
３回動作したとき、そのうち２回の動作においてα粒子
等によるソフトエラーが生じる確率は極めて小さく、は
とんど無視できる。そのため、本発明のメモリ装置では
、センスアンプ部で生じるソフトエラーによって誤まっ
た情報が出力されることがほとんどない。さらに１つの
ビットに２つのメモリセルを使うなどして、メモリセル
部で生じるソフトエラーも修正するようにすれば、メモ
リ装置内で生じるソフトエラーをほとんど除くことがで
きる。
３回動作したとき、そのうち２回の動作においてα粒子
等によるソフトエラーが生じる確率は極めて小さく、は
とんど無視できる。そのため、本発明のメモリ装置では
、センスアンプ部で生じるソフトエラーによって誤まっ
た情報が出力されることがほとんどない。さらに１つの
ビットに２つのメモリセルを使うなどして、メモリセル
部で生じるソフトエラーも修正するようにすれば、メモ
リ装置内で生じるソフトエラーをほとんど除くことがで
きる。
本発明のメモリ装置では、１回の読み出し動作に対して
最大３回くシ返してセンスアンプを動作させる必要があ
る。そのため読み出しに必要な時間（アクセス時間）は
、１回の読み出し動作に１回しかセンスアンプを動作さ
せない従来のメモリ装置よりも多く必要である。しかし
、本発明のメモリ装置では、その構成要素の最大寸法を
縮少することによって高密度化してもα粒子等の放射性
粒子によるセンスアンプのソフトエラーはほとんど生ぜ
ず、そのため、構成要素の小型化によるセンスアンプの
高速化を図ることができ、ダイナミック型差動アンプを
センスアンプに使いセンスアンプの高速化を図ることに
よって、上記の読み出しに要する時間（アクセス時間）
のロスをソロ買上解消することができる。さらにセンス
アンプ部の容量は小型化によって減らすことができるた
め、消費電力も減らす仁とができる。
最大３回くシ返してセンスアンプを動作させる必要があ
る。そのため読み出しに必要な時間（アクセス時間）は
、１回の読み出し動作に１回しかセンスアンプを動作さ
せない従来のメモリ装置よりも多く必要である。しかし
、本発明のメモリ装置では、その構成要素の最大寸法を
縮少することによって高密度化してもα粒子等の放射性
粒子によるセンスアンプのソフトエラーはほとんど生ぜ
ず、そのため、構成要素の小型化によるセンスアンプの
高速化を図ることができ、ダイナミック型差動アンプを
センスアンプに使いセンスアンプの高速化を図ることに
よって、上記の読み出しに要する時間（アクセス時間）
のロスをソロ買上解消することができる。さらにセンス
アンプ部の容量は小型化によって減らすことができるた
め、消費電力も減らす仁とができる。
以上述べたように本発明のメモリ装置によれば、α線等
放射性粒子によるセンスアンプ部でのソフトエラーをほ
とんど増やさずに、メそり装置の小型化、低消費電力化
を図り、従来のメモリ装置では限界にきていた高集積化
をさらに進めることができる。
放射性粒子によるセンスアンプ部でのソフトエラーをほ
とんど増やさずに、メそり装置の小型化、低消費電力化
を図り、従来のメモリ装置では限界にきていた高集積化
をさらに進めることができる。
本発明のメモリ装置を説明するために、第１図の実施例
を用いて説明したが、本発明はこれに限ることはない。
を用いて説明したが、本発明はこれに限ることはない。
例えば、一時的保管手段１４と比較手段１５とを各セン
スアンプに１つずつ用意することもできる。そのような
本発明のメモリ装置の他の実施例を第２図に示す、 第２図は、センスアンプ、ビット線ドライバ、そしてア
ドレスデコーダのブロックの中の１本のピット線に対応
する部分の構成を示している。第２図中、１４つ１５’
、１９’はそれぞれ第１図の１４．１５．１９に対応す
る、一時的保管手段、比較手段、ピッ）ｔｉｌｌを示す
。２１はセンスアンプとビット線ドライバ、２２はアド
レスデコーダ、２３は第１図１６に対応する書き込み読
み出し制御手段へつながる配線を示す。
スアンプに１つずつ用意することもできる。そのような
本発明のメモリ装置の他の実施例を第２図に示す、 第２図は、センスアンプ、ビット線ドライバ、そしてア
ドレスデコーダのブロックの中の１本のピット線に対応
する部分の構成を示している。第２図中、１４つ１５’
、１９’はそれぞれ第１図の１４．１５．１９に対応す
る、一時的保管手段、比較手段、ピッ）ｔｉｌｌを示す
。２１はセンスアンプとビット線ドライバ、２２はアド
レスデコーダ、２３は第１図１６に対応する書き込み読
み出し制御手段へつながる配線を示す。
第２図の実施例では、一時的保管手段１４′と比較子Ｒ
１５′へ送られる情報はアドレスデコーダを経る必要が
ないため、その分だけさらに読み出し動作を高速化でき
る。また、リフレッシュが必要なダイナミックメモリセ
ルを使った場合には、センスアンプとビット線ドライバ
２１にリフレッシュの機能を追加することにより、リフ
レッシュ時にセンスアンプで生じるソフトエラーを防ぐ
ことができる。
１５′へ送られる情報はアドレスデコーダを経る必要が
ないため、その分だけさらに読み出し動作を高速化でき
る。また、リフレッシュが必要なダイナミックメモリセ
ルを使った場合には、センスアンプとビット線ドライバ
２１にリフレッシュの機能を追加することにより、リフ
レッシュ時にセンスアンプで生じるソフトエラーを防ぐ
ことができる。
第１図は本発明のメモリ装置の構成の一例を示したブロ
ック図、第２図は本発明のメモリ装置の他の実施例のセ
ンスアンプ、ビット線ドライバそしてアドレスデコーダ
のブロックの巾の１本のビット線に対応する部分の構成
を示すブロック図である。 １１・・・非破壊読み出し型メモリセルアレイ、１２・
・・センスアンプ、ビット線ドライバそしてアドレスデ
コーダのブロック、１３・・・ワード線ドライバとアド
レスデコーダのブロック、 １４．１４’・・・一時的
保管手段、１５．１５’・・・比較手段、１Ｇ・・・書
き込み読み出し制御手段、１７・・・アドレスバッファ 特許出願人 日木電気株式会社
ック図、第２図は本発明のメモリ装置の他の実施例のセ
ンスアンプ、ビット線ドライバそしてアドレスデコーダ
のブロックの巾の１本のビット線に対応する部分の構成
を示すブロック図である。 １１・・・非破壊読み出し型メモリセルアレイ、１２・
・・センスアンプ、ビット線ドライバそしてアドレスデ
コーダのブロック、１３・・・ワード線ドライバとアド
レスデコーダのブロック、 １４．１４’・・・一時的
保管手段、１５．１５’・・・比較手段、１Ｇ・・・書
き込み読み出し制御手段、１７・・・アドレスバッファ 特許出願人 日木電気株式会社
Claims (1)
- （１）非破壊読み出し屋のメモリセルと、該メモリセル
内に貯蔵された情報を読み出す手段と、＃読み出し手段
により読み出された情報を一時的に保管する手段と、該
保管手段に保管された情報と前記読み出し手段により読
み出された情報とを比較する手段と、前記比較される２
情報が同じときにはその情報を、比較される２情報が異
なるときには前記メモリセル内に貯蔵された情報をもう
一度前記読み出し手段に読み出し、それを出力すべき情
報とする手段とを備えだことを特徴とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58128422A JPS6020398A (ja) | 1983-07-14 | 1983-07-14 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58128422A JPS6020398A (ja) | 1983-07-14 | 1983-07-14 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6020398A true JPS6020398A (ja) | 1985-02-01 |
Family
ID=14984368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58128422A Pending JPS6020398A (ja) | 1983-07-14 | 1983-07-14 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6020398A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6224498A (ja) * | 1985-07-24 | 1987-02-02 | Nippon Telegr & Teleph Corp <Ntt> | メモリ読出し方式 |
| WO2004084233A1 (en) * | 2003-03-20 | 2004-09-30 | Arm Limited | Momory system having fast and slow data reading mechanisms |
| US6944067B2 (en) | 2003-03-20 | 2005-09-13 | Arm Limited | Memory system having fast and slow data reading mechanisms |
| US7320091B2 (en) | 2003-03-20 | 2008-01-15 | Arm Limited | Error recovery within processing stages of an integrated circuit |
| US8060814B2 (en) | 2003-03-20 | 2011-11-15 | Arm Limited | Error recovery within processing stages of an integrated circuit |
| US8171386B2 (en) | 2008-03-27 | 2012-05-01 | Arm Limited | Single event upset error detection within sequential storage circuitry of an integrated circuit |
-
1983
- 1983-07-14 JP JP58128422A patent/JPS6020398A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6224498A (ja) * | 1985-07-24 | 1987-02-02 | Nippon Telegr & Teleph Corp <Ntt> | メモリ読出し方式 |
| WO2004084233A1 (en) * | 2003-03-20 | 2004-09-30 | Arm Limited | Momory system having fast and slow data reading mechanisms |
| US6944067B2 (en) | 2003-03-20 | 2005-09-13 | Arm Limited | Memory system having fast and slow data reading mechanisms |
| US7072229B2 (en) | 2003-03-20 | 2006-07-04 | Arm Limited | Memory system having fast and slow data reading mechanisms |
| US7162661B2 (en) | 2003-03-20 | 2007-01-09 | Arm Limited | Systematic and random error detection and recovery within processing stages of an integrated circuit |
| US7278080B2 (en) | 2003-03-20 | 2007-10-02 | Arm Limited | Error detection and recovery within processing stages of an integrated circuit |
| US7310755B2 (en) | 2003-03-20 | 2007-12-18 | Arm Limited | Data retention latch provision within integrated circuits |
| US7320091B2 (en) | 2003-03-20 | 2008-01-15 | Arm Limited | Error recovery within processing stages of an integrated circuit |
| US7337356B2 (en) | 2003-03-20 | 2008-02-26 | Arm Limited | Systematic and random error detection and recovery within processing stages of an integrated circuit |
| US7650551B2 (en) | 2003-03-20 | 2010-01-19 | Arm Limited | Error detection and recovery within processing stages of an integrated circuit |
| US8060814B2 (en) | 2003-03-20 | 2011-11-15 | Arm Limited | Error recovery within processing stages of an integrated circuit |
| US8171386B2 (en) | 2008-03-27 | 2012-05-01 | Arm Limited | Single event upset error detection within sequential storage circuitry of an integrated circuit |
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