JP4714531B2 - ジグザグデータ発生回路 - Google Patents

Description

本発明は、画像データを圧縮符号化する際にデータの順序を変えて読み出すジグザグデータ発生回路に関するものである。

図２は、従来の画像データ符号化装置の概略の構成図である。
この画像データ符号化装置は、図２（ａ）に示すように、ビデオカメラ等で撮影された画像データを伝送したり保存したりするために圧縮符号化するもので、元の画像データが記憶されるＲＡＭ(Random Access Memory)１、このＲＡＭ１に記憶された画像データを８×８画素のブロック単位に読み出して離散コサイン変換を行うＤＣＴ(Discrete Cosine Transform）部２、離散コサイン変換された画像データを量子化する量子化部３、量子化された画像データを一時的に記憶するＲＡＭ４、及びこのＲＡＭ４の画像データを読み出して圧縮符号に変換する符号化部５を有している。

これらのＲＡＭ１，４、ＤＣＴ部２、量子化部３及び符号化部５は、システムバス６を介して全体の制御を行うＣＰＵ(Central Processing Unit）７に接続されている。更に、システムバス６には、制御用のプログラム等が格納されたＲＯＭ(Read Only Memory)８と、ＤＭＡＣ(Direct Memory Access Controller）９が接続されている。ＤＭＡＣ９は、ＲＡＭ１，４と、ＤＣＴ部２、量子化部３及び符号化部５との間で、ＣＰＵ７を介さずに直接データ転送を行うためのものである。

符号化部５は、量子化された１ブロック分の画像データを記憶するローカルメモリ５ａ、読み出しの順番ＮＯに従ってローカルメモリ５ａから画像データＤＴを順次読み出し、圧縮符号化して画像信号ＯＵＴを出力する符号化回路５ｂ、及び符号化回路５ｂから与えられる読み出しの順番ＮＯに基づいてローカルメモリ５ａの読み出し対象のアドレスＡＤＲを生成するアドレス生成回路５ｃで構成されている。

次に動作を説明する。
ＲＡＭ１に記憶された画像データは、横８画素、縦８画素の６４画素からなるブロック単位に読み出され、ＤＣＴ部２で離散コサイン変換され、量子化部３で量子化された後、ＲＡＭ４に格納される。更に、ＲＡＭ４に格納された画像データは、符号化処理のためブロック単位に符号化部５のローカルメモリ５ａに転送される。

図２（ｂ）はジグザグスキャンの説明図で、ローカルメモリ５ａに格納された１ブロック分の画像データを模式的に示したものである。８行８列の格子状に仕切られた各升目が画素を示し、各升中の左上の数字は、その画素のデータが格納されているアドレス（０〜６３）を示している。尚、ここではメモリの一般的な表現に従い、アドレスは０番地から開始するものとして説明する。

即ち、左上の画素のデータが０番地に、その右隣の画素のデータが１番地に格納され、左から３番目〜８番目の画素のデータは、それぞれ２番地〜７番地に格納されている。同様に、上から２行目の画素のデータは、左から順番に８番地〜１５番地に格納されている。このように、１ブロック分の画素のデータは、行と列の位置に従って、ローカルメモリ５ａにシーケンシャルに格納される。

一方、符号化回路５ｂは、ローカルメモリ５ａに格納された画素のデータを、シーケンシャルではなく、図２（ｂ）中に破線の矢印で示したように、ジグザグに読み出すようになっている。即ち、１番目は左上の画素（０番地）、２番目はその右隣の画素（１番地）、３番目は斜め左下の画素（８番地）、４番目はその下の画素（１６番地）、５番目は斜め右上の画素（９番地）、…というように、ジグザグスキャンが行われる。なお、図２（ｂ）の各升の右下の数字は、その画素のデータを読み出す順番（１〜６４）を示している。

符号化回路５ｂは、順番ＮＯを、１，２，３，…，６４の順に１ずつ増加させてアドレス生成回路５ｃに与える。アドレス生成回路５ｃは、例えばＲＯＭを用いたルックアップテーブルにより、順番ＮＯに対応するアドレスＡＤＲを読み出してローカルメモリ５ａに出力する。これにより、ローカルメモリ５ａからジグザグスキャンされて読み出された画素のデータＤＴが出力される。符号化回路５ｂは、ローカルメモリ５ａからジグザグスキャンで読み出された画像データＤＴを圧縮符号化し、画像信号ＯＵＴを出力する。

離散コサイン変換が行われた画像データは、有効成分がブロックの左上隅に集中し、右下側の画素の成分はほとんど０に近くなるという性質を有している。このため、ジグザグスキャンで読み出された後半のデータはほぼ０になるので、効率的にデータ圧縮を行うことができるので、ＭＰＥＧ(Motion Picture Expert Group）２，４等の画像圧縮方式として広く用いられている。

特開平１０−５００４９号公報 特開平９−１３４５９０号公報

上記特許文献１，２には、ジグザグスキャンの規則性に着目して、読み出し順序を制御する装置が記載されている。

しかしながら、前記画像データ符号化装置では、ジグザグスキャンのために、８×８（＝６４）画素のデータを格納するローカルメモリ５ａに加えて、ＲＯＭを用いたルックアップテーブルや専用のハードウエアを用いたアドレス生成部５ｃが必要になり、回路規模が大きくなるという課題があった。

本発明は、簡単な回路構成でジグザグにデータを読み出すことができるジグザグデータ発生回路を提供すること目的としている。

本発明は、アドレス信号に従ってシーケンシャルに与えられる画像データの順序を入れ替えて所定の順番に出力するジグザグデータ発生回路において、選択信号で書込動作が指定されたときには、第１の入力側に共通に与えられる前記画像データを個別に与えられる書込クロックに従って保持し、該選択信号で読出動作が指定されたときには、第２の入力側に与えられるデータを共通に与えられるシフトクロックに従って保持する複数のレジスタと、前記アドレス信号をデコードし、該アドレス信号の値に応じた信号を前記書込クロックとして対応する前記レジスタに与えるアドレスデコーダとを備え、前記複数のレジスタは、各出力側を次のレジスタの第２の入力側に順次接続してシフトレジスタを構成可能としたことを特徴としている。

本発明では、読出動作時にスキャンレジスタを構成する個々のレジスタに、書込動作時に、アドレス信号に基づいて予め読み出す順番に従って画像データを保持するようにしている。これにより、読出順序を変換するためのルックアップテーブルや専用のハードウエアを必要とせずジグザグスキャンが可能になり、回路構成を簡素化することができるという効果がある。

スキャンレジスタを複数に分割しておき、読出動作時にこれらのスキャンレジスタを順番に読み出すように構成すると、同時にスキャン動作を行うレジスタの数を減少させることができ、シフト動作による消費電流を低減させることができる。

この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。

図１は、本発明の実施例１を示すジグザグデータ発生回路の構成図である。
このジグザグデータ発生回路は、例えば図２中の符号化部５のローカルメモリ５ａとアドレス生成回路５ｃに代えて設けられるもので、離散コサイン変換された８×８画素からなるブロックの画像データをジグザグスキャンによって順序を入れ替えて読み出して符号化回路５ｂに出力するものである。

このジグザグデータ発生回路は、１ブロック分の６４個の画像データを保持して順番に出力するための縦続接続された６４個のレジスタ（ＲＥＧ）１０_ｉ（但し、ｉ＝１〜６４）、画像データの読み出しの順番に従ってその画像データを格納するレジスタ１０_ｉを選択するアドレスデコーダ２１，２２、及びＡＮＤゲート３１，３２を有している。各レジスタ１０_ｉは同一構成で、例えばレジスタ１０_１に示したように、セレクタ１１、ＦＦ(Flip-Flop）１２及びＯＲゲート１３で構成されている。

セレクタ１１は、選択信号ＳＥＬに従って、システムバスから与えられる画像データＤＡＴまたは後段のレジスタ１０の出力信号のいずれか一方を選択するもので、例えば選択信号ＳＥＬがレベル“Ｈ”の時に入力端子Ａに与えられる画像データＤＡＴを、レベル“Ｌ”の時には入力端子Ｂに与えられる後段の出力信号を選択するようになっている。初段のレジスタであるレジスタ１０₆₄のセレクタ１１の入力端子Ｂは、“Ｌ”（または“Ｈ”）に固定接続されている。

ＦＦ１２は、セレクタ１１で選択されて入力端子Ｄに与えられる信号を、クロック端子Ｃに与えられる信号のタイミングで保持して出力端子Ｑから出力するものである。ＦＦ１２の出力端子Ｑは、前段のレジスタ１０のセレクタに接続されている。なお、最終段のレジスタであるレジスタ１０_１のＦＦ１２の出力端子Ｑは、符号化回路５ｂに接続されている。ＯＲゲート１３の第１の入力端子には、後述するアドレスデコーダ２２から、レジスタ１０_ｉ毎に異なる書込許可信号Ａｊ（但し、ｊ＝０〜６３）が与えられ、第２の入力端子には符号化回路５ｂから共通のシフトクロック信号ＳＣＫが与えられるようになっている。そして、ＯＲゲート１３の出力端子がＦＦ１２のクロック端子Ｃに接続されている。

アドレスデコーダ２１は、システムバスから与えられるアドレス信号ＡＤＲの上位ビットの信号ＵＡＤを解読してこのジグザグデータ発生回路が選択されているか否かを判定し、選択されているときにイネーブル信号ＥＮＡを“Ｈ”にするものである。イネーブル信号ＥＮＡは、ＡＮＤゲート３１，３２の第１の入力端子に与えられている。

ＡＮＤゲート３１の第２の入力端子には、システムバス上の画像データＤＡＴをジグザグデータ発生回路に書き込むときに“Ｈ”となる書込制御信号ＷＥが与えられ、このＡＮＤゲート３１から選択信号ＳＥＬが出力されるようになっている。また、ＡＮＤゲート３２の第２の入力端子には、システムバス上のクロック信号ＣＬＫが与えられ、このＡＮＤゲート３２から書込クロック信号ＷＣＫが出力されるようになっている。

一方、アドレスデコーダ２２は、アドレス信号ＡＤＲの下位６ビットの信号ＬＡＤを解読し、この信号ＬＡＤの値ｊに対応する出力端子に書込クロック信号ＷＣＫを書込許可信号Ａｊとして出力するものである。アドレスデコーダ２２から出力される書込許可信号Ａｊは、読み出し順にシフトレジスタを構成するように接続されたレジスタ１０_ｉに与えられるようになっている。即ち、ｉ番目のレジスタ１０_ｉには、ｉ番目に読み出すべきアドレスｊに対応する書込許可信号Ａｊが与えられるようになっている。

このジグザグデータ発生回路の場合、レジスタ１０_１には書込許可信号Ａ０が与えられ、２番目のレジスタ１０_２には書込許可信号Ａ１が与えられ、３番目のレジスタ１０_３には書込許可信号Ａ８が与えられ、４番目のレジスタ１０_４には書込許可信号Ａ１６が与えられている。以下同様で、最後部のレジスタ１０₆₁，１０₆₂，１０₆₃，１０₆₄には、それぞれ書込許可信号Ａ４７，Ａ５，Ａ６２，Ａ６３が与えられている。

次に、動作を説明する。
システムバスに接続されたＲＡＭから、離散コサイン変換されて量子化された１ブロック分の画像データＤＡＴが、クロック信号ＣＬＫに同期して、アドレス信号ＡＤＲに従ってシーケンシャルに読み出される。画像データＤＡＴはアドレス信号ＡＤＲと共に、シーケンシャルに、このジグザグデータ発生回路に与えられる。アドレス信号ＡＤＲの上位ビットの信号ＵＡＤはアドレスデコーダ２１で解読され、イネーブル信号ＥＮＡは“Ｈ”となる。

このとき、書込制御信号ＷＥは“Ｈ”であるのでＡＮＤゲート３１から出力される選択信号ＳＥＬは“Ｈ”となり、各レジスタ１０_ｉのセレクタ１１では入力端子Ａ側が選択され、システムバス上の画像データＤＡＴがＦＦ１２の入力端子Ｄに与えられる。また、ＡＮＤゲート３２からは、クロック信号ＣＬＫと同じタイミングの書込クロック信号ＷＣＫが出力される。

一方、アドレス信号ＡＤＲの下位６ビットの信号ＬＡＤはアドレスデコーダ２２で解読され、書込クロック信号ＷＣＫと同じタイミングで該当する下位アドレスの値ｊに応じた書込許可信号Ａｊが出力される。

システムバス上のアドレス信号ＡＤＲの下位６ビットの信号ＬＡＤの値ｊは、０から６３まで順次１ずつ増加し、これと同時にそのアドレスｊに対応する画像データＤＡＴが出力される。これにより、各レジスタ１０_ｉには、そのレジスタ１０_ｉに与えられる書込許可信号Ａｊのタイミングで画像データＤＡＴが書き込まれる。

レジスタ１０_１〜１０₆₄へのデータ書き込みが完了すると、イネーブル信号ＥＮＡは“Ｌ”となり、選択信号ＳＥＬと書込クロック信号ＷＣＫは“Ｌ”に固定される。この時点で、ｉ番目のレジスタ１０_ｉには、ｉ番目に読み出すべきアドレスｊの画像データＤＡＴが格納されている。

選択信号ＳＥＬが“Ｌ”となったことにより、各レジスタ１０_ｉ内のセレクタ１１は入力端子Ｂ側に切り替えられ、６４個のレジスタ１０_１〜１０₆₄によるシフトレジスタが構成される。この状態で、符号化回路５ｂから各レジスタ１０_ｉにシフトクロック信号ＳＣＫを与えると、レジスタ１０_１に保持されているデータが符号化回路５ｂに出力されると共に、レジスタ１０_ｉに保持されているデータはレジスタ１０_i-1 に移動する。また、レジスタ１０₆₄のデータは、“Ｌ”（または“Ｈ”）となる。従って、シフトクロック信号ＳＣＫを順次与えることにより、ジグザグスキャンの順番に画像データＤＴが読み出される。

なお、このジグザグデータ発生回路では、レジスタ１０₆₄の入力端子Ｂを“Ｌ”に固定しているが、この入力端子Ｂに、他のスキャンチェーンのスキャン出力データ端子或いはスキャン入力端子からの入力データを接続し、レジスタ１０_１の出力端子を他のスキャンチェーンのスキャン入力データ端子或いはスキャン出力端子に接続することにより、スキャンテスト時のスキャンチェーンとしても使用することができる。この場合も、スキャンシフト時には、選択信号ＳＥＬが“Ｌ”となって各レジスタ１０_ｉによって入力端子Ｂが選択され、シフト動作が行われる。

以上のように、この実施例１のジグザグデータ発生回路は、データ読み出し時にシフトレジスタを構成するよう設けられた６４個のレジスタ１０_ｉと、このシフトレジスタから読み出した画像データＤＴがジグザグスキャンの順番になるように、データ書き込みの順番を指定する書込許可信号Ａｊを生成して対応するレジスタ１０_ｉに与えるアドレスデコーダ２２を有している。これにより、ＲＡＭによるローカルメモリ、及びＲＯＭによるルックアップテーブルや専用のハードウエアによるアドレス生成部を必要とせず、簡単な回路構成でジグザグに画像データを読み出すことができるという利点がある。

更に、レジスタ１０_ｉはスキャンテスト時のスキャンチェーンの一部としても利用することができるので、スキャンチェーン用のレジスタの数を削減することができるという利点がある。

なお、本発明は、上記実施例１に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（１） ジグザグスキャンの対象となる１ブロックを８画素×８画素としたが、１ブロックの画素数はこれに限定するものではない。
（２） ジグザグスキャンの順番は、図２（ｂ）の順に限定するものではない。
（３） システムバスを介してジグザグデータ発生回路へ画像データの書き込みを行うように説明したが、ＤＣＴ部や量子化部からジグザグデータ発生回路へ画像データを直接書き込むようにしても良い。
（４） レジスタ１０₆₄のセレクタ１１の入力端子Ｂを“Ｌ”または“Ｈ”に固定接続しているが、レジスタ１０_１のＦＦ１２の出力端子Ｑを、このレジスタ１０₆₄のセレクタ１１の入力端子Ｂに接続してループ状のシフトレジスタを構成するようにしても良い。これにより、同じ画像データを何回でも繰り返して読み出すことができる。これは、例えば符号化回路で圧縮符号化した結果、所定のビットレートにならなかったときに、再度読み出して異なる圧縮率で再符号化する場合の処理を簡素化できるという利点がある。
（５） レジスタ１０₆₄のセレクタ１１の入力端子Ｂを“Ｌ”または“Ｈ”に固定接続しているが、この入力端子Ｂに外部接続用のテスト端子からテストデータを入力できるようにしても良い。これにより、スキャンテストを行うことができる。

図３は、本発明の実施例２を示すジグザグデータ発生回路の主要部の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。

図１のジグザグデータ発生回路では、６４個のレジスタ１０_１〜１０₆₄を１つのシフトレジスタになるように接続していたが、この図３のジグザグデータ発生回路では、それぞれ８個のレジスタ１０_１〜１０_８，１０_９〜１０₁₆，…，１０₅₇〜１０₆₄からなる８個のシフトレジスタＳＲＧ０，ＳＲＧ１，…，ＳＲＧ７を構成している。これらの８個のシフトレジスタＳＲＧ０〜ＳＲＧ７には、シフトクロックＳＣＫがセレクタ３３によって切り替えられて、それぞれシフトクロックＳＣＫ０〜ＳＣＫ７として与えられるようになっている。更に、これらの８個のシフトレジスタＳＲＧ０〜ＳＲＧ７からシフトして出力されるデータは、セレクタ３４によって切り替えられて符号化回路５ｂに与えられるようになっている。

シフトクロックＳＣＫは６ビットの２進カウンタ３５によってカウントされ、この２進カウンタ３５の上位３ビットのカウント値が選択信号ＳＥＬＡとして、セレクタ３３，３４に与えられるようになっている。なお、この図３では省略しているが、各レジスタ１０_１〜１０₆₄には、図１と同様に、画像データＤＡＴ、選択信号ＳＥＬ、及び対応する書込許可信号Ａ０〜Ａ６３が与えられるようになっている。

このジグザグデータ発生回路における各レジスタ１０_ｉへの画像データＤＡＴの書込動作は、図１のジグザグデータ発生回路の書込動作と同じである。

一方、読み出し時には、符号化回路５ｂから与えられるシフトクロックＳＣＫがカウンタ３５でカウントされる。そして、カウンタ３５のカウント値が０〜７の時に、選択信号ＳＥＬＡが０となる。これにより、セレクタ３３，３４によってシフトレジスタＳＲＧ０が選択され、このシフトレジスタＳＧＲ０にシフトクロックＳＣＫ０が与えられ、シフトレジスタＳＲＧ０から読み出された画像データＤＴが符号化回路５ｂに出力される。

カウンタ３５のカウント値が８〜１５の時には選択信号ＳＥＬＡが１となり、シフトレジスタＳＲＧ１が選択され、このシフトレジスタＳＧＲ１の画像データＤＴが符号化回路５ｂに出力される。以下同様に、選択信号ＳＥＬＡが２，３，…，７となり、シフトレジスタＳＲＧ２，ＳＲＧ３，…，ＳＲＧ７の画像データＤＴが順次読み出されて符号化回路５ｂに出力される。

以上のように、この実施例２のジグザグデータ発生回路は、６４個のレジスタ１０_１〜１０₆₄を、８個単位に分割して８個のシフトレジスタＳＲＧ０〜ＳＲＧ７を構成している。これにより、読み出し時には８個のレジスタ１０だけがシフト動作を行うので、実施例１に比べて読み出し時のシフト動作による消費電力と雑音を低減することができるという利点がある。

なお、本発明は、上記実施例２に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（１） ６４個のレジスタ１０_１〜１０₆₄を８個単位に分割して８個のシフトレジスタＳＲＧ０〜ＳＲＧ７を構成しているが、分割の方法はこれに限定するものではない。但し、分割方法に合わせて選択信号ＳＥＬＡの生成方法を変更する必要がある。
（２） 実施例１の変形例（４）と同様に、シフトレジスタＳＲＧ０〜ＳＲＧ７毎に、最終段のレジスタの出力を初段のレジスタの入力側に戻すようにしても良い。

実施例１，２のジグザグデータ発生回路では、アドレス信号ＡＤＲに従ってシーケンシャルに与えられる画像データＤＡＴを、ジグザグスキャンで読み出す順番に６４個のレジスタ１０_１〜１０₆₄に格納し、１ブロック分の画像データを格納した後、これらのレジスタ１０_１〜１０₆₄によってシフトレジスタを構成して順次読み出すようにしている。

これに対し、この実施例３は、例えばアドレス０と１の画像データＤＡＴのように、読み出す順番を入れ替える必要のないものはレジスタに格納せずにそのまま符号化回路に出力し、読み出し順番を変更する必要のある画像データＤＡＴだけをレジスタに格納することにより、レジスタの数を削減すると共に、処理時間の短縮を図るものである。

図４は、本発明の実施例３を示すジグザグデータ発生回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。

このジグザグデータ発生回路は、図１中のレジスタ１０と同じ構成のレジスタを４個縦続接続したレジスタチェーンＲＣＨ０、８個縦続接続したレジスタチェーンＲＣＨ１、１２個縦続接続したレジスタチェーンＲＣＨ２、１１個縦続接続したレジスタチェーンＲＣＨ３、６個縦続接続したレジスタチェーンＲＣＨ４、及び３個縦続接続したレジスタチェーンＲＣＨ５の、６個のレジスタチェーンを有している。レジスタチェーンＲＣＨ０〜ＲＣＨ５を構成する各レジスタには、量子化部３からの画像データＤＡＴが共通に与えられるようになっている。

更にこのジグザグデータ発生回路は、セレクタ３６，３７，３８と、シーケンス制御部４０と、アドレスデコーダ２２Ａを有している。セレクタ３６は、シーケンス制御部４０から出力されるシフトクロックＳＣＫを、同じシーケンス制御部４０から与えられる選択信号ＳＥＬＢに従って、レジスタチェーンＲＣＨ０〜ＲＣＨ５の内の対応するレジスタチェーンの各レジスタに供給するものである。

セレクタ３７は、シーケンス制御部４０から与えられる選択信号ＳＥＬＢに従って、レジスタチェーンＲＣＨ０〜ＲＣＨ５の内の対応するレジスタチェーンからシフトして読み出される画像データを選択して出力するものである。セレクタ３７の出力側は、セレクタ３８の入力端子Ｂに接続されている。

セレクタ３８は、シーケンス制御部４０から与えられる選択信号ＳＥＬＣに従って、入力端子Ｂに与えられるセレクタ３７からの画像データ、または入力端子Ａに与えられる量子化部３からの画像データＤＡＴのいずれかを選択して、符号化回路５ｂに出力するものである。ここでは、選択信号ＳＥＬＣが“Ｈ”のとき入力端子Ａ、“Ｌ”のとき入力端子Ｂが選択されるものとする。

タイミング制御部４０は、クロック信号ＣＬＫをカウントするカウンタ４１を有し、このカウンタ４１のカウント値に応じて、前記シフトクロックＳＣＫ、選択信号ＳＥＬＢ，ＳＥＬＣの他、量子化部３に対するウエイト信号ＷＡＩＴと、レジスタチェーンＲＣＨ０〜ＲＣＨ５内の各レジスタに対する選択信号ＳＥＬと、アドレスデコーダ２２Ａに対する書込クロック信号ＷＣＫ及びアドレス信号ＡＤＲと、符号化回路５ｂに対するイネーブル信号ＥＮ等を生成して出力するものである。

アドレスデコーダ２２Ａは、図１中のアドレスデコーダ２２とほぼ同様に、６ビットのアドレス信号ＡＤＲを解読し、このアドレス信号ＡＤＲの値ｊに対応する出力端子に書込クロック信号ＷＣＫを書込許可信号Ａｊとして出力するものである。但し、６４の全アドレスに対する書込許可信号Ａｊではなく、レジスタチェーンＲＣＨ０〜ＲＣＨ５を構成する４４個のレジスタに対応した書込許可信号だけを出力するようになっている。なお、図中のレジスタチェーンを構成するレジスタを示すフロック内には、アドレスデコーダ２２Ａから出力されて与えられる書込許可信号Ａｊを対応付けて示している。

図５は、図４の動作を示す信号波形図である。以下、この図５を参照しつつ、図４の動作を説明する。

クロック信号ＣＬＫに同期して、シーケンス制御部４０のカウンタ４１が０から順次１ずつ増加する。カウンタ４１のカウント値が０〜１６の間、このカウント値はアドレス信号ＡＤＲとしてアドレスデコーダ２２Ａと量子化部３に与えられる。これにより、量子化部３からアドレス０〜１６の画像データＤＡＴが順次出力される。

まず、アドレス信号ＡＤＲが０，１のとき、シーケンス制御部４０から出力される選択信号ＳＥＬＣが“Ｈ”となり、量子化部３から出力されたアドレス０，１の画像データＤＡＴは、セレクタ３８を介して画像データＤＴとしてそのまま符号化回路５ｂに出力される。このとき、シーケンス制御部４０から符号化回路５ｂに出力されるイネーブル信号ＥＮは“Ｈ”となり、符号化回路５ｂでは、与えられた画像データＤＴを有効なデータと認識して圧縮符号化処理を行う。

アドレス信号ＡＤＲが２〜７のとき、イネーブル信号ＥＮは“Ｌ”となり、選択信号ＳＥＬは“Ｈ”となって、クロック信号ＣＬＫに同期した書込クロック信号ＷＣＫが出力される。これにより、各レジスタ１０_ｉには量子化部３からの画像データＤＡＴが共通に与えられ、アドレスデコーダ２２Ａからアドレス信号ＡＤＲの値ｊに応じて順次出力される書込許可信号Ａｊによって、対応するレジスタ１０_ｉにその画像データが格納される。

アドレス信号ＡＤＲが８のとき、選択信号ＳＥＬＣとイネーブル信号ＥＮが“Ｈ”となり、量子化部３から出力されたアドレス８の画像データＤＡＴは、セレクタ３８を介して画像データＤＴとしてそのまま符号化回路５ｂに出力される。

アドレス信号ＡＤＲが９〜１５のとき、イネーブル信号ＥＮは“Ｌ”となり、選択信号ＳＥＬは“Ｈ”となって、クロック信号ＣＬＫに同期した書込クロック信号ＷＣＫが出力される。これにより、量子化部３から順次出力される画像データＤＡＴは、アドレスデコーダ２２Ａから順次出力される書込許可信号Ａｊに従って、対応するレジスタ１０_ｉに格納される。

アドレス信号ＡＤＲが１６のとき、選択信号ＳＥＬＣとイネーブル信号ＥＮが“Ｈ”となり、量子化部３から出力されたアドレス１６の画像データＤＡＴは、セレクタ３８を介して画像データＤＴとしてそのまま符号化回路５ｂに出力される。

アドレス信号ＡＤＲが１６まで進むと、次のクロック信号ＣＬＫでウエイト信号ＷＡＩＴが“Ｈ”となり、このアドレス信号ＡＤＲの増加は停止する。これにより、量子化部３からの画像データＤＡＴの出力は一時停止される。また、選択信号ＳＥＬ，ＳＥＬＣは“Ｌ”、選択信号ＳＥＬ２は“０”、イネーブル信号ＥＮは“Ｈ”となり、クロック信号ＣＬＫに同期してシフトクロックＳＣＫが出力される。これにより、選択信号ＳＥＬＢによって選択されたレジスタチェーンＲＣＨ０の画像データがシフトして出力され、セレクタ３７，３８を介して画像データＤＴとして符号化回路５ｂに出力される。従って、符号化回路５ｂには、アドレス９，２，３，１０の画像データＤＴが順次与えられる。レジスタチェーンＲＣＨ０を構成する４個のレジスタ１０の画像データＤＴがすべて出力されると、ウエイト信号ＷＡＩＴは“Ｌ”に戻り、次のクロック信号ＣＬＫの立ち上がりでアドレス信号ＡＤＲは１７となる。

アドレス信号ＡＤＲが１７のとき、選択信号ＳＥＬＣとイネーブル信号ＥＮが“Ｈ”となり、量子化部３から出力されたアドレス１７の画像データＤＡＴは、セレクタ３８を介して画像データＤＴとしてそのまま符号化回路５ｂに出力される。

このように、量子化部３からの入力をそのまま符号化回路５ｂに出力できる画像データＤＡＴをセレクタ３８を介してそのまま符号化回路５ｂへ出力する処理と、読み出しの順番が後になる画像データＤＡＴをレジスタチェーンＲＣＨに一旦格納しておく処理と、読み出しの順番に構成されたレジスタチェーンＲＣＨに画像データＤＡＴが揃った時点で量子化部３からの入力を一時停止してこのレジスタチェーンＲＣＨの画像データＤＡＴをシフトして符号化回路５ｂへ出力する処理とを組み合わせることにより、ジグザグスキャンの順番に画像データＤＴが読み出される。

以上のように、この実施例３のジグザグデータ発生回路は、読み出しの順番を入れ替えるために画像データＤＡＴを読み出し順に格納する複数のレジスタチェーンＲＣＨと、これらのレジスタチェーンＲＣＨから読み出した画像データＤＡＴと量子化回路３から入力される画像データＤＡＴを切り替えて符号化回路５ｂに出力するセレクタ３７，３８と、画像データＤＡＴの入出力の順序を制御するシーケンス制御部４０を有している。これにより、レジスタ１０の削減（６４→４４）と処理時間の短縮ができるという利点がある。

なお、本発明は、上記実施例３に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（１） ４４個のレジスタで６個のレジスタチェーンＲＣＨ０〜５を構成しているが、構成方法はこれに限定するものではない。
（２） 出力側のセレクタ３７，３８は１つにまとめても良い。その場合、選択信号ＳＥＬＢ，ＳＥＬＣも統合する必要がある。
（３） シーケンス制御部４０による処理の順序は、図５に例示した順序に限定するものではない。

図６は、本発明の実施例４を示すジグザグデータ発生回路の構成図であり、図４中の要素と共通の要素には共通の符号が付されている。

このジグザグデータ発生回路は、図４の回路に、ＦＩＦＯ(First-In First-Out)バッファ５０を追加し、これに対応してセレクタ３８とシーケンス制御部４０に代えて機能の異なるセレクタ３９とシーケンス制御部４０Ａを設けたものである。

ＦＩＦＯバッファ５０は、入力制御信号ＩＮのタイミングに従って画像データＤＡＴを取り込み、その取り込んだ画像データＤＡＴを出力制御信号ＯＵＴのタイミングに従って取り込んだ順に出力するものである。セレクタ３９は、選択信号ＳＥＬ４に従って、量子化部３からの画像データＤＡＴ、セレクタ３７の出力信号、及びＦＩＦＯバッファ５０の出力信号のいずれかを選択し、画像データＤＴとして符号化回路５ｂに出力するものである。

シーケンス制御部４０Ａは、図４のシーケンス制御部４０と同様の機能に加えて、ＦＩＦＯバッファ５０に対する入力制御信号ＩＮと出力制御信号ＯＵＴ、及びセレクタ３９に対する選択信号ＳＥＬＤを生成する機能を有している。更に、このシーケンス制御部４０Ａは、各レジスタチェーンＲＣＨ０〜ＲＣＨ５毎に、レジスタ１０のセレクタ１１に対する選択信号ＳＥＬ０〜ＳＥＬ５を生成して出力する機能を有している。但し、ウエイト信号ＷＡＩＴを生成する機能は削除されている。

図７は、図６の動作を示す信号波形図である。以下、この図７を参照しつつ、図６の動作を説明する。

クロック信号ＣＬＫに同期してシーケンス制御部４０Ａのカウンタ４１が０から順次１ずつ増加し、そのカウント値がアドレス信号ＡＤＲとしてアドレスデコーダ２２Ａと量子化部３に与えられ、これにより、量子化部３からアドレス信号ＡＤＲに従って画像データＤＡＴが順次出力される。この動作は、実施例３と同じである。

アドレス信号ＡＤＲが０〜１６のときの動作は、図５と全く同じである。
アドレス信号ＡＤＲが１６まで進むと、次のクロック信号ＣＬＫでアドレス信号ＡＤＲは１７となる。

アドレス信号ＡＤＲが１７のとき、シーケンス制御部４０ＡからＦＩＦＯバッファ５０に対して入力制御信号ＩＮが出力され、アドレス１７の画像データＤＡＴがＦＩＦＯバッファ５０に取り込まれる。

また、選択信号ＳＥＬＢは“０”となってセレクタ３６，３７によってレジスタチェーンＲＣＨ０が選択され、選択信号ＳＥＬＤが“１”となってセレクタ３９によってセレクタ３７の出力信号が選択される。更に、選択信号ＳＬＥ０が“Ｌ”、イネーブル信号ＥＮは“Ｈ”となり、クロック信号ＣＬＫに同期してシフトクロックＳＣＫが出力される。これにより、レジスタチェーンＲＣＨ０のデータがシフトして出力され、アドレス９の画像データＤＡＴが、セレクタ３７，３８を介して画像データＤＴとして符号化回路５ｂに出力される。

アドレス信号ＡＤＲが１８〜２０のとき、引き続いて選択信号ＳＬＥ０が“Ｌ”、イネーブル信号ＥＮは“Ｈ”となり、クロック信号ＣＬＫに同期してシフトクロックＳＣＫが出力される。これにより、レジスタチェーンＲＣＨ０のデータがシフトして出力され、アドレス２，３，１０の画像データＤＡＴが画像データＤＴとして出力される。

一方、選択信号ＳＥＬ１〜５は“Ｈ”であり、クロック信号ＣＬＫに同期して書込クロック信号ＷＣＫが出力される。これにより、量子化部３からの出力されるアドレス１８〜２９の画像データＤＡＴは、アドレスデコーダ２２Ａからアドレス信号ＡＤＲの値ｊに応じて出力される書込許可信号Ａｊに従って、対応するレジスタ１０_ｉに格納される。

従って、この期間には、レジスタチェーンＲＣＨ０の各レジスタ１０からの画像データＤＡＴの読み出しと、レジスタチェーンＲＣＨ１〜ＲＣＨ５の該当するレジスタ１０への画像データＤＡＴの書き込みが並行して行われる。

アドレス信号ＡＤＲが２１のとき、選択信号ＳＥＬＤが“２”となり、シーケンス制御部４０ＡからＦＩＦＯバッファ５０に対して出力制御信号ＯＵＴが出力される。これにより、ＦＩＦＯバッファ５０に取り込まれていたアドレス１７の画像データＤＡＴが、セレクタ３９を介して画像データＤＴとして出力される。これと同時に、書込クロック信号ＷＣＫが出力され、アドレス２１の画像データＤＡＴが、書込許可信号Ａ２１によって、対応するレジスタ１０_ｉに格納される。

アドレス信号ＡＤＲが２２，２３のとき、イネーブル信号ＥＮは“Ｌ”となり、選択信号ＳＥＬ０〜５は“Ｈ”となって、クロック信号ＣＬＫに同期した書込クロック信号ＷＣＫが出力される。これにより、量子化部３から順次出力される画像データＤＡＴは、アドレスデコーダ２２Ａから順次出力される書込許可信号Ａ２２，Ａ２３に従って、対応するレジスタ１０に格納される。

アドレス信号ＡＤＲが２４のとき、選択信号ＳＥＬＤは“０”、イネーブル信号ＥＮは“Ｈ”となり、量子化部３から出力されたアドレス２４の画像データＤＡＴは、セレクタ３９を介して画像データＤＴとしてそのまま符号化回路５ｂに出力される。

このように、量子化部３から入力された画像データＤＡＴをそのタイミングで符号化セレクタ３８を介してそのまま符号化回路５ｂへ出力する処理と、読み出しの順番が後になる画像データＤＡＴをレジスタチェーンＲＣＨに一旦格納しておく処理と、レジスタチェーンＲＣＨに既に格納されている画像データを先に出力するために、入力された画像データを一旦ＦＩＦＯバッファ５０に取り込む処理と、レジスタチェーンＲＣＨに揃った画像データＤＡＴをシフトして符号化回路５ｂへ出力する処理と、ＦＩＦＯバッファ５０に取り込んだ画像データを読み出して符号化回路５ｂに出力する処理を組み合わせることにより、ジグザグスキャンの順番に画像データＤＴが読み出される。

以上のように、この実施例４のジグザグデータ発生回路は、読み出しの順番を入れ替えるために画像データＤＡＴを読み出し順に格納する複数のレジスタチェーンＲＣＨと、画像データＤＡＴを一旦取り込み、その取り込んだ順次読み出すことができるＦＩＦＯバッファ５０を有している。更に、このジグザグデータ発生回路は、量子化回路３から入力される画像データＤＡＴと、レジスタチェーンＲＣＨからシフトして読み出される画像データＤＡＴと、ＦＩＦＯバッファ５０から読み出される画像データＤＡＴを切り替えて符号化回路５ｂに出力するセレクタ３７，３９と、画像データＤＡＴの入出力の順序を制御するシーケンス制御部４０Ａを有している。これにより、実施例３と同様の利点に加えて、量子化部３からの画像データＤＡＴの入力を一時停止する必要がなくなると共に、この量子化部３からの画像データＤＡＴの入力と符号化回路５ｂへの画像データＤＴの出力とを並行して行うことが可能になり、処理時間を更に短縮することができるという利点がある。

なお、本発明は、上記実施例４に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（１） ４４個のレジスタで６個のレジスタチェーンＲＣＨ０〜５を構成しているが、構成方法はこれに限定するものではない。
（２） 出力側のセレクタ３７，３９は１つにまとめても良い。その場合、選択信号ＳＥＬＢ，ＳＥＬＤも統合する必要がある。
（３） シーケンス制御部４０Ａによる処理の順序は、図７に例示した順序に限定されない。

本発明の実施例１を示すジグザグデータ発生回路の構成図である。 従来の画像データ符号化装置の概略の構成図である。 本発明の実施例２を示すジグザグデータ発生回路の主要部の構成図である。 本発明の実施例３を示すジグザグデータ発生回路の構成図である。 図４の動作を示す信号波形図である。 本発明の実施例４を示すジグザグデータ発生回路の構成図である。 図６の動作を示す信号波形図である。

符号の説明

３ 量子化部
５ｂ 符号化回路
１０_ｉ レジスタ
１１，３３，３４，３６〜３９ セレクタ
１２ ＦＦ
１３ ＯＲゲート
２１，２２，２２Ａ アドレスデコーダ
３１，３２ ＡＮＤゲート
３５ ２進カウンタ
４０，４０Ａ シーケンス制御部
５０ ＦＩＦＯバッファ
ＳＲＧ０〜ＳＲＧ７ シフトレジスタ
ＲＣＨ０〜ＲＣＨ５ レジスタチェーン

Claims (6)

1. アドレス信号に従ってシーケンシャルに与えられる画像データの順序を入れ替えて所定の順番に出力するジグザグデータ発生回路であって、
   選択信号で書込動作が指定されたときには、第１の入力側に共通に与えられる前記画像データを個別に与えられる書込クロックに従って保持し、該選択信号で読出動作が指定されたときには、第２の入力側に与えられるデータを共通に与えられるシフトクロックに従って保持する複数のレジスタと、
   前記アドレス信号をデコードし、該アドレス信号の値に応じた信号を前記書込クロックとして対応する前記レジスタに与えるアドレスデコーダとを備え、
   前記複数のレジスタは、各出力側を次のレジスタの第２の入力側に順次接続してシフトレジスタを構成可能としたことを特徴とするジグザグデータ発生回路。
2. 前記シフトレジスタを構成する複数のレジスタの内の最終段のレジスタの出力側の信号を、初段のレジスタの第２の入力側に与えるように構成したことを特徴とする請求項１記載のジグザグデータ発生回路。
3. アドレス信号に従ってシーケンシャルに与えられるｍ×ｎ個（ｍ，ｎは正の整数）の画像データの順序を入れ替えて所定の順番に出力するジグザグデータ発生回路であって、
   選択信号で書込動作が指定されたときには、第１の入力側に共通に与えられる前記画像データを個別に与えられる書込クロックに従って保持し、該選択信号で読出動作が指定されたときには、第２の入力側に与えられるデータをシフトクロックに従って保持するｍ×ｎ個のレジスタと、
   前記アドレス信号をデコードし、該アドレス信号の値に応じた信号を前記書込クロックとして対応する前記レジスタに与えるアドレスデコーダとを備え、
   前記ｍ×ｎ個のレジスタは、ｍ個毎に分割されて、そのｍ個のレジスタ毎に各出力側を前記所定の順番に次のレジスタの第２の入力側に順次接続してｎ個のシフトレジスタを構成し、前記選択信号で読出動作が指定されたときには、該ｎ個のシフトレジスタ毎に順番に前記シフトクロックを与えて該シフトレジスタから順次画像データを出力するように構成したことを特徴とするジグザグデータ発生回路。
4. 前記各シフトレジスタを構成するｍ個のレジスタの内の最終段のレジスタの出力側の信号を、初段のレジスタの第２の入力側に与えるように構成したことを特徴とする請求項３記載のジグザグデータ発生回路。
5. アドレス信号に従ってシーケンシャルに与えられる画像データの順序を入れ替えて所定の順番に出力するジグザグデータ発生回路であって、
   第１の選択信号で書込動作が指定されたときには、第１の入力側に共通に与えられる前記画像データを個別に与えられる書込クロックに従って保持し、該第１の選択信号で読出動作が指定されたときには、第２の入力側に与えられるデータをシフトクロックに従って保持するレジスタを縦続接続した複数のレジスタチェーンと、
   前記アドレス信号をデコードし、該アドレス信号の値に応じた信号を前記書込クロックとして対応する前記レジスタに与えるアドレスデコーダと、
   第２の選択信号に基づいて前記複数のレジスタチェーンの内のいずれか１つに前記シフトクロックを与える第１のセレクタと、
   前記シーケンシャルに与えられる画像データまたは前記第１のセレクタで選択されたレジスタチェーンから読み出された画像データを、第３の選択信号に従って選択して出力する第２のセレクタと、
   クロック信号に基づいて前記アドレス信号、前記第１、第２及び第３の選択信号、前記書込クロック、並びに前記シフトクロックを生成するシーケンス制御部とを、
   備えたことを特徴とするジグザグデータ発生回路。
6. アドレス信号に従ってシーケンシャルに与えられる画像データの順序を入れ替えて所定の順番に出力するジグザグデータ発生回路であって、
   第１の選択信号で書込動作が指定されたときには、第１の入力側に共通に与えられる前記画像データを個別に与えられる書込クロックに従って保持し、該第１の選択信号で読出動作が指定されたときには、第２の入力側に与えられるデータをシフトクロックに従って保持するレジスタを縦続接続した複数のレジスタチェーンと、
   前記アドレス信号をデコードし、該アドレス信号の値に応じた信号を前記書込クロックとして対応する前記レジスタに与えるアドレスデコーダと、
   入力制御信号が与えられたときには前記シーケンシャルに与えられる画像データを取り込み、出力制御信号が与えられたときには取り込んだ順番に画像データを出力する先入れ先出しバッファと、
   第２の選択信号に基づいて前記複数のレジスタチェーンの内のいずれか１つに前記シフトクロックを与える第１のセレクタと、
   前記シーケンシャルに与えられる画像データ、前記第１のセレクタで選択されたレジスタチェーンから読み出された画像データ、または前記先入れ先出しバッファから出力された画像データを、第３の選択信号に従って選択して出力する第２のセレクタと、
   クロック信号に基づいて前記アドレス信号、前記第１、第２及び第３の選択信号、前記書込クロック、前記シフトクロック、前記入力制御信号、並びに前記出力制御信号を生成するシーケンス制御部とを、
   備えたことを特徴とするジグザグデータ発生回路。

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