KR100487366B1 - 블록 인터리빙 방법 및 그를 위한 장치 - Google Patents

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Abstract

본 발명은 통신 시스템에 관한 것으로, 특히 다양한 인터리빙 매개변수를 사용하는 이동통신 시스템에서의 블록 인터리빙 방법 및 그를 위한 장치에 관한 것이다.
이에 대해 본 발명에서는 다양한 매개변수를 갖는 블록 인터리버에 대해 구조적 자원의 추가 없이도 프레임들 간의 데이터 충돌을 막을 수 있는 블록 인터리빙 방법 및 그를 위한 장치를 제공한다.

Description

블록 인터리빙 방법 및 그를 위한 장치{Block interleaving method, and apparatus for the same}
본 발명은 통신 시스템에 관한 것으로, 특히 다양한 인터리빙 매개변수를 사용하는 이동통신 시스템에서의 블록 인터리빙 방법 및 그를 위한 장치에 관한 것이다.
일반적으로 통신 시스템에서는 전송 성능 향상을 위해 채널 코딩(channel coding)과 함께 인터리빙(interleaving)이 사용된다.
인터리빙은 전송 다이버시티(diversity)를 얻기 위해 통신 시스템이 채택하는 것이며, 이 인터리빙을 위한 인터리버의 종류로는 블록 인터리버(block interleaver), 컨벌루션널 인터리버(convolutional interleaver) 등이 있다.
이하의 설명은 블록 인터리버에 관한 것이다.
도 1은 종래의 블록 인터리빙 방법을 설명하기 위한 장치 구성을 나타낸 블록도이다.
도 1을 참조하면, 채널 코딩된 입력심볼은 인터리버 메모리(10)에 순차적으로 저장된다. 여기서 채널 코딩에는 에러 검출 및 수정이 가능한 코드가 사용되는데, 이하에서는 리드-솔로몬 코드(Reed-Solomon code)나 BCH 코드(Bose Chaudhuri Hockenghem code)와 같이 입력 코드에 일정한 중복도(redundancy)를 가하는 블록 코드가 사용된다. 이후 인터리빙 알고리즘에 따라 인터리버 메모리(10)에 저장된 심볼들을 읽는다. 이 때 채널 데이터 속도(channel data rate)에 따른 시간 간격으로 읽어낸 출력심볼들은 전송 매체를 통해 송신된다.
도 1에 도시된 인터리버 메모리(10)의 크기가 (N ×N)이라면, 입력심볼은 행 주소 0번지에서 행 주소 (N-1)번지까지 순차적으로 쓰여지며, 이후 인터리빙 알고리즘에 따라 매번 인터리버 메모리(10)의 읽기주소를 만들어 그 해당 주소에 저장된 데이터를 읽는다. 보통 인터리버 메모리(10)의 행(row)을 따라 순차적으로 쓰고, 열(column) 단위로 읽는다.
이에 대해 보다 상세히 설명하자면, 입력심볼은 인터리버 쓰기주소 발생기(interleaver write address generator)(20)에서 만들어진 쓰기주소(write address)에 순차적으로 저장된다. 여기서 인터리버 쓰기주소 발생기(20)는 0번지에서 (N-1)번지까지의 행 주소를 순차적으로 발생시킨다.
이렇게 인터리버 메모리(10)에 저장된 심볼들에 대해, 인터리버 읽기주소 발생기(interleaver read address generator)(30)가 인터리버 알고리즘에 따라 읽기주소(read address)를 발생시키면 그 해당 읽기주소에 저장되어 있던 심볼이 출력된다. 이 때 인터리버 읽기주소 발생기(30)의 읽기주소 발생을 위한 알고리즘에 사용되는 파라미터로는 인터리버 메모리 크기(N ×N), 인터리버 매개변수(m, J)가 있다.
매개변수 m은 인터리버 메모리(10)의 열 주소(column address)를 표현한 이진 주소값을 비트 인버젼(bit inversion)시킨 이진 주소값이며, 매개변수 J는 서로 인접된 심볼들간의 거리를 나타낸다.
여기서, 비트 인버젼에 대해 간단히 설명하면, 인터리버 메모리(10)의 크기가 (N ×N = 8 ×8)일 경우 열(column)을 나타내는 이진 주소값은 차례로 "0=000(2), 1=001(2), 2=010(2), 3=011(2), 4=100(2), 5=101(2), 6=110(2), 7=111(2)"이다. 이를 각각 비트 인버젼 시키면, "000(2)=0, 100(2)=4, 010(2)=2, 110 (2)=6, 001(2)=1, 101(2)=5, 011(2)=3, 111(2)=7" 이 된다. 다음에 설명될 비트 리버싱 연산(Bit Reversing Operation ; 이하, BRO 라 약칭함) 인터리버에 이 같은 비트 인버젼이 적용되어, 원래 열 주소값 순서대로 심볼을 출력시키지 않고 비트 인버젼된 열 주소값 순서대로 심볼을 출력시킨다.
다음은 상기한 파라미터들을 사용하는 종래의 BRO 인터리버에 대해 설명한다.
종래의 순방향 BRO 인터리버에는 인터리버 쓰기주소 발생기(20)가 발생시킨 0번지에서 (N-1)번지까지의 행 주소대로 입력심볼이 저장된다. 다음에 순방향 BRO 인터리버에 저장된 심볼들은 다음 식 1에 나타낸 주소(Ai)에 따라 출력된다.
상기한 식 1에서 i= 0 ~ (N-1) 이며, 는 x보다 크지 않는 최대 정수이다. 또한 BROm(y)는 y의 비트 인버젼시키는 연산자로써, 상기에서도 언급한 바와 같이 BRO 인터리버의 크기가 (8 ×8)일 경우에 BROm(6)=3이 된다.
반면에 순방향-역방향 BRO 인터리버에 저장된 심볼들은 다음 식 2와 식 3에 나타낸 주소(Ai)에 따라 출력된다.
상기한 식 2에서 i= 0,2,4,...,(N-2) 이고, 식 3에서 i= 1,3,5,...,(N-1) 이다.
순방향-역방향 BRO 인터리버에 저장된 짝수 번째 열 주소의 심볼들은 상기 식 2에 의한 읽기주소에 따라 출력되며, 저장된 홀수 번째 열 주소의 심볼들은 상기 식 3에 의한 읽기주소에 따라 출력된다. 이 때 심볼 출력은 상기한 식 2에 의한 짝수 번째 열 주소의 심볼부터 시작되며, 이후 홀수 번째 열 주소의 심볼들과 번갈아 가며 심볼 출력이 이루어진다.
상기에서 설명된 바와 같이 종래에는 채널 코딩을 거친 심볼들이 순차적으로 인터리버 메모리에 저장된 후 상기한 식들에 의한 읽기주소에 따라 출력되는 구성을 가진다.
그런데 이 때 만약 인터리버 메모리에 심볼들을 저장하는 시간이 인터리버 메모리로부터 심볼들을 읽어내는 시간보다 많이 걸릴 경우에는, 인터리버 메모리로부터 심볼을 읽어내기 위해 사용되는 여러 파라미터와 인터리버 처리 시간에 영향으로 이들 심볼들로 구성된 프레임들 간에 데이터 충돌이 발생한다. 이러한 데이터 충돌을 방지하기 위해서는 두 개의 인터리버 메모리를 사용하는 이중 버퍼링 구조를 가져야하므로 구조적 자원의 낭비를 가져온다.
본 발명의 목적은 상기한 점을 감안하여 안출한 것으로, 다양한 매개변수를 갖는 블록 인터리버에 대해 구조적 자원의 추가 없이도 프레임들 간의 데이터 충돌을 막을 수 있는 블록 인터리빙 방법 및 그를 위한 장치를 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 블록 인터리빙 방법의 특징은, 인터리버 메모리의 크기가 (N ×N), 상기 인터리버 메모리의 열 주소값을 비트 인버젼시킨 그 주소값이 m, 그리고 서로 인접한 심볼들간의 거리가 J일 경우, 입력되는 i번째 심볼을 y에 대해 비트 인버젼시키는 연산자인 BROm(y)를 포함한 의 주소에 저장하는 단계와, 상기 인터리버 메모리의 열 주소값의 열 순서에 따라 상기 저장된 심볼들을 순차적으로 출력하는 단계로 이루어진다.
바람직하게는, 상기 저장 단계가, 상기 인터리버 메모리의 크기가 (N ×N), 상기 인터리버 메모리의 열 주소값을 비트 인버젼시킨 그 주소값이 m, 그리고 서로 인접한 심볼들간의 거리가 J일 경우, 입력되는 i번째 심볼 중 짝수 번째 심볼이 y에 대해 비트 인버젼시키는 연산자인 BROm(y)를 포함한 의 주소에 저장되고, 나머지 홀수 번째 심볼이 의 주소에 저장된다.
상기한 목적을 달성하기 위한 블록 인터리빙 장치의 특징은, 입력되는 심볼들을 행 단위로 써서 저장하고, 그 저장된 심볼들을 열 단위로 읽어서 출력하는 인터리버 메모리와, 상기 인터리버 메모리의 크기가 (N ×N), 상기 인터리버 메모리의 열 주소값을 비트 인버젼시킨 그 주소값이 m, 그리고 서로 인접한 심볼들간의 거리가 J일 경우에, 입력되는 i번째 심볼이 y에 대해 비트 인버젼시키는 연산자인 BROm(y)를 포함한 의 주소에 저장되도록 하는 주소값을 발생시키는 인터리버 쓰기주소 발생기와, 상기 인터리버 메모리에 순차적인 열 주소값을 제공하는 인터리버 읽기주소 발생기를 포함하여 구성된다.
바람직하게는, 상기 인터리버 쓰기주소 발생기가, 상기 인터리버 메모리의 크기가 (N ×N), 상기 인터리버 메모리의 열 주소값을 비트 인버젼시킨 그 주소값이 m, 그리고 서로 인접한 심볼들간의 거리가 J일 경우에, 입력되는 i번째 심볼 중 짝수 번째 심볼이 y에 대해 비트 인버젼시키는 연산자인 BROm(y)를 포함한 의 주소에 저장되고, 나머지 홀수 번째 심볼이 의 주소에 저장되도록 하는 주소값을 발생시킨다.
이하 본 발명에 따른 블록 인터리빙 방법 및 그를 위한 장치에 대한 바람직한 일 실시 예를 첨부된 도면을 참조하여 설명한다.
본 발명에서는 채널 코딩된 입력심볼을 인터리버 메모리에 순차적으로 저장하는 기존과 달리 비트 인버젼된 행 주소값의 행 주소에 따라 저장시키며, 인터리버 메모리에 저장된 심볼들은 인터리버 메모리의 크기가 (N ×N)일 때 열 주소 0번지에서 열 주소 (N-1)번지까지 순차적으로 읽혀져 출력된다.
도 2는 본 발명의 블록 인터리빙 방법을 설명하기 위한 장치 구성을 나타낸 블록도이다.
도 2를 참조하면, 입력 코드에 일정한 중복도(redundancy)를 가함으로써 에러 검출 및 수정이 가능한 리드-솔로몬 코드(Reed-Solomon code)나 BCH 코드(Bose Chaudhuri Hockenghem code)와 같은 블록 코드로 채널 코딩된 입력심볼은 인터리버 메모리(100)에 저장된다. 이후 인터리버 메모리(100)에 저장된 심볼들을 0번지부터 (N-1)번지까지 순차적으로 읽어서 출력시킨다. 이 때 채널 데이터 속도(channel data rate)에 따른 시간 간격으로 읽어낸 출력심볼들은 전송 매체를 통해 송신된다.
도 2에 도시된 인터리버 메모리(100)의 크기가 (N ×N)이고 인터리버 메모리(100)에 행(row) 단위로 저장되고 열(column) 단위로 출력되는 경우, 입력심볼은 인터리버 쓰기주소 발생기(interleaver write address generator)(200)에서 여러 파라미터를 사용하여 만들어진 쓰기주소(write address)에 저장된다. 이 때 인터리버 쓰기주소 발생기(200)에서 사용되는 파라미터로는 인터리버 메모리 크기(N ×N)를 나타내는 파라미터와, 인터리버 메모리(100)의 행 주소(row address)를 표현한 이진 주소값을 비트 인버젼(bit inversion)시킨 이진 주소값을 나타낸 인터리버 매개변수(m)와 서로 인접된 심볼들간의 거리를 나타낸 매개변수(J)에 대한 각 파라미터를 사용한다. 이후 인터리버 읽기주소 발생기(300)는 0번지에서 (N-1)번지까지의 열 주소를 순차적으로 발생시켜 인터리버 메모리(100)에 저장된 심볼들이 출력되도록 한다.
앞에서도 언급한 비트 인버젼에 대해 설명한다. 인터리버 메모리(100)의 크기가 (N ×N = 8 ×8)일 때 행(row)을 나타내는 이진 주소값이 차례로 "0=000(2), 1=001(2), 2=010(2), 3=011(2), 4=100(2), 5=101(2), 6=110(2), 7=111(2)"이다. 이 이진 주소값들을 각각 비트 인버젼시키면 "000(2)=0, 100(2)=4, 010(2)=2, 110(2)=6, 001(2)=1, 101(2)=5, 011(2)=3, 111(2)=7" 이 된다.
본 발명에 따른 BRO 인터리버에는 이 같은 비트 인버젼이 적용되어, 순차적인 행 주소값대로 입력심볼을 저장시키지 않고, 비트 인버젼된 행 주소값 순서대로 심볼을 저장시킨다.
다음은 상기한 파라미터들을 사용하는 본 발명의 BRO 인터리버에 대해 설명한다.
본 발명에 따른 순방향 BRO 인터리버에는 입력심볼이 인터리버 쓰기주소 발생기(200)에서 발생된 다음 식 4의 주소(Ai)에 따라 저장된다.
상기한 식 4에서 i= 0 ~ (N-1) 이며, 는 x보다 크지 않는 최대 정수이다. 또한 BROm(y)는 y의 비트 인버젼시키는 연산자로써, 상기에서도 언급한 바와 같이 BRO 인터리버의 크기가 (8 ×8)일 경우에 BROm(0)=0, BROm(1)=4, BROm(2)=2, BROm(3)=6, BROm(4)=1, BROm(5)=5, BROm(6)=3, BROm(7)=7이 된다.
다음에 순방향 BRO 인터리버에 저장된 심볼들은 인터리버 읽기주소 발생기(300)가 발생시킨 0번지에서 (N-1)번지까지의 열 주소대로 출력된다.
반면에 순방향-역방향 BRO 인터리버에는 입력심볼들이 다음 식 5와 식 6에 나타낸 주소(Ai)에 따라 저장된다.
상기한 식 5에서 i= 0,2,4,...,(N-2) 이고, 식 6에서 i= 1,3,5,...,(N-1) 이다.
순방향-역방향 BRO 인터리버에는 짝수 번째 입력심볼들이 상기 식 5에 의한 쓰기주소에 따라 저장되며, 홀수 번째 입력심볼들은 상기 식 6에 의한 쓰기주소에 따라 저장된다. 이 때 상기한 식 5에 의한 짝수 번째 입력심볼이 먼저 저장되며, 이후 홀수 번째 입력심볼들과 번갈아 가며 저장된다.
다음에 순방향-역방향 BRO 인터리버에 저장된 심볼들은 인터리버 읽기주소 발생기(300)가 발생시킨 0번지에서 (N-1)번지까지의 열 주소대로 출력된다.
상기와 같은 동작을 위해 도 2에 도시된 인터리버 쓰기주소 발생기(200)는 다음 도 3과 같은 구성을 가진다.
도 3은 본 발명의 블록 인터리빙을 위한 인터리버 쓰기주소 발생기의 구조를 나타낸 도면이다.
도 3을 참조하면, 인터리버 쓰기주소 발생기는 0에서 (N-1)까지의 비트 카운터(counter)인 비트 증감기(210)와, 먹스(MUX)(240)와,비트의 입력 X에 대해 다음 식 7과 같은 출력 Y를 나타내는 인터리버 주소 계산기(250)를 포함하여 구성된다.
일단비트 증감기(210)는 비트의 출력값을 내보낸다.
다음 순방향 BRO 인터리버에서 먹스(240)는 비트 증감기(210)의 비트 출력값을 인터리버 주소 계산기(250)에 전달한다. 반면에 순방향-역방향 BRO 인터리버에서 먹스(240)는 이와 다르게 동작한다.
즉, 짝수 번째 입력심볼에 대해 먹스(240)는 비트 증감기(210)의 출력값을 1비트 자리내림하는 1/2 쉬프터(220)의 출력을 인터리버 주소 계산기(250)에 전달하며, 홀수 번째 입력심볼에 대해 먹스(240)는 비트 증감기(210)의 출력값과 인터리버 메모리의 크기(N ×N)를 입력으로 하여 배타적 논리합 연산(XOR)을 행하는 비트별 배타적 논리합 연산자(230)의 출력을 인터리버 주소 계산기(250)에 전달한다.
이후 인터리버 주소 계산기(250)는 전달된비트의 입력 X에 대해 다음 식 7의 출력을 발생시켜 인터리버 메모리에 쓰기주소를 제공한다.
본 발명에서는 도시되지 않았지만 인터리버 읽기주소 발생기(300)가 단지 0에서 (N-1)까지의 비트 카운터(counter)로 구성된다.도 4 는 본 발명의 BRO 인터리버에 따른 인터리빙 쓰기를 나타낸 일실시예 설명도이다. 본 실시예에서는 m=5, J=6 으로 가정한다. 인코딩된 데이터를 D0, D1, D2 ... D191 라고 하면, 인터리버 메모리에는 D0, D96, D48 ... D191 의 순서로 도 4 에 도시된 메모리 영역에 쓰기가 수행된다.도 5 는 본 발명의 BRO 인터리버에 따른 인터리빙 읽기를 나타낸 일실시예 설명도이다. 본 실시예에서는 m=5, J=6 으로 가정한다. 도 5 에 도시된 바와 같이, 인터리빙 읽기에 있어서는, 0 의 인덱스를 가지는 열부터 5 의 인덱스를 가지는 열까지 순차적으로 읽게 된다.
이상에서 설명한 바와 같이 본 발명의 블록 인터리빙 방법 및 그를 위한 장치에 따르면 다음과 같은 효과가 있다.
비트 인버젼을 적용시킨 기존의 인터리버 읽기주소 발생기에서 사용되는 수학적 연산에 비해 보다 간단한 연산으로써 본 발명의 인터리버 쓰기주소 발생기를 구현할 수 있다. 즉 모듈러 연산(modular)과 나눗셈 연산이 모두 2의 승(2m)으로 구현되어 보다 간단하다.
또한 인터리버 메모리에 심볼들을 저장하는 시간과 인터리버 메모리로부터 심볼들을 읽어내는 시간의 차이로 인해 발생되는 데이터 충돌에 대해 보다 효율적으로 대처할 수 있다. 즉 인터리버 메모리로부터 출력심볼을 순차적으로 읽기 때문에 데이터 충돌이 발생한 심볼 수와 위치가 단순히 인터리버 처리 시간의 영향만 받게 된다. 따라서 데이터 충돌이 발생된 인터리버 메모리의 영역만을 이중 버퍼링 구조로 구현하여 구조적 자원을 절약할 수 있다.
도 1은 종래의 블록 인터리빙 방법을 설명하기 위한 장치 구성을 나타낸 블록도.
도 2는 본 발명의 블록 인터리빙 방법을 설명하기 위한 장치 구성을 나타낸 블록도.
도 3은 본 발명의 블록 인터리빙을 위한 인터리버 쓰기주소 발생기의 구조를 나타낸 도면.
*도면의 주요부분에 대한 부호의 설명*
100 : 인터리버 메모리
200 : 인터리버 쓰기주소 발생기
300 : 인터리버 읽기주소 발생기

Claims (4)

  1. 인터리버 메모리의 크기가 (N ×N), 상기 인터리버 메모리의 열 주소값을 비트 인버젼시킨 그 주소값이 m, 그리고 서로 인접한 심볼들간의 거리가 J일 경우,
    입력되는 i번째 심볼을 y에 대해 비트 인버젼시키는 연산자인 BROm(y)를 포함한 의 주소에 저장하는 단계와;
    상기 인터리버 메모리의 열 주소값의 열 순서에 따라 상기 저장된 심볼들을 순차적으로 출력하는 단계로 이루어지는 것을 특징으로 하는 블록 인터리빙 방법.
  2. 제 1 항에 있어서, 상기 저장 단계는, 상기 인터리버 메모리의 크기가 (N ×N), 상기 인터리버 메모리의 열 주소값을 비트 인버젼시킨 그 주소값이 m, 그리고 서로 인접한 심볼들간의 거리가 J일 경우, 입력되는 i번째 심볼 중 짝수 번째 심볼이 y에 대해 비트 인버젼시키는 연산자인 BROm(y)를 포함한 의 주소에 저장되고, 나머지 홀수 번째 심볼이 의 주소에 저장되는 것을 특징으로 하는 블록 인터리빙 방법.
  3. 입력되는 심볼들을 행 단위로 써서 저장하고, 그 저장된 심볼들을 열 단위로 읽어서 출력하는 인터리버 메모리와;
    상기 인터리버 메모리의 크기가 (N ×N), 상기 인터리버 메모리의 열 주소값을 비트 인버젼시킨 그 주소값이 m, 그리고 서로 인접한 심볼들간의 거리가 J일 경우에, 입력되는 i번째 심볼이 y에 대해 비트 인버젼시키는 연산자인 BROm(y)를 포함한 의 주소에 저장되도록 하는 주소값을 발생시키는 인터리버 쓰기주소 발생기와;
    상기 인터리버 메모리에 순차적인 열 주소값을 제공하는 인터리버 읽기주소 발생기를 포함하여 구성되는 것을 특징으로 하는 블록 인터리빙 장치.
  4. 제 3 항에 있어서, 상기 인터리버 쓰기주소 발생기는, 상기 인터리버 메모리의 크기가 (N ×N), 상기 인터리버 메모리의 열 주소값을 비트 인버젼시킨 그 주소값이 m, 그리고 서로 인접한 심볼들간의 거리가 J일 경우에, 입력되는 i번째 심볼 중 짝수 번째 심볼이 y에 대해 비트 인버젼시키는 연산자인 BROm(y)를 포함한 의 주소에 저장되고, 나머지 홀수 번째 심볼이 의 주소에 저장되도록 하는 주소값을 발생시키는 것을 특징으로 하는 블록 인터리빙 장치.
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