JP2917853B2 - コンボリューショナル・インターリーブ回路 - Google Patents
コンボリューショナル・インターリーブ回路Info
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Description
【０００１】
【産業上の利用分野】本発明はインターリーブ回路に関
し、特にデジタル衛星通信装置において必要とされるコ
ンボリューショナル・インターリーブ回路に関する。
し、特にデジタル衛星通信装置において必要とされるコ
ンボリューショナル・インターリーブ回路に関する。
【０００２】
【従来の技術】従来のコンボリューショナル・インター
リーブ回路は、例えば特願平５−３１３８０７号に示さ
れるように多段のシフトレジスタにより構成されてい
る。
リーブ回路は、例えば特願平５−３１３８０７号に示さ
れるように多段のシフトレジスタにより構成されてい
る。
【０００３】図５は、従来のコンボリューショナル・イ
ンターリーブ回路の一構成例である。端子４０から入力
されたデータが並びかえられ、端子４５から出力され
る。
ンターリーブ回路の一構成例である。端子４０から入力
されたデータが並びかえられ、端子４５から出力され
る。
【０００４】次に、図５の動作を説明する。入力データ
が入力端子４０から入力され、この入力データはシリア
ル／パラレル変換用のＮ段のシフトレジスタ４２により
Ｎ段パラレル変換される。このシフトレジスタ４２は、
クロック入力端子４１から入力される高速クロック信号
ｆｃ（Ｈｚ）により読み込まれ、Ｎ分周回路４３により
１／Ｎとなったクロック信号ｆｃ／Ｎ（Ｈｚ）によりＮ
段のパラレル（並列）信号を出力する。
が入力端子４０から入力され、この入力データはシリア
ル／パラレル変換用のＮ段のシフトレジスタ４２により
Ｎ段パラレル変換される。このシフトレジスタ４２は、
クロック入力端子４１から入力される高速クロック信号
ｆｃ（Ｈｚ）により読み込まれ、Ｎ分周回路４３により
１／Ｎとなったクロック信号ｆｃ／Ｎ（Ｈｚ）によりＮ
段のパラレル（並列）信号を出力する。
【０００５】さらにこのＮ段パラレル変換されたデータ
は、それぞれのデータに遅延を与えるＮ−１のシフトレ
ジスタ４４−１〜４４−（Ｎ−１）へ入力される。この
シフトレジスタ４４−１〜４４−（Ｎ−１）の段数はそ
れぞれＭ，２Ｍ〜（Ｎ−１）×Ｍ段である。またこれら
シフトレジスタは前記ｆｃ／Ｎ（Ｈｚ）をクロック信号
として動作している。
は、それぞれのデータに遅延を与えるＮ−１のシフトレ
ジスタ４４−１〜４４−（Ｎ−１）へ入力される。この
シフトレジスタ４４−１〜４４−（Ｎ−１）の段数はそ
れぞれＭ，２Ｍ〜（Ｎ−１）×Ｍ段である。またこれら
シフトレジスタは前記ｆｃ／Ｎ（Ｈｚ）をクロック信号
として動作している。
【０００６】シフトレジスタ４４ー１、４４ー２…４４
ー（Ｎー１）により遅延されたＮ段のパラレルデータは
パラレル／シリアル変換シフトレジスタ４７に入力され
る。シフトレジスタ４７の出力データは入力端子４０の
入力データをインターリーブしたデータとして出力端子
４５から出力される。この際、Ｎ段パラレルデータのク
ロック周波数はｆｃ／Ｎ（Ｈｚ）であったが、シフトレ
ジスタ４７を再度クロック信号ｆｃにて動作させること
によりデータ入力と同一速度のシリアルデータ出力が得
られる。
ー（Ｎー１）により遅延されたＮ段のパラレルデータは
パラレル／シリアル変換シフトレジスタ４７に入力され
る。シフトレジスタ４７の出力データは入力端子４０の
入力データをインターリーブしたデータとして出力端子
４５から出力される。この際、Ｎ段パラレルデータのク
ロック周波数はｆｃ／Ｎ（Ｈｚ）であったが、シフトレ
ジスタ４７を再度クロック信号ｆｃにて動作させること
によりデータ入力と同一速度のシリアルデータ出力が得
られる。
【０００７】今、端子４０に入力される入力データ系列
が……ａ（−１）、ａ（０）、ａ（１）、ａ（２）……
とするとＮ＝４とするときのシフトレジスタ４２の出力
データは図６に示す通りになる。
が……ａ（−１）、ａ（０）、ａ（１）、ａ（２）……
とするとＮ＝４とするときのシフトレジスタ４２の出力
データは図６に示す通りになる。
【０００８】同図において、左側のパラレルデータ列ａ
（−８）、ａ（−７）、ａ（−６）、ａ（−５）から順
次シフトレジスタ４２の出力データとして出力されてい
る。
（−８）、ａ（−７）、ａ（−６）、ａ（−５）から順
次シフトレジスタ４２の出力データとして出力されてい
る。
【０００９】この出力データがＭ＝２とするシフトレジ
スタ４４−１，４４−２，４４−３により２段、４段、
６段のシフトレジスタを通ることにより遅延され、その
ときの出力データを図７に示す。同図において、各デー
タの間隔は、７（２×４−１）となっており、また、シ
リアルデータ列としてａ（−２９）、ａ（−２２）、ａ
（−１５）、ａ（−８）から順次出力されることにな
る。
スタ４４−１，４４−２，４４−３により２段、４段、
６段のシフトレジスタを通ることにより遅延され、その
ときの出力データを図７に示す。同図において、各デー
タの間隔は、７（２×４−１）となっており、また、シ
リアルデータ列としてａ（−２９）、ａ（−２２）、ａ
（−１５）、ａ（−８）から順次出力されることにな
る。
【００１０】以上はＮ＝４、Ｍ＝２の場合について説明
したが、任意の設定で同様に適用でき、一般には以下の
通りとなる。
したが、任意の設定で同様に適用でき、一般には以下の
通りとなる。
【００１１】図５の回路構成によると、インターリーブ
の深さＤは Ｄ＝Ｎ （１） インターリーブの間隔Ｌは Ｌ＝（Ｎ−１）＋（Ｍ−１）＊Ｎ ＝Ｎ＊Ｍ−１ （２） となる。また、入力端子４０の入力データを ｛ａ（ｎ）｝ （ｎ＝０，１，２……） （３） とすると出力端子４５から得られる出力データは ａ（ｋ），ａ（ｋ＋Ｎ＊Ｍ−１），ａ（ｋ＋２＊（Ｎ＊Ｍ−１）） ………ａ（ｋ＋（Ｎ−１）＊（Ｎ＊Ｍ−１）） （ｋ＝０，１，２） （４） となる。
の深さＤは Ｄ＝Ｎ （１） インターリーブの間隔Ｌは Ｌ＝（Ｎ−１）＋（Ｍ−１）＊Ｎ ＝Ｎ＊Ｍ−１ （２） となる。また、入力端子４０の入力データを ｛ａ（ｎ）｝ （ｎ＝０，１，２……） （３） とすると出力端子４５から得られる出力データは ａ（ｋ），ａ（ｋ＋Ｎ＊Ｍ−１），ａ（ｋ＋２＊（Ｎ＊Ｍ−１）） ………ａ（ｋ＋（Ｎ−１）＊（Ｎ＊Ｍ−１）） （ｋ＝０，１，２） （４） となる。
【００１２】従来のコンボリューショナル・インターリ
ーブ回路では、多段のシフトレジスタを複数必要とす
る。例えば、図５の例ではＮ＝１２、Ｍ＝１７の場合、
シフトレジスタ４４ー１、４４ー２…４４ー（Ｎー１）
の段数の合計は１１２２段（１７＋１７＊２＋…＋１７
＊１１）となる。さらに、データをバイト単位で処理す
る場合には前記の段数は８９７６段（１１２２＊８）に
も及び、周辺回路（データ多重、ＦＥＣ等）も含めてゲ
ートアレイで実現する場合、コンボリューショナル・イ
ンターリーブ部の構成には７１８０８ゲート（１段＝８
ゲート）が必要となり、コンボリューショナル・インタ
ーリーブ部だけでも回路規模が非常に大きくなる。
ーブ回路では、多段のシフトレジスタを複数必要とす
る。例えば、図５の例ではＮ＝１２、Ｍ＝１７の場合、
シフトレジスタ４４ー１、４４ー２…４４ー（Ｎー１）
の段数の合計は１１２２段（１７＋１７＊２＋…＋１７
＊１１）となる。さらに、データをバイト単位で処理す
る場合には前記の段数は８９７６段（１１２２＊８）に
も及び、周辺回路（データ多重、ＦＥＣ等）も含めてゲ
ートアレイで実現する場合、コンボリューショナル・イ
ンターリーブ部の構成には７１８０８ゲート（１段＝８
ゲート）が必要となり、コンボリューショナル・インタ
ーリーブ部だけでも回路規模が非常に大きくなる。
【００１３】また、インターリーブの深さ及び間隔を変
更する等のためＮとＭの値を変えたい場合、回路の再設
計となり汎用性が無い。
更する等のためＮとＭの値を変えたい場合、回路の再設
計となり汎用性が無い。
【００１４】本発明の目的は、回路規模を小さくなしう
るコンボリューショナル・インターリーブ回路を提供す
ることにある。
るコンボリューショナル・インターリーブ回路を提供す
ることにある。
【００１５】また、本発明の他の目的は、インターリー
ブの深さと間隔の設定を回路を変更せずに自由になし得
る汎用性のあるコンボリューショナル・インターリーブ
回路を提供することにある。
ブの深さと間隔の設定を回路を変更せずに自由になし得
る汎用性のあるコンボリューショナル・インターリーブ
回路を提供することにある。
【００１６】
【課題を解決するための手段】上記の課題を解決するた
め、本発明のコンボリューショナル・インターリーブ回
路は、デュアルポートＲＡＭと、前記デュアルポートＲ
ＡＭの書込及び読出用の行アドレスを生成する書込／読
出行アドレスカウンタ（書込／読出行アドレス生成カウ
ンタ１１）と、前記デュアルポートＲＡＭの書込用の列
アドレスを生成する書込列アドレスカウンタ（書込列ア
ドレス生成カウンタ１２）と、インターリーブの所望の
深さと間隔に対応する前記書込列アドレスからの遅延値
を繰返し生成する列アドレスカウンタ（列アドレス遅延
値生成カウンタ１３）と、前記書込列アドレスカウンタ
の出力と前記列アドレスカウンタの出力とを加算し読出
用の列アドレスを生成する加算器（全加算器１４）とを
有する。
め、本発明のコンボリューショナル・インターリーブ回
路は、デュアルポートＲＡＭと、前記デュアルポートＲ
ＡＭの書込及び読出用の行アドレスを生成する書込／読
出行アドレスカウンタ（書込／読出行アドレス生成カウ
ンタ１１）と、前記デュアルポートＲＡＭの書込用の列
アドレスを生成する書込列アドレスカウンタ（書込列ア
ドレス生成カウンタ１２）と、インターリーブの所望の
深さと間隔に対応する前記書込列アドレスからの遅延値
を繰返し生成する列アドレスカウンタ（列アドレス遅延
値生成カウンタ１３）と、前記書込列アドレスカウンタ
の出力と前記列アドレスカウンタの出力とを加算し読出
用の列アドレスを生成する加算器（全加算器１４）とを
有する。
【００１７】また、前記書込列アドレスカウンタ及び前
記列アドレスカウンタは前記書込／読出行アドレスカウ
ンタの出力により制御される構成を有する。
記列アドレスカウンタは前記書込／読出行アドレスカウ
ンタの出力により制御される構成を有する。
【００１８】更に、前記コンボリューショナル・インタ
ーリーブ回路は、前記書込／読出行アドレスカウンタは
２n 進カウンタと該２n 進カウンタの所定計数値を検出
するデコーダと前記デコーダの出力により前記２n 進カ
ウンタに初期値を入力する設定器とを有する。
ーリーブ回路は、前記書込／読出行アドレスカウンタは
２n 進カウンタと該２n 進カウンタの所定計数値を検出
するデコーダと前記デコーダの出力により前記２n 進カ
ウンタに初期値を入力する設定器とを有する。
【００１９】また、前記列アドレスカウンタは前記書込
／読出行アドレスカウンタの出力により初期値を入力す
る設定器を有し、前記初期値から所定値単位で減算する
カウンタにより構成される。
／読出行アドレスカウンタの出力により初期値を入力す
る設定器を有し、前記初期値から所定値単位で減算する
カウンタにより構成される。
【００２０】
【実施例】本発明について図面を参照して説明する。
【００２１】図１及び図３は本発明のコンボリューショ
ナル・インターリーブ回路の一実施例の回路図である。
ナル・インターリーブ回路の一実施例の回路図である。
【００２２】回路は大きく分けてデュアルポートＲＡＭ
（ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）とデュ
アルポートＲＡＭへのアドレスを生成する制御回路に分
かれる。図１はデュアルポートＲＡＭの構成である。デ
ュアルポートＲＡＭ１は書込及び読出をそれぞれのアド
レスデータを入力することにより独立して行えるＲＡＭ
メモリであり、データの入力端子及び出力端子２、３、
データの入出力用アドレス端子４、５を有する。
（ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）とデュ
アルポートＲＡＭへのアドレスを生成する制御回路に分
かれる。図１はデュアルポートＲＡＭの構成である。デ
ュアルポートＲＡＭ１は書込及び読出をそれぞれのアド
レスデータを入力することにより独立して行えるＲＡＭ
メモリであり、データの入力端子及び出力端子２、３、
データの入出力用アドレス端子４、５を有する。
【００２３】このようなＲＡＭに入力データを順次書き
込むと共に、書込みとは異なる順序で書込データを読み
出すことでインターリーブを実現することができる。
込むと共に、書込みとは異なる順序で書込データを読み
出すことでインターリーブを実現することができる。
【００２４】また、図２は本実施例のＲＡＭのメモリ領
域とＲＡＭの書込／読出を行うためのアドレスの制御の
一例を示すものである。ここではデュアルポートＲＡＭ
として４Ｋｂｙｔｅの容量があるものとし、行及び列ア
ドレス１２×２５６の例を示している。
域とＲＡＭの書込／読出を行うためのアドレスの制御の
一例を示すものである。ここではデュアルポートＲＡＭ
として４Ｋｂｙｔｅの容量があるものとし、行及び列ア
ドレス１２×２５６の例を示している。
【００２５】最初に、図２を参照してＲＡＭへのデータ
の書込及び読出しのアドレス制御について説明する。
の書込及び読出しのアドレス制御について説明する。
【００２６】ＲＡＭへの入力データの書込及び読出は、
それぞれのアドレス入力端子に行アドレスと列アドレス
とを与え１つの書込又は読出データが対応する１つの行
列アドレス箇所について行われる。図２に示すように入
力データは、そのデータクロックにより順次０列アドレ
スの上から下の行アドレス箇所に書込まれる。一方、図
の例では、書込がアドレス（０、０）に行われる時に読
出はアドレス（０、２３９）で行われ、以下同様に書込
と読出にアドレスの遅延値を持つアドレスの位置関係の
（１、０）（１、２２２）、（２、０）（２、２０
５）、…（１１、０）（１１、５２）の順で行われる。
また、次の列アドレス１列の書込及び読出のアドレス制
御では、読出アドレスは列アドレスを＋１更新し（０、
２４０）から同様に（０、１）（０、２４０）、（１、
１）（１、２２３）…の順で行われる。このようにして
コンボリューショナル・インターリーブが実現される。
それぞれのアドレス入力端子に行アドレスと列アドレス
とを与え１つの書込又は読出データが対応する１つの行
列アドレス箇所について行われる。図２に示すように入
力データは、そのデータクロックにより順次０列アドレ
スの上から下の行アドレス箇所に書込まれる。一方、図
の例では、書込がアドレス（０、０）に行われる時に読
出はアドレス（０、２３９）で行われ、以下同様に書込
と読出にアドレスの遅延値を持つアドレスの位置関係の
（１、０）（１、２２２）、（２、０）（２、２０
５）、…（１１、０）（１１、５２）の順で行われる。
また、次の列アドレス１列の書込及び読出のアドレス制
御では、読出アドレスは列アドレスを＋１更新し（０、
２４０）から同様に（０、１）（０、２４０）、（１、
１）（１、２２３）…の順で行われる。このようにして
コンボリューショナル・インターリーブが実現される。
【００２７】図３は、前記のようなアドレス制御を行う
回路の一例である。本実施例のアドレス生成回路は、入
力データ速度のクロック信号が印加されるクロック端子
１０と、前記クロック信号を計数し書込と読出の行アド
レス制御に共用される書込／読出行アドレス生成カウン
タ１１と、書込列アドレス生成カウンタ１２と、列アド
レス遅延値生成カウンタ１３と、前記書込列アドレス生
成カウンタ１２の計数出力データ１９と前記列アドレス
遅延値生成カウンタ１３の計数出力データとを加算する
全加算器１４と、前記書込／読出行アドレス生成カウン
タ１１及び列アドレス遅延値生成カウンタ１３の計数初
期値を設定する設定器１５、１６、及びデコーダ１７か
ら構成されている。
回路の一例である。本実施例のアドレス生成回路は、入
力データ速度のクロック信号が印加されるクロック端子
１０と、前記クロック信号を計数し書込と読出の行アド
レス制御に共用される書込／読出行アドレス生成カウン
タ１１と、書込列アドレス生成カウンタ１２と、列アド
レス遅延値生成カウンタ１３と、前記書込列アドレス生
成カウンタ１２の計数出力データ１９と前記列アドレス
遅延値生成カウンタ１３の計数出力データとを加算する
全加算器１４と、前記書込／読出行アドレス生成カウン
タ１１及び列アドレス遅延値生成カウンタ１３の計数初
期値を設定する設定器１５、１６、及びデコーダ１７か
ら構成されている。
【００２８】また、書込／読出行アドレス生成カウンタ
１１の出力の書込／読出行アドレス１８は、前記ＲＡＭ
の書込及び読出の行アドレスデータとして用いられる。
更に、列アドレス生成カウンタ１２の出力の書込列アド
レス１９は、前記ＲＡＭの書込の列アドレスデータとし
て用いられ、前記全加算器１４の出力の読出列アドレス
２０は前記ＲＡＭの読出の列アドレスデータと用いられ
る。
１１の出力の書込／読出行アドレス１８は、前記ＲＡＭ
の書込及び読出の行アドレスデータとして用いられる。
更に、列アドレス生成カウンタ１２の出力の書込列アド
レス１９は、前記ＲＡＭの書込の列アドレスデータとし
て用いられ、前記全加算器１４の出力の読出列アドレス
２０は前記ＲＡＭの読出の列アドレスデータと用いられ
る。
【００２９】次に、同図のアドレス生成回路の動作を説
明する。
明する。
【００３０】まず、書込／読出行アドレス生成カウンタ
１１は、出力計数値が所定値で前記カウンタ１１をリセ
ットするデコーダ１７と、該カウンタ１１のリセット時
に計数の初期値、例えば０を入力する設定器１５により
Ｎ進カウンタを構成する。本実施例ではクロック信号を
計数し出力計数値が１１のときリセット信号を出力し、
次のクロック信号で初期値を設定器１５から読込む。こ
の初期値を０とすることにより１２進カウンタに設定し
書込及び読出の行アドレスを生成する。
１１は、出力計数値が所定値で前記カウンタ１１をリセ
ットするデコーダ１７と、該カウンタ１１のリセット時
に計数の初期値、例えば０を入力する設定器１５により
Ｎ進カウンタを構成する。本実施例ではクロック信号を
計数し出力計数値が１１のときリセット信号を出力し、
次のクロック信号で初期値を設定器１５から読込む。こ
の初期値を０とすることにより１２進カウンタに設定し
書込及び読出の行アドレスを生成する。
【００３１】また、書込列アドレス生成カウンタ１２は
２５６進カウンタを構成しており、前記デコーダ１７の
出力リセット信号を次のクロックでカウントし行アドレ
スの１周期毎に書込の列アドレスを更新出力する。
２５６進カウンタを構成しており、前記デコーダ１７の
出力リセット信号を次のクロックでカウントし行アドレ
スの１周期毎に書込の列アドレスを更新出力する。
【００３２】列アドレス遅延値生成カウンタ１３は、あ
る時点における書込列アドレスに対し読出列アドレスが
遅延値（間隔）を有するように機能するアドレスカウン
タである。設定器１６から初期値が与えられた後、所定
値ずつクロック毎に減算動作を繰り返すカウンタであ
る。本実施例の場合は、前記デコーダ１７の出力リセッ
ト信号の発生した次のクロック時点で設定器１６から２
３９を読込みその後クロック毎に１７づつ減算を繰り返
す。このため、列アドレス遅延値生成カウンタ１３は１
７づつメモリ領域における遅延した記憶位置を表す列ア
ドレスデータを生成する。このデータは常に…２３９、
２２２、２０５…６９、５２、２３９、２２２、２０５
…６９、５２…のような繰り返しとなる。
る時点における書込列アドレスに対し読出列アドレスが
遅延値（間隔）を有するように機能するアドレスカウン
タである。設定器１６から初期値が与えられた後、所定
値ずつクロック毎に減算動作を繰り返すカウンタであ
る。本実施例の場合は、前記デコーダ１７の出力リセッ
ト信号の発生した次のクロック時点で設定器１６から２
３９を読込みその後クロック毎に１７づつ減算を繰り返
す。このため、列アドレス遅延値生成カウンタ１３は１
７づつメモリ領域における遅延した記憶位置を表す列ア
ドレスデータを生成する。このデータは常に…２３９、
２２２、２０５…６９、５２、２３９、２２２、２０５
…６９、５２…のような繰り返しとなる。
【００３３】ここで、前記設定器１５が出力するカウン
タ１１への初期値はインターリーブの深さＤを、又前記
減算の所定値はインターリーブの間隔を決定することに
なる。
タ１１への初期値はインターリーブの深さＤを、又前記
減算の所定値はインターリーブの間隔を決定することに
なる。
【００３４】そして、全加算器１４は、同一数列の繰り
返しアドレスデータの前記列アドレス遅延値生成カウン
タ１３の計数出力に書込列アドレス生成カウンタ１２の
計数出力を加算することで、前記書込／読出行アドレス
生成カウンタ１１の行の計数の１周期毎に＋１づつ増加
して、出力として…２３９、２２２、２０５…６９、５
２、２４０、２２３…７０、５３…のようにアドレスを
変換し、図２のアドレス順序の読出列アドレスデータを
生成する。
返しアドレスデータの前記列アドレス遅延値生成カウン
タ１３の計数出力に書込列アドレス生成カウンタ１２の
計数出力を加算することで、前記書込／読出行アドレス
生成カウンタ１１の行の計数の１周期毎に＋１づつ増加
して、出力として…２３９、２２２、２０５…６９、５
２、２４０、２２３…７０、５３…のようにアドレスを
変換し、図２のアドレス順序の読出列アドレスデータを
生成する。
【００３５】以上のようにして、書込／読出行アドレス
１８、書込列アドレス１９及び読出列アドレス２０が生
成され、これらのアドレスデータを用いてデュアルポー
トＲＡＭの書込／読出の動作を行う。
１８、書込列アドレス１９及び読出列アドレス２０が生
成され、これらのアドレスデータを用いてデュアルポー
トＲＡＭの書込／読出の動作を行う。
【００３６】図３のアドレス生成回路による図１のデュ
アルポートＲＡＭの書込／読出の動作を説明する。
アルポートＲＡＭの書込／読出の動作を説明する。
【００３７】入力データがデータ入力端子２からデュア
ルポートＲＡＭへ入力される。この時、データと同時に
書込アドレスがデュアルポートＲＡＭへ与えられる。こ
の時の書込アドレスは、書込／読出行アドレス生成カウ
ンタ１１と書込列アドレス生成カウンタ１２により生成
され、書込／読出行アドレス１８と書込列アドレス１９
が出力され、書込アドレス入力端子４に入力される。こ
の書込／読出行アドレス生成カウンタ１１は、データ入
力端子２から入力されるデータと同じ速度でカウントし
ているので、常に１つのアドレスに対し、１つのデータ
を書き込んでいる。
ルポートＲＡＭへ入力される。この時、データと同時に
書込アドレスがデュアルポートＲＡＭへ与えられる。こ
の時の書込アドレスは、書込／読出行アドレス生成カウ
ンタ１１と書込列アドレス生成カウンタ１２により生成
され、書込／読出行アドレス１８と書込列アドレス１９
が出力され、書込アドレス入力端子４に入力される。こ
の書込／読出行アドレス生成カウンタ１１は、データ入
力端子２から入力されるデータと同じ速度でカウントし
ているので、常に１つのアドレスに対し、１つのデータ
を書き込んでいる。
【００３８】図２のデュアルポートＲＡＭのメモリ領域
を参照すると、書込アドレスは行列表現をすると（０、
０）、（１、０）、（２、０）…（１１、０）（０、
１）、（１、１）、（２、１）…の順序で与えられてい
る。
を参照すると、書込アドレスは行列表現をすると（０、
０）、（１、０）、（２、０）…（１１、０）（０、
１）、（１、１）、（２、１）…の順序で与えられてい
る。
【００３９】次に読出動作を説明する。読出行アドレス
は書込側と同様に書込／読出行アドレス生成カウンタ１
１により生成され、読出アドレス入力端子５に与えられ
る。一方、読出列アドレスは、加算器１４から読出列ア
ドレス２０として出力され、読出アドレス入力端子５に
与えられる。図２及び図３においては列アドレス遅延生
成カウンタ１３の出力値はクロック信号の１カウント毎
に１７づつ減算するので遅延値は１７である。
は書込側と同様に書込／読出行アドレス生成カウンタ１
１により生成され、読出アドレス入力端子５に与えられ
る。一方、読出列アドレスは、加算器１４から読出列ア
ドレス２０として出力され、読出アドレス入力端子５に
与えられる。図２及び図３においては列アドレス遅延生
成カウンタ１３の出力値はクロック信号の１カウント毎
に１７づつ減算するので遅延値は１７である。
【００４０】読出アドレスは図２のメモリ領域上で、
（０、２３９）、（１、２２２）、（２、２０５）、…
（１０、６９）、（１１、５２）、（０、２４０）、
（１、２２３）、（２、２０６）、…（１０、７０）…
（１１、５３）…の順序で与えられる。
（０、２３９）、（１、２２２）、（２、２０５）、…
（１０、６９）、（１１、５２）、（０、２４０）、
（１、２２３）、（２、２０６）、…（１０、７０）…
（１１、５３）…の順序で与えられる。
【００４１】また、列アドレス遅延生成カウンタ１３は
書込／読出行アドレス生成カウンタ１１が桁上がり（列
アドレスが１つ増加）する時に初期値（２３９）を読み
込むため、一定の値のみ繰り返し出力する。従って、書
込列アドレスと読出列アドレスの遅延は常に一定である
ため、読み出しのアドレスは書き込みのアドレスを追い
抜くことはない。
書込／読出行アドレス生成カウンタ１１が桁上がり（列
アドレスが１つ増加）する時に初期値（２３９）を読み
込むため、一定の値のみ繰り返し出力する。従って、書
込列アドレスと読出列アドレスの遅延は常に一定である
ため、読み出しのアドレスは書き込みのアドレスを追い
抜くことはない。
【００４２】さらに書込／読出行アドレス生成カウンタ
１１の初期値と列アドレス遅延生成カウンタ１３の初期
値及びその減算数を変えることによりインターリーブの
深さＤとインターリーブの間隔Ｌ等を自由に変えられ
る。
１１の初期値と列アドレス遅延生成カウンタ１３の初期
値及びその減算数を変えることによりインターリーブの
深さＤとインターリーブの間隔Ｌ等を自由に変えられ
る。
【００４３】次に、前述のアドレス生成回路を１６進カ
ウンタ５個と８ビットアダー１個で実現した回路の例を
図４に示す。
ウンタ５個と８ビットアダー１個で実現した回路の例を
図４に示す。
【００４４】書込／読出行アドレス生成カウンタ３１
は、１６進カウンタの出力にノット回路とナンド回路に
よるデコーダ３５を設けており、その出力にＤ型フリッ
プフロップ３６を介してリセット信号を生成している。
Ｄ型フリップフロップ３６は、デコーダが不要なハザー
ド（髭状ノイズパルス）を発生し、１６進及び後段のカ
ウンタ等の誤動作の原因になるのを防止する目的で設け
ている。この回路の場合、１６進カウンタはクロックを
１０計数したときデコーダ３５が出力をだし、この出力
状態が次のクロックでＤ型フリップフロップにラッチさ
れ、更に次のクロックで１６進カウンタが初期値（０）
を取り込む動作を行うように構成され１２進カウンタと
なっている。
は、１６進カウンタの出力にノット回路とナンド回路に
よるデコーダ３５を設けており、その出力にＤ型フリッ
プフロップ３６を介してリセット信号を生成している。
Ｄ型フリップフロップ３６は、デコーダが不要なハザー
ド（髭状ノイズパルス）を発生し、１６進及び後段のカ
ウンタ等の誤動作の原因になるのを防止する目的で設け
ている。この回路の場合、１６進カウンタはクロックを
１０計数したときデコーダ３５が出力をだし、この出力
状態が次のクロックでＤ型フリップフロップにラッチさ
れ、更に次のクロックで１６進カウンタが初期値（０）
を取り込む動作を行うように構成され１２進カウンタと
なっている。
【００４５】書込列アドレス生成カウンタ３２は２個の
１６進カウンタに帰還をかけ２５６進カウンタを構成し
ている。列アドレス遅延値生成カウンタ３３は２個の１
６進カウンタにより構成し、さらに加算器３４は８ビッ
トフルアダーで構成している。
１６進カウンタに帰還をかけ２５６進カウンタを構成し
ている。列アドレス遅延値生成カウンタ３３は２個の１
６進カウンタにより構成し、さらに加算器３４は８ビッ
トフルアダーで構成している。
【００４６】このようなアドレス生成回路は一般に２n
進カウンタを採用することにより構成でき、ゲートアレ
イ化によるゲート数の増大を有効に回避することができ
る。
進カウンタを採用することにより構成でき、ゲートアレ
イ化によるゲート数の増大を有効に回避することができ
る。
【００４７】以上説明したように本発明は、書込／読出
行アドレス生成カウンタ、書込列アドレス生成カウン
タ、列アドレス遅延値生成カウンタ、ｎビットフルアダ
ー、デュアルポートＲＡＭにより汎用性の高いコンボリ
ューショナル・インターリーブ回路を構成している。
行アドレス生成カウンタ、書込列アドレス生成カウン
タ、列アドレス遅延値生成カウンタ、ｎビットフルアダ
ー、デュアルポートＲＡＭにより汎用性の高いコンボリ
ューショナル・インターリーブ回路を構成している。
【００４８】
【発明の効果】以上説明したように本発明は、書込／読
出行アドレス生成カウンタ、書込列アドレス生成カウン
タ、列アドレス遅延値生成カウンタ、ｎビットフルアダ
ー、デュアルポートＲＡＭによりコンボリューショナル
・インターリーブ回路を構成する点にある。
出行アドレス生成カウンタ、書込列アドレス生成カウン
タ、列アドレス遅延値生成カウンタ、ｎビットフルアダ
ー、デュアルポートＲＡＭによりコンボリューショナル
・インターリーブ回路を構成する点にある。
【００４９】これによりインターリーブの深さと間隔を
自由に設定でき、かつ回路規模を小さくする事ができる
という効果を奏する。
自由に設定でき、かつ回路規模を小さくする事ができる
という効果を奏する。
【図１】本発明におけるデュアルポートＲＡＭの構成を
示す図である。
示す図である。
【図２】デュアルポートＲＡＭのメモリ領域及びアドレ
ス順序の１例を示す図である。
ス順序の１例を示す図である。
【図３】アドレス生成回路の一実施例を示すブロック図
である。
である。
【図４】アドレス生成回路の他の実施例の構成を示すブ
ロック図である。
ロック図である。
【図５】従来のコンボリューショナル・インターリーブ
回路のブロック図である。
回路のブロック図である。
【図６】従来のコンボリューショナル・インターリーブ
回路のシフトレジスタ４２の出力データである。
回路のシフトレジスタ４２の出力データである。
【図７】従来のコンボリューショナル・インターリーブ
回路のシフトレジスタ４７の出力データである。
回路のシフトレジスタ４７の出力データである。
１ デュアルポートＲＡＭ ２ データ入力端子 ３ データ出力端子 ４ 書込アドレス入力端子 ５ 読出アドレス入力端子 １０ クロック信号入力端子 １１ 書込／読出行アドレス生成カウンタ １２ 書込列アドレス生成カウンタ １３ 列アドレス遅延値生成カウンタ １４ 全加算器 １５ 設定器 １６ 設定器 １７ デコーダ １８ 書込／読出行アドレス １９ 書込列アドレス ２０ 読出列アドレス ３０ クロック信号入力端子 ３１ 書込／読出行アドレス生成カウンタ ３２ 書込列アドレス生成カウンタ ３３ 列アドレス遅延値生成カウンタ ３４ 全加算器 ３５ デコーダ ３６ Ｄ型フリップフロップ ４０ データ入力端子 ４１ クロック入力端子 ４２ シリアル／パラレル変換シフトレジスタ ４３ クロック分周器 ４４−１〜４４−（Ｎ−１） 遅延シフトレジスタ ４５ データ出力端子 ４６ クロック出力端子 ４７ パラレル／シリアル変換シフトレジスタ
Claims (4)
- 【請求項１】１個のデュアルポートＲＡＭと、前記デュ
アルポートＲＡＭの書込及び読出用の行アドレスを生成
する書込／読出行アドレスカウンタと、前記デュアルポ
ートＲＡＭの書込用の列アドレスを生成する書込列アド
レスカウンタと、インターリーブの所望の間隔に対応す
る前記書込列アドレスからの遅延値を繰返し生成する列
アドレスカウンタと、前記書込列アドレスカウンタの出
力と前記列アドレスカウンタの出力とを加算し読出用の
列アドレスを生成する加算器とを有するコンボリューシ
ョナル・インターリーブ回路であって、 前記書込／読出行アドレスカウンタは２n進カウンタと
該２n進カウンタの所定計数値を検出するデコーダと前
記デコーダの出力により前記２n進カウンタに初期値を
入力する設定器とを有することを特徴とするコンボリュ
ーショナル・インターリーブ回路。 - 【請求項２】１個のデュアルポートＲＡＭと、前記デュ
アルポートＲＡＭの書込及び読出用の行アドレスを生成
する書込／読出行アドレスカウンタと、前記デュアルポ
ートＲＡＭの書込用の列アドレスを生成する書込列アド
レスカウンタと、インターリーブの所望の間隔に対応す
る前記書込列アドレスからの遅延値を繰返し生成する列
アドレスカウンタと、前記書込列アドレスカウンタの出
力と前記列アドレスカウンタの出力とを加算し読出用の
列アドレスを生成する加算器とを有するコンボリューシ
ョナル・インターリーブ回路であって、 前記書込列アドレスカウンタ及び前記列アドレスカウン
タは前記書込／読出行アドレスカウンタの出力により制
御されることを特徴とするコンボリューショナル・イン
ターリーブ回路。 - 【請求項３】 前記書込／読出行アドレスカウンタは２
n 進カウンタと該２n 進カウンタの所定計数値を検出す
るデコーダと前記デコーダの出力により前記２n 進カウ
ンタに初期値を入力する設定器とを有することを特徴と
する請求項２記載のコンボリューショナル・インターリ
ーブ回路。 - 【請求項４】 前記列アドレスカウンタは前記書込／読
出行アドレスカウンタの出力により初期値を入力する設
定器を有し、前記初期値から所定値単位で減算するカウ
ンタにより構成されることを特徴とする請求項１又は請
求項３のい ずれかの請求項に記載されたコンボリューシ
ョナル・インターリーブ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7082390A JP2917853B2 (ja) | 1995-04-07 | 1995-04-07 | コンボリューショナル・インターリーブ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7082390A JP2917853B2 (ja) | 1995-04-07 | 1995-04-07 | コンボリューショナル・インターリーブ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08279766A JPH08279766A (ja) | 1996-10-22 |
| JP2917853B2 true JP2917853B2 (ja) | 1999-07-12 |
Family
ID=13773260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7082390A Expired - Lifetime JP2917853B2 (ja) | 1995-04-07 | 1995-04-07 | コンボリューショナル・インターリーブ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2917853B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100255304B1 (ko) * | 1997-04-08 | 2000-05-01 | 김영환 | 디지탈 통신기기의 컨벌루셔널 디인터리버 |
| JP3359291B2 (ja) | 1998-07-17 | 2002-12-24 | 株式会社ケンウッド | デインターリーブ回路 |
| KR100338635B1 (ko) * | 1999-07-13 | 2002-05-30 | 윤종용 | 다단계 채널 인터리버/디인터리버에 사용하기 위한어드레스 생성 장치 및 방법 |
| KR100413421B1 (ko) * | 1999-10-08 | 2003-12-31 | 엘지전자 주식회사 | 이중 인터리빙 방법 |
| KR100762612B1 (ko) * | 2001-12-07 | 2007-10-01 | 삼성전자주식회사 | 터보 복호화 장치에서 인터리버와 디인터리버간 메모리공유 장치 및 방법 |
| FR2839222B1 (fr) | 2002-04-26 | 2004-09-10 | St Microelectronics Sa | Procede et circuit d'entrelacement de donnnees numeriques pour la reduction d'erreurs de transmission |
| US7657818B2 (en) * | 2005-06-22 | 2010-02-02 | Adaptive Spectrum And Signal Alignment, Inc. | Dynamic minimum-memory interleaving |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04124995A (ja) * | 1990-09-17 | 1992-04-24 | Hitachi Ltd | ２ポートメモリ及びその基本メモリセル並びにそれを用いた直並列変換器及び時間スイッチ |
| JPH04168811A (ja) * | 1990-11-01 | 1992-06-17 | Hitachi Denshi Ltd | デインターリーブ回路 |
| JPH05219488A (ja) * | 1992-01-31 | 1993-08-27 | Matsushita Electric Ind Co Ltd | 映像信号送信装置及び映像信号受信装置 |
| JPH06216882A (ja) * | 1993-01-19 | 1994-08-05 | Matsushita Electric Ind Co Ltd | 誤り訂正送信装置及び受信装置 |
-
1995
- 1995-04-07 JP JP7082390A patent/JP2917853B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08279766A (ja) | 1996-10-22 |
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