JPH04124995A - ２ポートメモリ及びその基本メモリセル並びにそれを用いた直並列変換器及び時間スイッチ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル時分割通話路のタイムスロット入れ
替えのための時分割スイッチにおける直並列変換器等に
利用できる２ポートメモリ及びその基本メモリセル並び
にそれを用いた直並列変換器及び時間スイッチに関する
。

〔従来の技術〕

第６図は従来の例えば超高速ディジタルデバイスシリー
ズ第２巻「超高速ＨＯＳデバイス、　　（１９８６年）
培風館発行などに記載の２ポートメモリ（２ボ一トＲＡ
Ｍ）を例示するブロック図である。ここで複数のワード
の読出しを可能にしたものをマルチポートメモリといい
、通常は２ワードの同時読出しと１ワードの書込みがで
きるものが多く、この場合を２ポートメモリと呼ぶ、第
６図の２ポートメモリはデコーダ（Ａ）を書込みと読出
しアドレス（Ａ）用として用い、デコーダ（Ｂ）を読出
しアドレス（Ｂ）専用に用いて、書込みデータを書込み
データバッファを介してメモリセルアレイに書き込み、
メモリセルアレイから読出しバッファ（Ａ）を介して読
出しデータ［Ａ）を読み出すと同時に、読出しバッファ
（Ｂ）を介して読出しデータ（Ｂ）を読出す例である。

第７図は従来の論理ゲートで構成された８ビット直並列
変換器を例示する回路図である。この直並列変換器は入
力ＩＮＩ〜ＩＮＳまでの各入力に８ビツトシフトレジス
タと８ビツトラツチを設け、シフトレジスタでシフトが
終了するとラッチし、次のサイクルのシフトをしている
間にラッチしたデータをセレクトして直並列変換を実行
し、出力０ＵＴＩ〜０ｔｌＴ８を出力する。

第８図は従来の一般的な８ビット直並列変換器の機能を
例示する入力と出力のタイムチャートである。第８図で
データＡをｉ行ｊ列＜ＩＮｉのｊ番目）に入力すると、
データＡはｊ行ｉ列（０ＵＴｊのｊ番目）に出力される
ことが示される。

〔発明が解決しようとする課題〕

上記従来技術の第７図に示した論理ゲートにより構成し
た直並列変換器は１ビツトの情報の保持に３個のフリッ
プフロップ（［［）を必要とするが、この［Ｆはおおむ
ね４０個程度のＮＯ３ＦＥＴで構成されており、したが
って１ビツトの情報の保持に約１２０程度度のＮＯ３Ｆ
ＥＴが必要となり、ハード量が膨大となるという問題が
あった。

本発明はディジタル時分割通話路のタイムスロット入れ
替えのための時分割スイッチにおける直並列変換器等の
１ビツト換算のＮＯ６ＦＥＴ数を大幅に削減することの
できる２ポートメモリ及びその基本メモリセル並びにそ
れを用いた直並列変換器及び時間スイッチを提供するこ
とを目的とする。

〔課題を解決するための手段〕

上記目的を達成するために、本発明による２ポートメモ
リ及びその基本メモリセル並びにそれを用いた直並列変
換器及び時間スイッチは、２ポートメモリにおいて同一
のメモリセルに対して２つのアドレスを割り付け、書込
みアドレスと読出しアドレスが異なるようにして、メモ
リにデータを書き込んで読み出すことによりデータの並
びかえを行う機能をもたせるようにしたものである。

さらに上記の２ポートメモリにおいて同一のメモリセル
に対して直交する２つのアドレスを割り付け、書込みア
ドレスと読出しアドレスを直交させることにより、デー
タの直並列変換を行う機能をもたせるようにしたもので
ある。

〔作用〕

上記の２ポートメモリ及びその基本メモリセル並びにそ
れを用いた直並列変換器及び時分割スイッチは、２ポー
トメモリの基本メモリセルで１ビツトの情報を保持する
機能をもたせたものであり、２ポートメモリの書込みア
ドレスをＯからｊｔでインクリメントしながらデータを
書き込んでいくことにより従来のシフトレジスタが不要
となり、読出しアドレスを０からｉまで１づつインクリ
メントしながらデータを読み出すが、このさい２ポート
メモリにおける書込みアドレスと読み出しアドレスが基
本メモリセルに対して異なるようにしているので、メモ
リにデータを書き込んで読み出すだけでデータの並びか
えが可能となる。

さらに上記の２ポートメモリにおける書込みアドレス線
と読出しアドレス線を基本メモリセルに対して直交する
ようになっているので、これにはメモリにデータを書き
込んで読み出すだけでデータの直並列変換が可能となる
。したがって上記の直並列変換機能をもたせた２ポート
メモリを用いた直並列変換器及びその直並列変換器を内
蔵した時分割における１ビツト換算の８０３　ＦＥＴ数
を大幅に削減されてハード量が低減できる。

〔実組例〕

以下に本発明の実施例を第１図から第５図により説明す
る。

第１図は本発明による２ボ一トＲＡＭを用いた直並列変
換器の一実施例を示すブロック図である。

第１図の直並列変換器ＬＳＩの各ブロックを構成する回
路素子は公知の半導体集積回路の製造技術によって、特
に制限されないが、単結晶シリコンのような１個の半導
体基板上に形成される。第１図におけるメモリセルアレ
イ１は書込みアドレスＡＶ（Ｊ）と読出しアドレスＡＲ
（ｉ）の２つのアドレスと、書込みデータｄｗ（ｉ）と
読出しデータｄｐ＋（Ｊ）の２つのデータ線を持つこと
を特徴とする２ボ一トＲＡＭである。カウンタ２は０か
ら１（＝ｊ）までをカウントアツプする順番カウンタで
あり、その出力値は切換制御信号Ｒ／−によりセレクタ
３で選択される。Ｒ／−がＬレベルの場合にはカウンタ
２の出力値は書込みアドレスＡＶ（Ｊ）となり、Ｒ／Ｗ
がＨレベルの場合にはカウンター２の出力値は読出しア
ドレスＡ＊（ｉ）となる、書込みデータバッファ４は書
込みデータをラッチし、読出しデータバッファ５は読出
しデータをラッチする。

この構成で、２ボ一トＲＡＭのメモリセルアレイ１の書
込みデータ線ｄＷ（０）からｄ　ｗ（ｉ）に書込みデー
タバッファ４からシリアルデータが入力され、各書込み
データ線ｄ、（０）〜ｄ　ｖ（ｉ）のｊ番目のデータを
書込みアドレスＡＷ（Ｊ）に昇順に逐次書き込んでいく
ことにより、データ線１のタイムスロット１番目のデー
タをメモリセルアレイ１のｉ行ｊ列に記憶する。ここで
メモリセルアレイ１の各基本メモリセルにおいて書込み
アドレスＡ１１（Ｊ）と読出しアドレスＡ＊（りは直交
しており、かつ書込みデータＩｌｄｗ（ｉ）と読出しデ
ータ線ａ＊（ｊ）も直交している。そして読出しアドレ
スＡＮ（０）がらＡＶ（ｉ）ｔで昇順に逐次読み出すこ
とにより、データＩｌｊのタイムスロット１番目のデー
タとしてメモクセｌレアレイのｉ行Ｊ列のデータが読み
出される６以上によりデータ線ｉのタイムスロットｊの
データＡ（＋、Ｊ）がデータ線ｊのタイムスロットｉの
データＡ（ｊ、ｉ）に変換されており、データＡ（ｉ、
ｊ）→Ａ（ｊ、　ｉ）に直並列変換される。

本実施例によれば、２ボ一トＲＡＭのメモリセルアレイ
１の同一の基本メモリセルに対して書込みアドレスＡＷ
（ｊ）と読出しアドレスＡＲ（りが異なるようにして、
これにデータを書き込んで読み出すことによりデータを
並べがえる機能をもっ２ボ一トＲＡＭにおいて、さらに
書込みアドレスＡ１１（Ｊ）と読出しアドレスＡＲ（ｉ
）を直交させかつ書込みデータｄ　ｗ（ｉ）と読出しデ
ータｄｌｌ（、＋）を直交させることにより、データを
直並列変換する機能が実現できる。

第２図は第１図の２ボ一トＲＡＭのメモリセルアレイ１
の基本メモリセルの一実施例を示す回路図である。第２
図において、６は基本メモリセル、Ｑｐ＋＋Ｑｐｉはｐ
チャネルＭＯ８ＦＥＴ　、ＱＮＩ、　ＱＮ２゜Ｑ　Ｎ　
ｓ　＋　Ｑ　Ｎ　４はｎチャネルＭＯＳ　ＦＥＴである
０本基本メモリセル６は０ＭＯ３（相補型ＨＯ８）回路
によって構成されており、Ｑ　ｐ　＋　＋　Ｑ　Ｎ　＋
から成るインバータの出力はＱ　Ｐ２とＱ　Ｎ２から成
るインバータのゲート入力に接続され、そのＱ　Ｐ　２
とＱ　Ｎ２がら成るインバータの出力はＱ　ｐ＋とＱ　
Ｎ　＋から成るインバータのゲート入力に接続されてい
る。この基本メモリセル６の書込みアドレスＡＶ（Ｊ）
と読出しアドレスＡＦｌ（ｉ）は直交しており、がっ書
込みデータｄｗ（ｉ）と読出しデータｄＲ（ｊ）も直交
している。

この構成で、データの書込み時には書込みアドレスＡｔ
（Ｊ）をＨレベルにし、書込みデータａ　ｗｆｉ）にデ
ータを与えて基本メモリセル１にデータを記憶する。ま
た読出し時には読出しアドレスＡ　Ｒ（ｉ　）をＨレベ
ルにし、基本メモリセル６に記憶したデータを読み出し
て読出しデータａＳ（ｊ）へ出方する。

本実施例によれば、２ボ一トＲＡＭのメモリセルアレイ
の基本メモリセルでアドレスとデータがそれぞれ書込み
と読出しで直交するので、メモリに書き込んで読み出す
だけで前述したようにデータの直並列変換が可能となる
。

第３図は第２図の２ボ一トＲＡＭの基本メモリセル６を
４×４並べたメモリセルアレイ１の一実施例を示す配置
図である。第３図において、図中の点線はＸ方向の書込
みデータｄ、（０）〜ｄｗ（ｉ）と読出しアドレスＡｄ
ｏ）〜Ａ　Ｒ（ｉ　）の配線層を表わし、１点鎖線はＹ
方向の書込みアドレスＡｗ（０）〜ＡＷ（Ｊ）ト読出し
データｄＲ（ｏ）〜ｄＲ（ｊ）ノ配線層を表わしており
、２層配線で実現したメモリセルアレイ１の例である。

第４図は本発明による２ボ一トＲＡＭの直並列変換器を
内蔵した時間スイッチの一実施例を示すブロック図であ
る。第４図において、７は２ボ一トＲＡＭの直並列変換
器、８は通話路メモリ、９は並直列変換器、１０はセレ
クタ、１１は順番カウンタ、１２は制御メモリである０
本時間スイッチのＨＷＩＮＩＩ！［の−置端には発呼者
の電話が置かれ、ＨＷＯＵＴ側の一番端には被呼者の電
話が１かれる０発呼者の電話はアナログ線加入者線で加
入者線インタフェース装置に収容され、音声を標本化し
て多重されるこの多重化された音声データは集線装置で
集線され、分配段通路装置の本時間スイッチで交換され
る。また本時間スイッチの後段は上記したのとは反対の
順序で分離されて被呼者の電話に至る。

この構成で、時間スイッチは発呼側と被呼側の両者が互
いに標本化された音声データを相手の着信側のタイムス
ロットに変換することにより通話を可能にしている。こ
こでＨｌＮから入力したデータは直並列変換器７で直並
列変換されて順番カウンタ１１のアドレスで通話路メモ
リ８に書き込まれたのち、順番カウンタ１１のアドレス
に記憶されている制御メモリ１２のデータをアドレスと
して通話路メモリ８から読み出されタイムスロット交換
される。このタイムスロット変換されたデータは並直列
変換器９で並直列変換されてＨＷＯυ■へ出力される。

第５図は第４図の時間スイッチに内蔵された２ボ一トＲ
ＡＭの直並列変換器７の一実施例を示すブロック図であ
る。第５図において、１ａは第１の２ボートＲＡ）４の
メモリセルアレイ、１ｂは第２の２ボ一トＲＡＭのメモ
リセルアレイ、　３ａ、　３ｂはセレクタである０本時
間スイッチの直並列変換器７はＨ１４１Ｎから入力した
データを常時に直並列変換し続けなければならないので
、第１、第２の２ボー）ＲＡＮのメモリセルアレイｌａ
、　１ｂの２面を備えるダブルバッファ構成とする必要
がある。

この構成で、第１のメモリセルアレイ１ａの書込みデー
タｄ’ｗ（ｏ）からｄ　’ｗ（＋）に書込み動作をさせ
ている間に、第２のメモリアレイ１ｂの読出しデータｄ
’＊（０）からｄ２＊（ｊ）に読出し動作をさせてデー
タを直並列変換させる。この第２のメモリセルアレイ１
ｂの読出しアドレスＡ２Ｒ（０）からＡ２Ｒ（ｉ）まで
−顧したら、今度は第２のメモリセルアレイ１ａの書込
みデータｃｔ　２．（０）からｄ’５（ｉ）に書込み動
作をさせ、その間に第１のメモリセルアレイ１ａの読出
アドレスＡＩ＊（０）からＡ　’＊（ｉ）まで−順させ
る。この様子を図中にセレクタ３，３ａ、３ｂの選択出
力の斜線ハツチングと点ハツチングで区別して示してい
る。

以上の本発明の実施例においてディジタル時分割通話路
のタイムスロット入れ替えのための時分割スイッチにお
ける直並列変換器等に利用できる２ポートメモリ及びそ
の基本メモリセル並びにそれを用いた直並列変換器及び
時間スイッチについて具体的に説明したが、これらは２
ボ一トＲＡＭのメモリセルアレイの同一の基本メモリセ
ルに対して書込みアドレスと読出しアドレスが異なるよ
うにして、これにデータを書き込んで読み出すことによ
りデータを並べかえる機能をもたせ、さらに書込みアド
レスと続出アドレスを直交させることによりデータを直
並列変換する機能を実現させたものであって、本発明は
上記実施例に限定されるものではなくその要旨を逸脱し
ない範囲で種々の変形が可能である。

〔発明の効果〕

４゜ 本発明によれば、２ボートＲＡ１４において同一のメモ
リセルに対して書込みアドレスと読出しアドレスを異な
るようにすることにより、データを書き込んで読み出す
ことでデータを並べかえる機能を実現でき、さらに書込
みアドレスと読出しアドレスと読出しアドレスを直交さ
せることによりデータを直並列変換ｎ能を実現できるの
で、これらのＲ能を実現する装置の１ビツト換算の）Ｉ
Ｏ３ｒＥＴ数を大幅に削減することができ、直並列変換
器および時分割スイッチ等のハード量を大幅に削減でき
る効果がある。

【図面の簡単な説明】

第１図は本発明による２ボ一トＲＡＭを用いた直並列変
換器の一実施例を示すブロック図、第２図は第１図の基
本メモリセルの一実施例を示す回路図、第３図は第２図
の基本メモリセルを４×４並べたメモリセルアレイの一
実施例を示す配置図、第４図は本発明による直並列変換
器を内蔵した時間スイッチの一実施例を示すブロック図
、第５図は第４図の時間スイッチに内蔵された直並列変
換器の一実施例を示すブロツク図、第６図は従来の２ボ
一トＲＡＭを例示するブロック図、第７図は従来の直並
列変換器を例示する回路図、第８図は従来の直並列変換
器の機能を例示する入力と出力のタイムチャートである
。 １・・・メモリセルアレイ（２ボ一トＲＡＭ　）　、２
・・・カウンタ、３・・・セレクタ、４・・・書込みデ
ータバッファ、５・・・読出しデータバッファ、６・・
・基本メモリセル、７・・・直並列変換器、８・・・通
話路メモリ、９・・・並直列変換器、１０・・・セレク
タ、１１・・・順番カウンタ、１２・・・制御メモリ、
ｄ　、（ｉ）・・・書込みデータ線、ｄ、＋（ｊ）・・
・読出しデータ線、Ａ、（ｊ）・・・書込みアドレス、
Ａ＊（ｉ）・・・読出しアドレス 代理人　弁理士　　秋　本　正　突 筒 図 第 図 第 図 ｄＲ［０） ｄＲ（ｊ） 第４ 図 ７・・・直左りＪ変項呑 ８・・−道ｉ台刈トメ乏り ９・−・変直列変換呑 １ｏ・・・ｔレクタ １１−１’ｌ湧番カウンタ ２−−−やｌ叩メＬす 第 図 −り世レヤーｙ 第 図 １屯飄しアドレ人（Ｂ） 第 図

Claims (1)

1. 【特許請求の範囲】 １、２ポートメモリにおいて、同一のメモリセルに対し
   て書込みアドレスと読出しアドレスが異なるようにして
   、データを書き込んで読み出すことによりデータを並べ
   かえる機能をもつ構成としたことを特徴とする２ポート
   メモリ。 ２、請求項１記載の２ポートメモリにおいて、書込みア
   ドレスと読出しアドレスを直交させることにより、デー
   タを直並列変換する機能をもつ構成としたことを特徴と
   する２ポートメモリ。 ３、請求項２記載の２ポートメモリを構成する２ポート
   メモリの基本メモリセル。 ４、請求項２記載の２ポートメモリにより構成した直並
   列変換器。 ５、請求項２記載の２ポートメモリを２面備えるダブル
   バッファ構成とした直並列変換器。 ６、請求項４または請求項５記載の直並列変換器を内臓
   した時間スイッチ。