JPS629586A - 半導体ランダムアクセスメモリ装置 - Google Patents
半導体ランダムアクセスメモリ装置Info
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- JPS629586A JPS629586A JP60149623A JP14962385A JPS629586A JP S629586 A JPS629586 A JP S629586A JP 60149623 A JP60149623 A JP 60149623A JP 14962385 A JP14962385 A JP 14962385A JP S629586 A JPS629586 A JP S629586A
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- Japan
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- output
- input
- data
- memory cell
- gate
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
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- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、任意のアドレスのメモリセルに対してほぼ同
じアクセス時間（呼出時間）で書込みと読出しが行える
半導体ランダムアクセスメモリ装置（以下、ＲＡＭとい
う）に係り、特にｌ入出力と多入出力との切換えが可能
なＲＡＭに関するものである。
じアクセス時間（呼出時間）で書込みと読出しが行える
半導体ランダムアクセスメモリ装置（以下、ＲＡＭとい
う）に係り、特にｌ入出力と多入出力との切換えが可能
なＲＡＭに関するものである。
（従来の技術）
従来、このような分野の技術としては、（１）アイ会ニ
ス拳ニス・シ・シ８５ ダイジェスト オブ テクニ
カル ペーパーズ（ＩＳＳＣＣ８５ＤＩＧＥＳＴＯＦ
ＴＥＣ）ＩＮＩＣＡＬ ＰＡＰＥＲ９）、■旦（１９８
５−２−１５） １９８５アイ・イー・イー・イー国際
半導体回路協議会（１９８５１ＥＥＥ Ｉｎｔｅｒｎａ
・ｔｉｏｎａｌ ５ｏｌｉｄ−３ｔａｔｅＣｉｒｃｕｉ
ｔｓ Ｃｏｎｆｅｒｅｎｃｅ）、（米国）、ｒメガバイ
ト ドラムズ（ＭＥＧＡＢＩＴ ＤＲＭｓ） Ｊ Ｐ、
２３８，２３９，３５２、（２）電子通信学会−ｒ Ｌ
ＳＩ技術」４版（昭５５−８−１０）電子通信学会Ｐ、
２０Ｂ−２１３に記載されるものがあった。以下、その
構成を図を用いて説明する。
ス拳ニス・シ・シ８５ ダイジェスト オブ テクニ
カル ペーパーズ（ＩＳＳＣＣ８５ＤＩＧＥＳＴＯＦ
ＴＥＣ）ＩＮＩＣＡＬ ＰＡＰＥＲ９）、■旦（１９８
５−２−１５） １９８５アイ・イー・イー・イー国際
半導体回路協議会（１９８５１ＥＥＥ Ｉｎｔｅｒｎａ
・ｔｉｏｎａｌ ５ｏｌｉｄ−３ｔａｔｅＣｉｒｃｕｉ
ｔｓ Ｃｏｎｆｅｒｅｎｃｅ）、（米国）、ｒメガバイ
ト ドラムズ（ＭＥＧＡＢＩＴ ＤＲＭｓ） Ｊ Ｐ、
２３８，２３９，３５２、（２）電子通信学会−ｒ Ｌ
ＳＩ技術」４版（昭５５−８−１０）電子通信学会Ｐ、
２０Ｂ−２１３に記載されるものがあった。以下、その
構成を図を用いて説明する。
第２図は上記文献（１）に記載された従来の大容量ＲＡ
Ｍの一構成例を示すブロック図である。図において、ｌ
は多数のメモリセルからなるメモリセルマトリクスで、
このメモリセルマトリクス１には複数のデータバスを介
してデータバス切換回路２が接続されている。データバ
ス切換回路２は、１組のデータ入力ＤＩとデータ出力Ｄ
Ｏを入出力すると共に、３組のアドレス選択信号Ａｉ、
Ａｊ、Ａｋ及びデータ出力Ｄｏｔ 、００２．００３を
入出力する。また、データバス切換回路２には、読出し
または書込み制御信号Ｒ／Ｗと切換信号φとが入力され
る。切換信号φは、アドレス選択信号Ａｉ−Ａｋとデー
タ出力００１〜００３との入出力の切換えを行なう信号
である。
Ｍの一構成例を示すブロック図である。図において、ｌ
は多数のメモリセルからなるメモリセルマトリクスで、
このメモリセルマトリクス１には複数のデータバスを介
してデータバス切換回路２が接続されている。データバ
ス切換回路２は、１組のデータ入力ＤＩとデータ出力Ｄ
Ｏを入出力すると共に、３組のアドレス選択信号Ａｉ、
Ａｊ、Ａｋ及びデータ出力Ｄｏｔ 、００２．００３を
入出力する。また、データバス切換回路２には、読出し
または書込み制御信号Ｒ／Ｗと切換信号φとが入力され
る。切換信号φは、アドレス選択信号Ａｉ−Ａｋとデー
タ出力００１〜００３との入出力の切換えを行なう信号
である。
以上の構成において、データの書込みを行なうには、切
換信号φにより、アドレス選択信号Ａｉ〜Ａｋをデータ
バス切換回路２を介してメモリセルマトリクス１へ入力
し、メモリセルの選択を行なわせる。次いで、書込み制
御信号Ｗにより、データ人力ＩｌＩをデータバス切換回
路２を介して選択されたメモリセルへ与え、データの書
込みを行なう。
換信号φにより、アドレス選択信号Ａｉ〜Ａｋをデータ
バス切換回路２を介してメモリセルマトリクス１へ入力
し、メモリセルの選択を行なわせる。次いで、書込み制
御信号Ｗにより、データ人力ＩｌＩをデータバス切換回
路２を介して選択されたメモリセルへ与え、データの書
込みを行なう。
まだ、データの読出しを行なうには、切換信号φにより
、アドレス選択信号Ａｉ−Ａｋをデータバス切換回路２
を介してメモリセルマトリクスｌへ入力し、メモリセル
の選択を行なわせる０次いで、切換信号φにより、デー
タバス切換回路２をデータ出力Ｄｏｔ−００３側へ切換
える。その後、読出し制御信号Ｒによってデータバス切
換回路２を介して選択されたメモリセルのデータを読み
出し、デー、夕出力ＤＯ、Ｄｏ １〜００３を送出する
。
、アドレス選択信号Ａｉ−Ａｋをデータバス切換回路２
を介してメモリセルマトリクスｌへ入力し、メモリセル
の選択を行なわせる０次いで、切換信号φにより、デー
タバス切換回路２をデータ出力Ｄｏｔ−００３側へ切換
える。その後、読出し制御信号Ｒによってデータバス切
換回路２を介して選択されたメモリセルのデータを読み
出し、デー、夕出力ＤＯ、Ｄｏ １〜００３を送出する
。
上記のようにデータの入出力回路を持つＲＡＭでは、そ
の良否を判断するために、上記文献（２）に記載された
ような書込みおよび読出し試験が行なわれる。
の良否を判断するために、上記文献（２）に記載された
ような書込みおよび読出し試験が行なわれる。
１組のデータ入出力ＤＩ、ＤＯを用いた書込みおよび読
出し時間（これをアクセス時間という）の最少値Ｔ１は
、次式で表わせる。
出し時間（これをアクセス時間という）の最少値Ｔ１は
、次式で表わせる。
ＴＩ＝ （Ｔｖ＋Ｔｒ） ・Ｎ ＊ ｎ
−・・（１）但し、Ｔｗ：１ビツト （メモリセル）
の書込みサイクル時間。
−・・（１）但し、Ｔｗ：１ビツト （メモリセル）
の書込みサイクル時間。
Ｔｒ：１ビツトの読出しサイク
ル時間。
Ｎ：ビット数。
ｎ：テストパターン数。
式（１）から明らかなように、ビット数に比例して試験
時間が増大する。特により精密な試験では、Ｎ３／２
あるいはＮ２試験が行なわれる。
時間が増大する。特により精密な試験では、Ｎ３／２
あるいはＮ２試験が行なわれる。
Ｎ２試験は、テストパターン数ｎがビット（メモリセル
）数Ｎの２乗に比例するもので、アドレス系、データ系
の試験はもちろん、主にメモリセル間の干渉による故障
の検出に用いられる。また、Ｎ３／２試験は、Ｎ２試験
のテストパターンがＲＡＭ容量の大型化に伴ない指数関
数的に増大するので、これを簡略化するため、・全メモ
リセル間ではなく、ある注目したメモリセル間の干渉だ
けを試験するものである。いずれにせよ、Ｎ３／２ある
いはＮ２試験では、試験時間が相当長くなる。
）数Ｎの２乗に比例するもので、アドレス系、データ系
の試験はもちろん、主にメモリセル間の干渉による故障
の検出に用いられる。また、Ｎ３／２試験は、Ｎ２試験
のテストパターンがＲＡＭ容量の大型化に伴ない指数関
数的に増大するので、これを簡略化するため、・全メモ
リセル間ではなく、ある注目したメモリセル間の干渉だ
けを試験するものである。いずれにせよ、Ｎ３／２ある
いはＮ２試験では、試験時間が相当長くなる。
そこで、従来技術では、ビット数ＮがＩＭ（メガ）、す
なわち１０６ クラスにおける試験時間を短縮するため
にテスタビリティ（ビット構成および試験を容易にする
設計法）と称する次のような工夫を行なっている。すな
わち、制御信号φによる入出力の切換えによって同時に
３組の出力データ００１−００３を取出せる構成にして
いる。これにより、４組の入力データＤＯ、ＤＯ１〜０
０３が同時に読出せるため、そのアクセス時間の最少値
Ｔ２は１次式％式％ 式（２）から明らかなように、１ビツトの読出しサイク
ル時間Ｔｒが１／４に短縮される。
なわち１０６ クラスにおける試験時間を短縮するため
にテスタビリティ（ビット構成および試験を容易にする
設計法）と称する次のような工夫を行なっている。すな
わち、制御信号φによる入出力の切換えによって同時に
３組の出力データ００１−００３を取出せる構成にして
いる。これにより、４組の入力データＤＯ、ＤＯ１〜０
０３が同時に読出せるため、そのアクセス時間の最少値
Ｔ２は１次式％式％ 式（２）から明らかなように、１ビツトの読出しサイク
ル時間Ｔｒが１／４に短縮される。
（発明が解決しようとする問題点）
しかしながら、上記構成の装置では、次のような問題点
があった。
があった。
（ｉ）従来の装置でノよ、上記式（２）において１ビツ
トの読出しサイクル時１１Ｔｒを１／４に短縮できるも
のの、書込み時間を減少できない。
トの読出しサイクル時１１Ｔｒを１／４に短縮できるも
のの、書込み時間を減少できない。
（ｉｉ）第２図のデータ出力００１〜００３はアドレス
人力Ａｉ−Ａｋと共用となっているため、読出し試験の
際にアドレス入力Ａｉ−Ａｋ側からデータ出力００１〜
００３側へ瞬時に切換える必要があり、これによって試
験が煩雑で困難となる。
人力Ａｉ−Ａｋと共用となっているため、読出し試験の
際にアドレス入力Ａｉ−Ａｋ側からデータ出力００１〜
００３側へ瞬時に切換える必要があり、これによって試
験が煩雑で困難となる。
（ｉｉｉ）データ入力ＤＩが一つであるため、精密なｐ
；ｌｐ／２やＮ２試験を行なう場合、長時間を必要とす
る。
；ｌｐ／２やＮ２試験を行なう場合、長時間を必要とす
る。
（ｉｖ）アドレス入力Ａｉ−Ａｋとデータ出力Ｄ０１〜
００３が共用のため、その入力側に設けられるバッファ
アンプや、そのバッファアンプまでの配線容量成分が入
力端子容量として付加され、入力端子容量の増加となる
。さらに、上記装置のメモリビット構成は、■出力×Ｍ
ワード（但し、Ｍは１組の入出力ペア時のワード数）で
あるが、これを Ｎ出力ＸＭワード／Ｎ（但し、Ｎは複
数の入出力数、すなわちビット数）というメモリビット
構成へ変更できない。このようにメモリの品種展開に寄
与できず、ｌ出力とＮ出力が１つのＬＳＩ設計で得られ
ないため、メモリ使用上の自由度が低いという問題点が
あった。
００３が共用のため、その入力側に設けられるバッファ
アンプや、そのバッファアンプまでの配線容量成分が入
力端子容量として付加され、入力端子容量の増加となる
。さらに、上記装置のメモリビット構成は、■出力×Ｍ
ワード（但し、Ｍは１組の入出力ペア時のワード数）で
あるが、これを Ｎ出力ＸＭワード／Ｎ（但し、Ｎは複
数の入出力数、すなわちビット数）というメモリビット
構成へ変更できない。このようにメモリの品種展開に寄
与できず、ｌ出力とＮ出力が１つのＬＳＩ設計で得られ
ないため、メモリ使用上の自由度が低いという問題点が
あった。
本発明は、前記従来技術が持っていた問題点として、上
記（ｉ）書込み時間の短縮ができない、（ｉｉ）テスト
、の困難さ、（ｉｉｉ）精密な試験では時間がかか′る
、（ｉｉ）メモリの品種展開に寄与できなＣ）という点
について解決したＲＡにを提供するものである。
記（ｉ）書込み時間の短縮ができない、（ｉｉ）テスト
、の困難さ、（ｉｉｉ）精密な試験では時間がかか′る
、（ｉｉ）メモリの品種展開に寄与できなＣ）という点
について解決したＲＡにを提供するものである。
（問題点を解決するための手段）
本発明は、前記問題点を解決するために、メモリセルマ
ートリクス、データ入出力回路等を備えたＲＡＭにおい
て、データ入出力回路を、メモリセルマトリクスの全メ
モリセルに接続された第１のデータ入出力回路と、前記
メモリセルマトリクスの全メモリセルが複数個に分割さ
れその分割されたメモリセルにそれぞれ接続された複数
個の第２のデータ入出力回路とで構成し、さらに前記メ
モリセルマトリクスと前記第１または第２のデータ入出
力回路との接続状態を制御信号により切換える切換回路
を設けたものである。
ートリクス、データ入出力回路等を備えたＲＡＭにおい
て、データ入出力回路を、メモリセルマトリクスの全メ
モリセルに接続された第１のデータ入出力回路と、前記
メモリセルマトリクスの全メモリセルが複数個に分割さ
れその分割されたメモリセルにそれぞれ接続された複数
個の第２のデータ入出力回路とで構成し、さらに前記メ
モリセルマトリクスと前記第１または第２のデータ入出
力回路との接続状態を制御信号により切換える切換回路
を設けたものである。
（作 用）
本発明によれば、以上のようにＲＡＭを構成したので、
第２のデータ入出力回路は複数個に分割された各メモリ
セルブロックに対して並列して書込みおよび読出し試験
を実行するように働き、また切換回路は制御信号に基づ
き第１と第２のデータ入出力回路を切換えるように働く
。これによって書込みおよび読出しの試験時間の短縮、
精密な試験の短時間での実行、１人出力と多入出力との
切換え等を簡易的確に行えるのである。したがって、前
記問題点を除去できるのである。
第２のデータ入出力回路は複数個に分割された各メモリ
セルブロックに対して並列して書込みおよび読出し試験
を実行するように働き、また切換回路は制御信号に基づ
き第１と第２のデータ入出力回路を切換えるように働く
。これによって書込みおよび読出しの試験時間の短縮、
精密な試験の短時間での実行、１人出力と多入出力との
切換え等を簡易的確に行えるのである。したがって、前
記問題点を除去できるのである。
（実施例）
第１図は本発明の実施例を示す大官ｉ ＲＡＭの回路構
成図である。このＲＡＭは、メモリビット構成が １出
力×Ｍワード と ４出力×Ｍワード／４ との相互切
換えが可能な構成になっている。
成図である。このＲＡＭは、メモリビット構成が １出
力×Ｍワード と ４出力×Ｍワード／４ との相互切
換えが可能な構成になっている。
第１図において、１０は多数のメモリセルからなるメモ
リセルマトリクスで、このメモリセルマトリクスｌＯに
は４組のデータ線１１−１．１１−２゜１２−１ 、１
２−２．１３−１ 、１３−２ 、１４−１ 、１４−
２が接続され、各組のデータ線１１−１〜１４−２に入
出力切換回路１５．１８゜１７．１８が接続されている
。
リセルマトリクスで、このメモリセルマトリクスｌＯに
は４組のデータ線１１−１．１１−２゜１２−１ 、１
２−２．１３−１ 、１３−２ 、１４−１ 、１４−
２が接続され、各組のデータ線１１−１〜１４−２に入
出力切換回路１５．１８゜１７．１８が接続されている
。
メモリセルマトリクス１０へ複数のデータＩ］ＩＯ，Ｄ
１１．ＤＩ２．ＤＩ３，０１４を入力するために、５個
のデータ入力端子１９，２０，２１，２２．２３が設け
られ、データ入力端子１９とその他のデータ入力端子２
０〜２３とがそれぞれ入力制御回路２４，２５．２６．
２７の入力側に接続されている。各入力制御回路２４〜
２７は、その出力側が前記各入出力切換回路１５〜１８
に接続され、該入出力切換回路１５〜１８を書込み側へ
切換えるように構成されている。
１１．ＤＩ２．ＤＩ３，０１４を入力するために、５個
のデータ入力端子１９，２０，２１，２２．２３が設け
られ、データ入力端子１９とその他のデータ入力端子２
０〜２３とがそれぞれ入力制御回路２４，２５．２６．
２７の入力側に接続されている。各入力制御回路２４〜
２７は、その出力側が前記各入出力切換回路１５〜１８
に接続され、該入出力切換回路１５〜１８を書込み側へ
切換えるように構成されている。
入出力切換回路１５〜１８には、４組のデータ線３１−
１．３１−２．３２−１．３２−２．３３−１．３３−
２．３４−１．３４−２が接続されている。各組のデー
タ線３１−１〜３４−２には。
１．３１−２．３２−１．３２−２．３３−１．３３−
２．３４−１．３４−２が接続されている。各組のデー
タ線３１−１〜３４−２には。
１出力制御回路３５，３１１ｔ、３７．３８の入力側が
それぞれ接続され、これらの１出力制御回路３５〜３８
の出力側が出力回路３９を介してデータＤＯの出力端子
４ｏに接続されている。また、各組のデータ線３１−１
〜３４−２には、多出力制御回路４１，４２，４３．４
４の入力側がそれぞれ接続され、これらの各多出力制御
回路４１〜４４の出力側がデータ００１．００２．００
３．００３の出力端子４５．４Ｂ、４７．４８にそれぞ
れ接続されている。
それぞれ接続され、これらの１出力制御回路３５〜３８
の出力側が出力回路３９を介してデータＤＯの出力端子
４ｏに接続されている。また、各組のデータ線３１−１
〜３４−２には、多出力制御回路４１，４２，４３．４
４の入力側がそれぞれ接続され、これらの各多出力制御
回路４１〜４４の出力側がデータ００１．００２．００
３．００３の出力端子４５．４Ｂ、４７．４８にそれぞ
れ接続されている。
ここで、前記入力制御回路２４は、アドレスデコーダ５
０．３人力ｌ出力ＡＮＤゲート５１、バッファゲート５
２．２人力１出力ＡＮＤゲー）５３．５４、及び２人力
ｌ出力ＯＲゲート５５を具えている。アドレスデコーダ
５０は、メモリセルマトリクス１０における１／４のメ
モリセル群へ与えるデータを解読してアドレス選択信号
ａｌを出力する回路で、このアドレス選択信号ａｌはデ
ータＤＩＧ及び１人出力イネーブール信号φ１と共にＡ
ＮＤゲート５１へ入力される。一方、データＤＩＩは、
バッファゲート５２を介して、ｌ入出カイネーブル信号
φ１の逆相である多入出力イネーブル信号φ２と共に、
ＡＮＤゲート５３へ入力される。ＡＮＤゲー） ５１．
５３の出力信号はＯＲゲート５５へ入力され、このＯＲ
ゲート５５の出力信号が書込みイネーブル信号φ賛と共
にＡＮＤゲート５４へ入力される。ＡＮＤゲート５４の
出力信号は入出力切換回路１５へ入力される。
０．３人力ｌ出力ＡＮＤゲート５１、バッファゲート５
２．２人力１出力ＡＮＤゲー）５３．５４、及び２人力
ｌ出力ＯＲゲート５５を具えている。アドレスデコーダ
５０は、メモリセルマトリクス１０における１／４のメ
モリセル群へ与えるデータを解読してアドレス選択信号
ａｌを出力する回路で、このアドレス選択信号ａｌはデ
ータＤＩＧ及び１人出力イネーブール信号φ１と共にＡ
ＮＤゲート５１へ入力される。一方、データＤＩＩは、
バッファゲート５２を介して、ｌ入出カイネーブル信号
φ１の逆相である多入出力イネーブル信号φ２と共に、
ＡＮＤゲート５３へ入力される。ＡＮＤゲー） ５１．
５３の出力信号はＯＲゲート５５へ入力され、このＯＲ
ゲート５５の出力信号が書込みイネーブル信号φ賛と共
にＡＮＤゲート５４へ入力される。ＡＮＤゲート５４の
出力信号は入出力切換回路１５へ入力される。
他の入力制御゛回路２５〜２７は、前記入力制御回路２
４と同一の回路構成である。なお、図示されていないが
、各入力制御回路２５〜２７内に設けられたアドレスデ
コーダからはそれぞれアドレス選択信号ａ２．ａ３．ａ
４が出力される。
４と同一の回路構成である。なお、図示されていないが
、各入力制御回路２５〜２７内に設けられたアドレスデ
コーダからはそれぞれアドレス選択信号ａ２．ａ３．ａ
４が出力される。
前記１出力制御回路３５は、アドレスデコーダ６０、及
び２人力ＡＮＤゲート８１，８２．６３を具えている。
び２人力ＡＮＤゲート８１，８２．６３を具えている。
アドレスデコーダ６０は、メモリセルマトリクスｌＯに
おける１／４のメモリセル群へ与えるデータを解読して
アドレス選択信号ａｌを出力する回路で、このアドレス
選択信号ａｌは１人出カイネーブル信号φ１と共にＡＮ
Ｄゲート８１へ入力される。
おける１／４のメモリセル群へ与えるデータを解読して
アドレス選択信号ａｌを出力する回路で、このアドレス
選択信号ａｌは１人出カイネーブル信号φ１と共にＡＮ
Ｄゲート８１へ入力される。
ＡＮＤゲート８１の出力信号は、データ線３１−１上に
出力されるデータと共にＡＮＤゲート６２へ入力され、
さらにデータ線３１−２上に出力されるデータと共にＡ
ＮＤゲート８３へ入力される。
出力されるデータと共にＡＮＤゲート６２へ入力され、
さらにデータ線３１−２上に出力されるデータと共にＡ
ＮＤゲート８３へ入力される。
他の１出力制御回路３６〜３８は、前記ｌ出力制御回路
３５と同一の回路構成である。なお、図示されていない
が、各１出力制御回路３６〜３８内に設けられたアドレ
スデコーダからはそれぞれアドレス選択信号ａ２．ａ３
．ａ４が出力される。
３５と同一の回路構成である。なお、図示されていない
が、各１出力制御回路３６〜３８内に設けられたアドレ
スデコーダからはそれぞれアドレス選択信号ａ２．ａ３
．ａ４が出力される。
前記出力回路３８は、４人力ＯＲゲー） ７０．７１及
び増幅回路７２を具えている。前記１出力制御回路３５
〜３８内に設けられた一方のＡＮＤゲート６２の出力信
号はＯＲゲート７０へ、他方のＡＮＤゲート６３の出力
信号はＯＲゲート７１へそれぞれ入力される。ＯＲゲー
ト７０．７１の出力信号は増幅回路７２で増幅され、デ
ータＤＯとして出力端子４０から出力される。
び増幅回路７２を具えている。前記１出力制御回路３５
〜３８内に設けられた一方のＡＮＤゲート６２の出力信
号はＯＲゲート７０へ、他方のＡＮＤゲート６３の出力
信号はＯＲゲート７１へそれぞれ入力される。ＯＲゲー
ト７０．７１の出力信号は増幅回路７２で増幅され、デ
ータＤＯとして出力端子４０から出力される。
前記多出力制御回路４１は、２人力ｌ出力ＡＮＤゲー）
８０，８１及び増幅回路８２を具えている。
８０，８１及び増幅回路８２を具えている。
多入出力イネーブル信号φ２は、データ線３１−１上に
出力されるデータと共にＡＮＤゲート８０へ入力され、
さらにデータ線３１−２上に出力されるデータと共にＡ
ＮＤゲート８１へ入力される。 ＡＮＤゲート８０．８
１の出力信号は増幅回路８２で増幅され、データ００１
として多出力端子４５から出力される。
出力されるデータと共にＡＮＤゲート８０へ入力され、
さらにデータ線３１−２上に出力されるデータと共にＡ
ＮＤゲート８１へ入力される。 ＡＮＤゲート８０．８
１の出力信号は増幅回路８２で増幅され、データ００１
として多出力端子４５から出力される。
他の多出力制御回路４２〜４４は、前記多出力制御回路
４１と同一の回路構成であり、各多出力端子４１３．４
７．４８からデータ００２，００３，００４を出力する
。
４１と同一の回路構成であり、各多出力端子４１３．４
７．４８からデータ００２，００３，００４を出力する
。
以上のように構成されるＲＡＭの動作について説明する
。
。
先ず、書込み動作は第１表の真理値表のように行なわれ
る。
る。
第１表
第１表に示すように、１入出カメモリ書込み動作を行う
には、書込みイネーブル信号φＷを論理“ｌ”、１入出
力イネーブル信号φ１を論理“１″、多入出力イネーブ
ル信号φ２を論理“０”にすると共に、ｌ入力端子１９
へ書込みデータＤＩＧを入力する。
には、書込みイネーブル信号φＷを論理“ｌ”、１入出
力イネーブル信号φ１を論理“１″、多入出力イネーブ
ル信号φ２を論理“０”にすると共に、ｌ入力端子１９
へ書込みデータＤＩＧを入力する。
すると、入力制御回路２４〜２７において、１入出力イ
ネーブル信号φｌの“ｌ”によってＡＮＤゲート５１が
開くと共に、多入出力イネーブル信号φ２の“Ｏ”によ
ってＡＮＤゲート５３が閉じる。ここで、各入力制御回
路２４〜２７のアドレスデコーダ５０から出力されるア
ドレス選択信号ａ１〜ａ４のうち、例えば入力制御回路
２４中のａｌのみが“ｌ”の場合、ＡＮＤゲート５１の
出力信号が“１”となり、これによってＯＲゲート５５
の出力信号が“ｌ”となる、この際、書込みイネーブル
信号φＷが“ｌ”のため、ＡＮＤゲ°−ト５４の出力信
号が“１”となって入出力切換回路１５が書込み側に切
換りえられる。これによってＡＮＤゲート５４の出力側
がデータ線１１−１．１１−２と接続され、書込みデー
タＤＩＧがデータＤ１としてメモリセルマトリクス１０
の所定のメモリセルへ書込まれる。同様に、入力制御回
路２５のデータ選択信号ａ２のみが“ｌ”のときはデー
タＤ２が、入力制御回路２８のデータ選択信号ａ３のみ
が“ｌ”のときはデータＤ３が、入力制御回路２７のデ
ータ選択信号ａ４のみが“ｌ”のときはデータＤ４が、
それぞれ所定のメモリセルへ書込まれる。
ネーブル信号φｌの“ｌ”によってＡＮＤゲート５１が
開くと共に、多入出力イネーブル信号φ２の“Ｏ”によ
ってＡＮＤゲート５３が閉じる。ここで、各入力制御回
路２４〜２７のアドレスデコーダ５０から出力されるア
ドレス選択信号ａ１〜ａ４のうち、例えば入力制御回路
２４中のａｌのみが“ｌ”の場合、ＡＮＤゲート５１の
出力信号が“１”となり、これによってＯＲゲート５５
の出力信号が“ｌ”となる、この際、書込みイネーブル
信号φＷが“ｌ”のため、ＡＮＤゲ°−ト５４の出力信
号が“１”となって入出力切換回路１５が書込み側に切
換りえられる。これによってＡＮＤゲート５４の出力側
がデータ線１１−１．１１−２と接続され、書込みデー
タＤＩＧがデータＤ１としてメモリセルマトリクス１０
の所定のメモリセルへ書込まれる。同様に、入力制御回
路２５のデータ選択信号ａ２のみが“ｌ”のときはデー
タＤ２が、入力制御回路２８のデータ選択信号ａ３のみ
が“ｌ”のときはデータＤ３が、入力制御回路２７のデ
ータ選択信号ａ４のみが“ｌ”のときはデータＤ４が、
それぞれ所定のメモリセルへ書込まれる。
また、４人出力メモリ書込み動作を行うには、多入出力
イネーブル信号φ２を“ｌ”、１入出力イネーブル信号
φ１を“Ｏ”にすると共に、多入力端子２０〜２３へ書
込みデータＤＩＬ〜ＤＩ４を入力する。
イネーブル信号φ２を“ｌ”、１入出力イネーブル信号
φ１を“Ｏ”にすると共に、多入力端子２０〜２３へ書
込みデータＤＩＬ〜ＤＩ４を入力する。
すると、入力制御回路２４〜２７において、多人出カイ
ネーブル信号φ２の“１”によってＡＮＤゲート５３が
開くと共に、１入出力イネーブル信号φ１の“０”によ
ってＡＮＤゲート５１が閉じる。こ−こで、各多入力端
子２０〜２３へそれぞれ入力されるデータＤ１１〜ＤＩ
４は、各入力制御回路２４〜２７のバッファゲート５２
、ＡＮＤゲート５３、ＯＲゲート５５、ＡＮＤゲート５
４及び入出力切換回路１５〜１８を通ってデータ線１１
−１〜１３−２へ送出され、データＤ１〜Ｄ４として所
定のメモリセルへ同時に書込まれる。
ネーブル信号φ２の“１”によってＡＮＤゲート５３が
開くと共に、１入出力イネーブル信号φ１の“０”によ
ってＡＮＤゲート５１が閉じる。こ−こで、各多入力端
子２０〜２３へそれぞれ入力されるデータＤ１１〜ＤＩ
４は、各入力制御回路２４〜２７のバッファゲート５２
、ＡＮＤゲート５３、ＯＲゲート５５、ＡＮＤゲート５
４及び入出力切換回路１５〜１８を通ってデータ線１１
−１〜１３−２へ送出され、データＤ１〜Ｄ４として所
定のメモリセルへ同時に書込まれる。
次に、読出し動作は第２表の真理値表のようになる。
第２表
第２表に示すように、ｌ入出カメモリ読出し動作を行う
には、１入出力イネーブル信号φｌを“ｌ”、多入出力
イネーブル信号φ２を“０”、および書込みイネーブル
信号φ貿を“Ｏ”にする。
には、１入出力イネーブル信号φｌを“ｌ”、多入出力
イネーブル信号φ２を“０”、および書込みイネーブル
信号φ貿を“Ｏ”にする。
すると、各入力制御信号２４〜２７のＡＮＤゲート５４
は閉じ、各入出力切換回路１５〜１８が読出し側へ切り
換わり、各データ線１１−１〜１３−２と各データ線、
３１−１〜３４−２とがそれぞれ接続される。さらに
、各１出力制御回路３５〜３ＢのＡＮＤゲート８１が開
いて入力可能な状態になると共に、各多出力制御回路４
１〜４４のＡＮＤゲート８０．８１が閉じる。
は閉じ、各入出力切換回路１５〜１８が読出し側へ切り
換わり、各データ線１１−１〜１３−２と各データ線、
３１−１〜３４−２とがそれぞれ接続される。さらに
、各１出力制御回路３５〜３ＢのＡＮＤゲート８１が開
いて入力可能な状態になると共に、各多出力制御回路４
１〜４４のＡＮＤゲート８０．８１が閉じる。
各１出力制御回路３５〜３８中のアドレス選択信号ａ１
〜ａ４のうち、いずれか一つが“１”となると、ＡＮＤ
ゲート６１〜６３が開いてメモリセルマトリクス１０に
格納されたデータＤ１〜Ｄ４のうちのいずれか一つが、
出力回路３９のＯＲゲート７０．７１及び増幅回路７２
を介して出力端子４０からデータＤＯとして出力される
。
〜ａ４のうち、いずれか一つが“１”となると、ＡＮＤ
ゲート６１〜６３が開いてメモリセルマトリクス１０に
格納されたデータＤ１〜Ｄ４のうちのいずれか一つが、
出力回路３９のＯＲゲート７０．７１及び増幅回路７２
を介して出力端子４０からデータＤＯとして出力される
。
また、多入出力メモリ読出し動作を行うには、多入出力
イネーブル信号φ２を“１”、ｌ入出カイネーブル信号
φ１を“０”にする。
イネーブル信号φ２を“１”、ｌ入出カイネーブル信号
φ１を“０”にする。
すると、各１出力制御回路３５〜３８が閉じると共に、
各多出力制御回路４１〜４３のＡＮＤゲート８０．８１
が開く。これにより、メモリセルマトリクス１０に格納
された各データＤ１〜Ｄ４は、各多出力端子４５〜４８
からｆ−夕［１０１〜１１０４として同時に出力される
。
各多出力制御回路４１〜４３のＡＮＤゲート８０．８１
が開く。これにより、メモリセルマトリクス１０に格納
された各データＤ１〜Ｄ４は、各多出力端子４５〜４８
からｆ−夕［１０１〜１１０４として同時に出力される
。
以上述べた説明では、１入出力イネーブル信号φ１及び
多入出力イネーブルφ２により書込み、読出しで各々区
切って説明したが、その組合せは自由であり、次表のよ
うになる。
多入出力イネーブルφ２により書込み、読出しで各々区
切って説明したが、その組合せは自由であり、次表のよ
うになる。
第 ３ 表
第３表から明らかなように、四つのケースが入出力イネ
−ブール信号φ１．φ２により任意に選択できる。
−ブール信号φ１．φ２により任意に選択できる。
ここで、ケース２を採用すれば、メモリセルマトリクス
１０が４分割され、これらを並列状態で書込み及び読出
しの試験を行えるので、試験時間を大巾に短縮できる。
１０が４分割され、これらを並列状態で書込み及び読出
しの試験を行えるので、試験時間を大巾に短縮できる。
入出カイネーブル信号φ１゜φ２によりケース１，２の
ように１入出力と多入出力との切換えが行えるので、入
出カイネーブル信号φ１．φ２を固定的電位とすれば、
マスクやウェハプロセスを変更することなく、１人出力
用ＲＡＭと多入出力用ＲＡＭとの間の品種展開ができる
。また、入出カイネーブル信号φ１．φ２を外部信号と
して用いることにより、メモリ使用者がメモリの構成法
を自由に選択できる。さらに、上記第３表のケース３，
４は、書込み時、あるいは読出し時に他のメモリセルへ
の干渉が生じるか否かの試験であり、このような試験も
入出カイネーブル信号φ１．φ２の選択のみで簡単に実
現できる。
ように１入出力と多入出力との切換えが行えるので、入
出カイネーブル信号φ１．φ２を固定的電位とすれば、
マスクやウェハプロセスを変更することなく、１人出力
用ＲＡＭと多入出力用ＲＡＭとの間の品種展開ができる
。また、入出カイネーブル信号φ１．φ２を外部信号と
して用いることにより、メモリ使用者がメモリの構成法
を自由に選択できる。さらに、上記第３表のケース３，
４は、書込み時、あるいは読出し時に他のメモリセルへ
の干渉が生じるか否かの試験であり、このような試験も
入出カイネーブル信号φ１．φ２の選択のみで簡単に実
現できる。
なお、上記実施例では、多入出力の例として４人出力に
ついて説明したが、４人出力以外の他の複数の入出力に
ついても同様に適用可能である。また、第１図中の個々
の回路構成は、種々の変形が可能である。
ついて説明したが、４人出力以外の他の複数の入出力に
ついても同様に適用可能である。また、第１図中の個々
の回路構成は、種々の変形が可能である。
（発明の効果）
以上詳細に説明したように、本発明によれば、第１と第
２のデータ入出力回路を切換回路で切換え制御するよう
にしたので、書込みおよび読出し試験時における試験時
間の短縮化、容易化、さらにはメモリの品種展開への寄
与という効果が期待できる。
２のデータ入出力回路を切換回路で切換え制御するよう
にしたので、書込みおよび読出し試験時における試験時
間の短縮化、容易化、さらにはメモリの品種展開への寄
与という効果が期待できる。
第１図は本発明の実施例を示すＲＡＭの回路構成図、第
２図は従来のＲＡＭの回路構成図である。 １０・・・・・・メモリセルマトリクス、１５〜１Ｂ・
・・・・・入出力切換回路、１９・・・・・・ｌ入力端
子、２０〜２３・・・・・・多入力端子、２４〜２７・
・・・・・入力制御回路、３５〜３８・・・・・・ｌ出
力制御回路、４０・・・・・・１出力端子、４１〜４４
・・・・・・多出力制御回路、４５〜４８・・・・・・
多出力端子。 出願人代理人 柿 本 恭 成手続補正歯（
自発） 昭和６１午 ５月２７日 特許庁長官 宇 賀 道 部 １．殿、： １、事件の表示 昭和６０年特許願第１４９６２３号 ２、発明の名称 半導体ランダムアクセスメモリ装置 ３、補正をする者 ５、補正の対象 明細書の全文 ６、補正の内容 明細書の全文を別紙の通り補正する。 明細書 １、発明の名称 半導体ランダムアクセスメモリ装置 ２、特許請求の範囲 多数のメモリセルからなるメモリセルマトリクスを有し
、アドレス信号により選択された前記メモリセルに対し
て、データ入出力回路によりデータの入力と出力を行な
う半導体ランダムアクセスメモリ装置において、 前記データ入出力回路を、前記メモリセルマトリクスの
全メモリセルに接続された第１のデータ入出力回路と、
前記メモリセルマトリクスの全メモリセルが複数個に分
割されその各分割されたメモリセルにそれぞれ接続され
た複数個の第２のデータ入出力回路とで構成し、 前記メモリセルマトリクスと前記第１または第２のデー
タ入出力回路との接続状態を制御信号により切換える切
換回路を設けたことを特徴とする半導体ランダムアクセ
スメモリ装置。 ３、発明の詳細な説明 （産業上の利用分野） 本発明は、任意のアドレスのメモリセルに対してほぼ同
じアクセス時間（呼出時間）で書込みと読出しが行える
半導体ランダムアクセスメモリ装置（以下、ＲＡ）ｌと
いう）に係り、特に１入出力と多入出力との切換えが可
能なＲＡＭに関するものである。 （従来の技術） 従来、このような分野の技術としては、（１）アイ・ニ
ス・ニス・シイ・シイ８５ ダ イ ジ ェスト オ
ブ テクニカル ペーパーズ（ｒｓｓｃｃ８５ ＤＩＧ
ＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲＳ）、
Ｐ、２３８，２３９゜３５２、（２）電子通信学会線ｒ
ＬＳＩ技術」４版（昭５５−８−１０）電子通信学会Ｐ
、２０Ｂ−２１３に記載されるものがあった。以下、そ
の構成を図を用いて説明する。 第２図は上記文献（１）に記載された従来の大容量ＲＡ
Ｍの一構成例を示すブロック図である。図において、ｌ
は多数のメモリセルからなるメモリセルマトリクスで、
このメモリセルマトリクス１には複数のデータバスを介
してデータバス切換回路２が接続されている。データバ
ス切換回路２は、−１組のデータ入力ＤＩとデータ出力
ＤＯを入出力すると共に、アドレス選択信号の一部の３
組Ａｉ、Ａｊ 、Ａｋかつデータ出力００１．００２
、［１０３を入出力する。また、データバス切換回路２
には、読出しまたは書込み制御信号Ｒ／Ｗと切換信号φ
とが入力される。 切換信号φは、アドレス選択信号の一部Ａｉ−Ａｋとデ
ータ出力００１−００３との入出力の切換えを行なう信
号である。 以上の構成において、データの書込みを行なうには、切
換信号φにより、アドレス選択信号をデータバス切換回
路２を介してメモリセルマトリクスｌへ入力し、メモリ
セルの選択を行なわせる０次いで、書込み制御信号Ｗに
より、データ入力ＤＩをデータバス切換回路２を介して
選択されたメモリセルへ与え、データの書込みを行なう
。 また、データの読出しを行なうには、切換信号φにより
、アドレス選択信号を選択し、データバス切換回路２を
介してメモリセルマトリクス１へ入力し、メモリセルの
選択を行なわせる。次いで、切換信号φにより、データ
バス切換回路２をデータ出力００１〜００３側へ切換え
る。その後、読出し制御信号Ｈによってデータバス切換
回路２を介して選択されたメモリセルのデータを読み出
し、データ出力Ｄｏ、００１−００３を送出する。 上記のようにデータの入出力回路を持つＲＡＭでは、そ
の良否を判断するために、上記文献（２）に記載された
ような書込みおよび読出し試験が行なわれる。 １組のデータ入出力ＤＩ、ＤＯを用いた書込みおよび読
出し時間（これをアクセス時間という）の最少値Ｔ１は
、次式で表わせる。゛ Ｔ１＝ （Ｔｗ十丁ｒ） ＊ Ｎ ｅ ｎ・−
（１）但し、Ｔｗ：ｌビット（メモリセル） の書込みサイクル時間。 Ｔｒ：１ビツトの読出しサイク ル時間。 Ｎ：ビット数。 ｎ：テストパターン数。 式（１）から明らかなように、ビット数に比例して試験
時間が増大する。特により精密な試験では、Ｎ３／２
あるいはＮ２試験が行なわれる。 Ｎ２試験は、アドレス系、データ系の試験はもちろん、
主にメモリセル間の干渉による故障の検出に用いられる
。また、Ｎ３／２試験は、Ｎ２試験のテストパターンが
ＲＡＭ容量の大型化に伴ない指数関数的に増大するので
、これを簡略化するため、全メモリセル間ではなく、あ
る注目したメモリセル間の干渉を試験するものである。 Ｎ３／２あるいはＮ２試験では、試験時間が長くなる。 そこで、従来技術では、ビット数ＮがＩＭ（メガ）、す
なわち１０６クラスにおける試験時間を短縮するために
テスタビリティ（ビット構成および試験を容易にする設
計法）と称する次のような工夫を行なっている。すなわ
ち、制御信号φによる入出力の切換えによって同時にメ
モリアレイを４分割し・たデータバスに相当する４組の
出力データＤＯ、ＤＯ１〜００３が同時に読出せるため
、そのアクセス時間の最小値Ｔ２は、次式のようになる
。 Ｔ２＝ （丁ｗ ＋ −Ｔｒ ） ＊ Ｎ
ｅ ｎ −−−（２）式（２）から明ら
かなように、１ビツトの読出しサイクル時間Ｔｒが１／
４に短縮される。 （発明が解決しようとする問題点） しかしながら、上記構成の装置では、次のような問題点
があった。 （ｉ）従来の装置では、上記式（２）において１ビツト
の読出しサイクル時間Ｔｒを１／４に短縮できるものの
、書込み時間を減少できない。 （ｉｉ）第２図のデータ出力Ｄｏｔ〜００３はアドレス
入力の一部Ａｉ−Ａｌｔと共用となっているため、読出
し試験の際にアドレス入力Ａｉ〜Ａｋ側からデータ出力
００１〜００３側へ瞬時に切換える必要があり、これに
よって試験が煩雑で困難となる。 （ｉｉｉ）データ入力ＤＩが一つであるため、精密なＮ
３／２やＮ２試験を行なう場合、長時間を必要とする。 （ｉｉ）アドレス入力の一部Ａｉ−Ａｋとデータ出力０
０１〜００３が共用のため、その入力側に設けられるバ
ッファアンプや、そのバッファアンプまでの配線容量成
分が入力端子容量として付加され、入力端子容量の増加
となる。さらに、上記装置のメモリビット構成は、■出
力ＸＭワード（但し、Ｍは１組の入出力ペア時のワード
数）であるが、これを Ｎ出力Ｘ （Ｍ／Ｎ）ワード（
但し、Ｎは複数の入出力数、すなわちビット数）という
メモリビット構成へ変更できない。このようにメモリの
品種展開に寄与できず、１出力とＮ出力が１つのＬＳＩ
設計で得られないため、メモリ使用上の自由度が低いと
いう問題点があった。 本発明は、前記従来技術が持っていた問題点として、上
記（ｉ）書込み時間の短縮ができない、（ｉｉ）テスト
の困難さ、 （ｉｉｉ）精密な試験では時間がかかる、
（ｉｉ）メモリの品種展開に寄与できないという点につ
いて解決したＲＡＭを提供するものである。 （問題点を解決するための手段） 本発明は、前記問題点を解決するために、メモリセルマ
トリクス、データ入出力回路等を備えたＲＡＭにおいて
、データ入出力回路を、メモリセルマトリクスの全メモ
リセルに接続された第１のデータ入出力回路と、前記メ
モリセルマトリクスの全メモリセルが複数個に分割され
その分割されたメモリセルにそれぞれ接続された複数個
の第２のデータ入出力回路とで構成し、さらに前記メモ
リセルマトリクスと前記第１または第２のデータ入出力
回路との接続状態を制御信号により切換える切換回路を
設けたものである。 （作 用） 本発明によれば１以上のようにＲＡＭを構成したので、
第２のデータ入出力回路は複数個に分割された各メモリ
セルブロックに対して並列して書込みおよび読出し試験
を実行するように働き、また切換回路は制御信号に基づ
き第１と第２のデータ入出力回路を切換えるように働く
。これによって書込みおよび読出しの試験時間の短縮、
精密な試験の短時間での実行、１人出力と多入出力との
切換え等を簡易的確に行えるのである。したがって、前
記問題点を除去できるのである。 （実施例） 第１図は本発明の実施例を示す大容量ＲＡＭの回路構成
図である。このＲＡＭは、メモリビット構成が １出力
ＸＭワード と ４出力Ｘ （Ｎ／４）ワードとの相互
切換えが可能な構成になっている。 第１図において、１０は多数のメモリセルからなるメモ
リセルマトリクスで、このメモリセルマトリクス１０に
は４組のデータ線１１−１．１１−２゜１２−１．１２
−２．１３−１．１３−２．１４−１．１４−２が接続
され、各組のデータ線１１−１−１４−２に入出力切換
回路１５．１Ｂ。 １７、１８が接続されている。 メモリセルマトリクス１０へ複数のデータＤＩＧ、Ｄ１
１．ＤＩ２，０１３，０１４を入力するために、５個の
データ入力端子１９，２０，２１，２２．２３が設けら
れ、データ入力端子１８とその他のデータ入力端子２０
〜２３とがそれぞれ入力制御回路２４，２５．２Ｂ、２
？の入力側に接続されている。各入力制御回路２゛４〜
２７は、その出力側が前記各入出力切換回路１５〜１Ｂ
に接続され、該入出力切！！！！回路１５〜１８を書込
み側へ切換えるように構成されている。 入出力切換回路１５〜１８には、４組のデータ線３１−
１．３１−２．３２−１．３２−２．３３−１．３３−
２．３４−１．３４−２が接続されている。各組のデー
タ線３１−１〜３４−２には、１出力制御回路３５．３
Ｂ、３７．３８の入力側がそれぞれ接続され、これらの
１出力制御回路３５〜３８の出力側が出力回路３８を介
してデータＤＯの出力端子４０に接続されている。また
、各組のデータ線３１−１〜３４−２には、多出力制御
回路４１，４２，４３．４４の入力側がそれぞれ接続さ
れ、これらの各多出力制御回路４１〜４４の出力側がデ
ータ００１．００２ 、［）０３．００３の出力端子４
５．４Ｂ、４７．４８にそれぞれ接続されている。 ここで、前記入力制御回路２４は、アドレスデコーダ５
０．３人力１出力ＡＮＤゲー）５１、バッファゲート５
２，２人力１出力ＡＮＤゲート５３，５４、及び２人力
ｌ出力ＯＲゲート５５を具えている。アドレスデコーダ
５０は、メモリセルマトリクス１０における１／４のメ
モリセル群へ与えるデータを解読してアドレス選択信号
ａ１を出力する回路で、このアドレス選択信号ａｌはデ
ータＤＩＧ及び１入出力イネーブル信号φ１と共にＡＮ
Ｄゲート５１へ入力される。一方、データロＩＩは、バ
ッファゲート５２を介して、１入出力イネーブル信号φ
１の逆相である多入出力イネーブル信号φ２と共に、
ＡＮＤゲート５３へ入力される。 ＡＮＤゲー１５１，
５３の出力信号はＯＲゲート５５へ入力され、このＯＲ
ゲート５５の出力信号が書込みイネーブル信号φ賛と共
にＡＮＩＩゲート５４へ入力される。 ＡＮＤゲート５
４の出力信号は入出力切換回路１５へ入力される。 他の入力制御回路２５〜２７は、前記入力制御回路２４
と同一の回路構成である。なお、図示されていないが、
各入力制御回路２５〜２７内に設けられたアドレスデコ
ーダからはそれぞれアドレス選択信号ａ２．ａ３．ａ４
が出力される。 前記ｌ出力制御回路３５は、アドレスデコーダ８０、及
び２人力ＡＮＤゲート６１，８２．８３を具えている。 アドレスデコーダ６Ｇは、メモリセルマトリクス１０に
おける１／４のメモリセル群へ与えるデータを解読して
アドレス選択信号ａ１を出力する回路で、このアドレス
選択信号ａｔはｌ入出カイネーブル信号φ１と共にＡＮ
Ｄゲート６１へ入力される。 ＡＮＤゲート６１の出力信号は、データ線３１−１上に
出力されるデータと共にＡＮＤゲート８２へ入力され、
さらにデータ線３１−２上に出力されるデータと共にＡ
ＮＤゲート８３へ入力される。 他の１出力制御回路３６〜３８は、前記１出力制御回路
３５と同一の回路構成である。なお、図示されていない
が、各１出力制御回路３８〜３８内に設けられたアドレ
スデコーダからはそれぞれアドレス選択信号ａ２．ａ３
．ａ４が出力される。 前記出力回路３８は、４人力ＯＲゲー） ７０．７１及
び増幅回路７２を具えている。前記ｌ出力制御回路３５
〜３−８内に設けられた一方のＡＮＤゲート６２ノ出力
信号はＯＲゲート７０へ、他方のＡＮＤゲート６３の出
力信号はＯＲゲート７１へそれぞれ入力される。ＯＲゲ
ー）７０．７１の出力信号は増幅回路７２で増幅され、
データＤＯとして出力端子４０から出力される。 前記多出力制御回路４１は、２人力１出力ＡＮＤゲー）
８０．８１及び増幅回路８２を具えている。 多入出力イネーブル信号φ２は、データ線３１−１上に
出力されるデータと共にＡＮＤゲート８０へ入力され、
さらにデータ線３１−２上に出力されるデータと共にＡ
ＮＤゲー）８１へ入力される。ＡＮＤゲート８０．８１
の出力信号は増幅回路８２で増幅され、データＤｏｔと
して多出力端子４５から出力される。 他の多出力制御回路４２〜４４は、前記多出力制御回路
４１と同一の回路構成であり、各多出力端子４Ｂ、４７
．４８からデータ００２．００３．００４を出力する。 以上のように構成されるＲＡにの動作について説明する
。 先ず、書込み動作は第１表の真理値表のように行なわれ
る。 第 １ 表 第１表に示すように、１入出カメモリ書込み動作を行う
には、書込みイネーブル信号φ豐を論理°“１″、１入
出力イネーブル信号φｌを論理“１゛、多入出力イネー
ブル信号φ２を論理“０パにすると共に、１入力端子１
３へ書込みデータＤＴＯを入力する。 すると、入力制御回路２４〜２７において、ｌ入出カイ
ネーブル信号φ１の“ｌ”によってＡＮＤゲート５１が
開くと共に、多入出力イネーブル信号φ２の“０”によ
ってＡＮＤゲート５３が閉じる。ここで、各入力制御回
路２４〜２７のアドレスデコーダ５０から出力されるア
ドレス選択信号ａｌｘａ４のうち、例えば入力制御回路
２４中のａｌのみが°°１”の場合、ＡＮＤゲート５１
の出力信号が“ｌ′”となり、これによってＯＲゲート
５５の出力信号が°゛１”となる。この際、書込みイネ
ーブル信号φ賛が“１”。 のため、ＡＮＤゲート５４の出力信号が“１”となって
入出力切換回路１５が書込み側に切換りえられる。これ
によってＡＮＤゲート５４の出力側がデータ線１１−１
．１１−２と接続され、書込みデータＤＩＯがデータＤ
１としてメモリセルマトリクスｌＯの所定のメモリセル
へ書込まれる。同様に、入力制御回路２５のデータ選択
信号ａ２のみが“ｌ”のときはデータＤ２が、入力制御
回路２Ｂのデータ選択信号ａ３のみが“ｌ”のときはデ
ータＤ３が、入力制御回路２７のデータ選択信号ａ４の
みが“１”のときはデータＤ４が、それぞれ所定のメモ
リセルへ書込まれる。 また、４人出力メモリ書込み動作を行うには、多入出力
イネーブル信号φ２を“ｌ”、１入出力イネーブル信号
φ１を°“ｏ″にすると共に、多入力端子２０〜２３へ
書込みデータＤ１１〜旧４を入力する。 すると、入力制御回路２４〜２７において、多入出力イ
ネーブル信号φ２の“ｌ”によってＡＮＤゲート５３が
開くと共に、１入出力イネーブル信号φｌの“０”によ
ってＡＮＤゲート５１が閉じる。ここで、各多入力端子
２０〜２３へそれぞれ入力されるデータＤＩｌ〜ＤＩ４
は、各入力制御回路２４〜２７のバッフ ７ゲート５２
、ＡＮＤゲート５３、ＯＲゲート５５、ＡＮＤゲート５
４及び入出力切換回路１５〜１８を通ってデータ線１１
−１〜１３−２へ送出され、データロｌ〜０４として所
定のメモリセルへ同時に書込まれる。 次に、読出し動作は第２表の真理値表のようになる。 第２表 第２表に示すように、ｌ入出カメモリ読出し動作を行う
には、ｌ入出カイネーブル信号φｌをｌ”、多入出力イ
ネーブル信号φ２を“０”、および書込みイネーブル信
号φ貿を“０”にする。 すると、各入力制御信号２４〜２７のＡＮ［ｌゲート５
４は閉じ、各入出力切換回路１５〜１８が読出し側へ切
り換わり、各データ線１１−１−１３−２と各データ線
３１−１〜３４−２とがそれぞれ接続される。さらに、
各１出力制御回路３５〜３８のＡＮＤゲート８１が開い
て入力可能な状態になると共に、各多出力制御回路４１
〜４４のＡＮＤゲート８０．８１が閉じる。 各１出力制御回路３５〜３８中のアドレス選択信号ａ１
〜ａ４のうち、いずれか一つが“ｌ”となると、ＡＮＤ
ゲー）８１〜６３が開いてメモリセルマトリクスｌＯに
格納されたデータＤ１〜Ｄ４のうちのいずれか一つが、
出力回路３８のＯＲゲー）Ｔｏ、７１及び増幅回路７２
を介して出力端子４０からデータｎｏとして出力される
。 また、多入出力メモリ読出し動作を行うには、多入出力
イネーブル信号φ２をｌ ＩＩ、１人出カイネーブル信
号φｌを“０”にする。 すると、各１出力制御回路３５〜３８が閉じると共に、
各多出力制御回路４１〜４３のＡＮＤゲート８０．８１
が開く、これにより、メモリセルマトリクス１０に格納
された各データＤ１〜Ｄ４は、各多出力端子４５〜４８
からデータＤｏｔ−００４として同時に出力される。 以上述べた説明では、ｌ入出カイネーブル信号φ１及び
多入出力イネーブルφ２により書込み、読出しで各々区
切って説明したが、その組合せは自由であり、次表のよ
うになる。 第３表 但し、１％Ｉｆ； １人力書込み ４ｗ；４人力書込み ＩＲ：１出力読出し ４Ｒ：４出力゛読出し 第３表から明らかなように、四つのケースが入出力イネ
−ブール信号φ１．φ２により任意に選択できる。 ここで、ケース２を採用すれば、メモリセルマトリクス
１０が４分割され、これらを並列状態で書込み及び読出
しの試験を行えるので、試験時間を大巾に短縮できる。 入出カイネーブル信号φｌ。 φ２によりケース１．２のように１入出力と多大出力と
の切換えが行えるので、入出カイネーブル信号φｌ、φ
２を固定的電位とすれば、マスクやウェハプロセスを変
更することなく、１入出力用ＲＡＭと多入出力用ＲＡＭ
との間の品種展開ができる。ま゛た、入出カイネーブル
信号φ１．φ２を外廓信号として用いることにより、メ
モリ使用者がメモリの構成法を自由に選択できる。さら
に、上記第３表のケース３．４は、書込み時、あるいは
読出し時に他のメモリセルへの干渉が生じるか否かの試
験であり、このような試験も入出カイネーブル信号φ１
．φ２の選択のみで簡単に実現できる。 なお、上記実施例では、多入出力の例として４人出力に
ついて説明したが、４人出力以外の他の複数の入出力に
ついても同様に適用可能である。また、第１図中の個々
の回路構成は、種々の変形が可能である。 （発明の効果） 以上詳細に説明したように、本発明によれば。 第１と第２のデータ入出力回路を切換回路で切換え制御
するようにしたので、書込みおよび読出し試験時におけ
る試験時間の短縮化、容易化、さらにはメモリの品種展
開への寄与という効果が期待できる。 ４、図面の簡単な説明 第１図は本発明の実施例を示すＲＡＭの回路構成図、第
２図は従来のＲＡＭの回路構成図である。 １０・・・・・・メモリセルマトリクス、１５〜１８・
・・・・・入出力切換回路、１３・・・・・・ｌ入力端
子、２０〜２３・・・・・・多入力端子、２４〜２７・
・・・・・入力制御回路、３５〜３８・・・・・・ｌ出
力制御回路、４０・・・・・・１出力端子、４１〜４４
・・・・・・多出力制御回路、４５〜４８・・・・・・
多出力端子。
２図は従来のＲＡＭの回路構成図である。 １０・・・・・・メモリセルマトリクス、１５〜１Ｂ・
・・・・・入出力切換回路、１９・・・・・・ｌ入力端
子、２０〜２３・・・・・・多入力端子、２４〜２７・
・・・・・入力制御回路、３５〜３８・・・・・・ｌ出
力制御回路、４０・・・・・・１出力端子、４１〜４４
・・・・・・多出力制御回路、４５〜４８・・・・・・
多出力端子。 出願人代理人 柿 本 恭 成手続補正歯（
自発） 昭和６１午 ５月２７日 特許庁長官 宇 賀 道 部 １．殿、： １、事件の表示 昭和６０年特許願第１４９６２３号 ２、発明の名称 半導体ランダムアクセスメモリ装置 ３、補正をする者 ５、補正の対象 明細書の全文 ６、補正の内容 明細書の全文を別紙の通り補正する。 明細書 １、発明の名称 半導体ランダムアクセスメモリ装置 ２、特許請求の範囲 多数のメモリセルからなるメモリセルマトリクスを有し
、アドレス信号により選択された前記メモリセルに対し
て、データ入出力回路によりデータの入力と出力を行な
う半導体ランダムアクセスメモリ装置において、 前記データ入出力回路を、前記メモリセルマトリクスの
全メモリセルに接続された第１のデータ入出力回路と、
前記メモリセルマトリクスの全メモリセルが複数個に分
割されその各分割されたメモリセルにそれぞれ接続され
た複数個の第２のデータ入出力回路とで構成し、 前記メモリセルマトリクスと前記第１または第２のデー
タ入出力回路との接続状態を制御信号により切換える切
換回路を設けたことを特徴とする半導体ランダムアクセ
スメモリ装置。 ３、発明の詳細な説明 （産業上の利用分野） 本発明は、任意のアドレスのメモリセルに対してほぼ同
じアクセス時間（呼出時間）で書込みと読出しが行える
半導体ランダムアクセスメモリ装置（以下、ＲＡ）ｌと
いう）に係り、特に１入出力と多入出力との切換えが可
能なＲＡＭに関するものである。 （従来の技術） 従来、このような分野の技術としては、（１）アイ・ニ
ス・ニス・シイ・シイ８５ ダ イ ジ ェスト オ
ブ テクニカル ペーパーズ（ｒｓｓｃｃ８５ ＤＩＧ
ＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲＳ）、
Ｐ、２３８，２３９゜３５２、（２）電子通信学会線ｒ
ＬＳＩ技術」４版（昭５５−８−１０）電子通信学会Ｐ
、２０Ｂ−２１３に記載されるものがあった。以下、そ
の構成を図を用いて説明する。 第２図は上記文献（１）に記載された従来の大容量ＲＡ
Ｍの一構成例を示すブロック図である。図において、ｌ
は多数のメモリセルからなるメモリセルマトリクスで、
このメモリセルマトリクス１には複数のデータバスを介
してデータバス切換回路２が接続されている。データバ
ス切換回路２は、−１組のデータ入力ＤＩとデータ出力
ＤＯを入出力すると共に、アドレス選択信号の一部の３
組Ａｉ、Ａｊ 、Ａｋかつデータ出力００１．００２
、［１０３を入出力する。また、データバス切換回路２
には、読出しまたは書込み制御信号Ｒ／Ｗと切換信号φ
とが入力される。 切換信号φは、アドレス選択信号の一部Ａｉ−Ａｋとデ
ータ出力００１−００３との入出力の切換えを行なう信
号である。 以上の構成において、データの書込みを行なうには、切
換信号φにより、アドレス選択信号をデータバス切換回
路２を介してメモリセルマトリクスｌへ入力し、メモリ
セルの選択を行なわせる０次いで、書込み制御信号Ｗに
より、データ入力ＤＩをデータバス切換回路２を介して
選択されたメモリセルへ与え、データの書込みを行なう
。 また、データの読出しを行なうには、切換信号φにより
、アドレス選択信号を選択し、データバス切換回路２を
介してメモリセルマトリクス１へ入力し、メモリセルの
選択を行なわせる。次いで、切換信号φにより、データ
バス切換回路２をデータ出力００１〜００３側へ切換え
る。その後、読出し制御信号Ｈによってデータバス切換
回路２を介して選択されたメモリセルのデータを読み出
し、データ出力Ｄｏ、００１−００３を送出する。 上記のようにデータの入出力回路を持つＲＡＭでは、そ
の良否を判断するために、上記文献（２）に記載された
ような書込みおよび読出し試験が行なわれる。 １組のデータ入出力ＤＩ、ＤＯを用いた書込みおよび読
出し時間（これをアクセス時間という）の最少値Ｔ１は
、次式で表わせる。゛ Ｔ１＝ （Ｔｗ十丁ｒ） ＊ Ｎ ｅ ｎ・−
（１）但し、Ｔｗ：ｌビット（メモリセル） の書込みサイクル時間。 Ｔｒ：１ビツトの読出しサイク ル時間。 Ｎ：ビット数。 ｎ：テストパターン数。 式（１）から明らかなように、ビット数に比例して試験
時間が増大する。特により精密な試験では、Ｎ３／２
あるいはＮ２試験が行なわれる。 Ｎ２試験は、アドレス系、データ系の試験はもちろん、
主にメモリセル間の干渉による故障の検出に用いられる
。また、Ｎ３／２試験は、Ｎ２試験のテストパターンが
ＲＡＭ容量の大型化に伴ない指数関数的に増大するので
、これを簡略化するため、全メモリセル間ではなく、あ
る注目したメモリセル間の干渉を試験するものである。 Ｎ３／２あるいはＮ２試験では、試験時間が長くなる。 そこで、従来技術では、ビット数ＮがＩＭ（メガ）、す
なわち１０６クラスにおける試験時間を短縮するために
テスタビリティ（ビット構成および試験を容易にする設
計法）と称する次のような工夫を行なっている。すなわ
ち、制御信号φによる入出力の切換えによって同時にメ
モリアレイを４分割し・たデータバスに相当する４組の
出力データＤＯ、ＤＯ１〜００３が同時に読出せるため
、そのアクセス時間の最小値Ｔ２は、次式のようになる
。 Ｔ２＝ （丁ｗ ＋ −Ｔｒ ） ＊ Ｎ
ｅ ｎ −−−（２）式（２）から明ら
かなように、１ビツトの読出しサイクル時間Ｔｒが１／
４に短縮される。 （発明が解決しようとする問題点） しかしながら、上記構成の装置では、次のような問題点
があった。 （ｉ）従来の装置では、上記式（２）において１ビツト
の読出しサイクル時間Ｔｒを１／４に短縮できるものの
、書込み時間を減少できない。 （ｉｉ）第２図のデータ出力Ｄｏｔ〜００３はアドレス
入力の一部Ａｉ−Ａｌｔと共用となっているため、読出
し試験の際にアドレス入力Ａｉ〜Ａｋ側からデータ出力
００１〜００３側へ瞬時に切換える必要があり、これに
よって試験が煩雑で困難となる。 （ｉｉｉ）データ入力ＤＩが一つであるため、精密なＮ
３／２やＮ２試験を行なう場合、長時間を必要とする。 （ｉｉ）アドレス入力の一部Ａｉ−Ａｋとデータ出力０
０１〜００３が共用のため、その入力側に設けられるバ
ッファアンプや、そのバッファアンプまでの配線容量成
分が入力端子容量として付加され、入力端子容量の増加
となる。さらに、上記装置のメモリビット構成は、■出
力ＸＭワード（但し、Ｍは１組の入出力ペア時のワード
数）であるが、これを Ｎ出力Ｘ （Ｍ／Ｎ）ワード（
但し、Ｎは複数の入出力数、すなわちビット数）という
メモリビット構成へ変更できない。このようにメモリの
品種展開に寄与できず、１出力とＮ出力が１つのＬＳＩ
設計で得られないため、メモリ使用上の自由度が低いと
いう問題点があった。 本発明は、前記従来技術が持っていた問題点として、上
記（ｉ）書込み時間の短縮ができない、（ｉｉ）テスト
の困難さ、 （ｉｉｉ）精密な試験では時間がかかる、
（ｉｉ）メモリの品種展開に寄与できないという点につ
いて解決したＲＡＭを提供するものである。 （問題点を解決するための手段） 本発明は、前記問題点を解決するために、メモリセルマ
トリクス、データ入出力回路等を備えたＲＡＭにおいて
、データ入出力回路を、メモリセルマトリクスの全メモ
リセルに接続された第１のデータ入出力回路と、前記メ
モリセルマトリクスの全メモリセルが複数個に分割され
その分割されたメモリセルにそれぞれ接続された複数個
の第２のデータ入出力回路とで構成し、さらに前記メモ
リセルマトリクスと前記第１または第２のデータ入出力
回路との接続状態を制御信号により切換える切換回路を
設けたものである。 （作 用） 本発明によれば１以上のようにＲＡＭを構成したので、
第２のデータ入出力回路は複数個に分割された各メモリ
セルブロックに対して並列して書込みおよび読出し試験
を実行するように働き、また切換回路は制御信号に基づ
き第１と第２のデータ入出力回路を切換えるように働く
。これによって書込みおよび読出しの試験時間の短縮、
精密な試験の短時間での実行、１人出力と多入出力との
切換え等を簡易的確に行えるのである。したがって、前
記問題点を除去できるのである。 （実施例） 第１図は本発明の実施例を示す大容量ＲＡＭの回路構成
図である。このＲＡＭは、メモリビット構成が １出力
ＸＭワード と ４出力Ｘ （Ｎ／４）ワードとの相互
切換えが可能な構成になっている。 第１図において、１０は多数のメモリセルからなるメモ
リセルマトリクスで、このメモリセルマトリクス１０に
は４組のデータ線１１−１．１１−２゜１２−１．１２
−２．１３−１．１３−２．１４−１．１４−２が接続
され、各組のデータ線１１−１−１４−２に入出力切換
回路１５．１Ｂ。 １７、１８が接続されている。 メモリセルマトリクス１０へ複数のデータＤＩＧ、Ｄ１
１．ＤＩ２，０１３，０１４を入力するために、５個の
データ入力端子１９，２０，２１，２２．２３が設けら
れ、データ入力端子１８とその他のデータ入力端子２０
〜２３とがそれぞれ入力制御回路２４，２５．２Ｂ、２
？の入力側に接続されている。各入力制御回路２゛４〜
２７は、その出力側が前記各入出力切換回路１５〜１Ｂ
に接続され、該入出力切！！！！回路１５〜１８を書込
み側へ切換えるように構成されている。 入出力切換回路１５〜１８には、４組のデータ線３１−
１．３１−２．３２−１．３２−２．３３−１．３３−
２．３４−１．３４−２が接続されている。各組のデー
タ線３１−１〜３４−２には、１出力制御回路３５．３
Ｂ、３７．３８の入力側がそれぞれ接続され、これらの
１出力制御回路３５〜３８の出力側が出力回路３８を介
してデータＤＯの出力端子４０に接続されている。また
、各組のデータ線３１−１〜３４−２には、多出力制御
回路４１，４２，４３．４４の入力側がそれぞれ接続さ
れ、これらの各多出力制御回路４１〜４４の出力側がデ
ータ００１．００２ 、［）０３．００３の出力端子４
５．４Ｂ、４７．４８にそれぞれ接続されている。 ここで、前記入力制御回路２４は、アドレスデコーダ５
０．３人力１出力ＡＮＤゲー）５１、バッファゲート５
２，２人力１出力ＡＮＤゲート５３，５４、及び２人力
ｌ出力ＯＲゲート５５を具えている。アドレスデコーダ
５０は、メモリセルマトリクス１０における１／４のメ
モリセル群へ与えるデータを解読してアドレス選択信号
ａ１を出力する回路で、このアドレス選択信号ａｌはデ
ータＤＩＧ及び１入出力イネーブル信号φ１と共にＡＮ
Ｄゲート５１へ入力される。一方、データロＩＩは、バ
ッファゲート５２を介して、１入出力イネーブル信号φ
１の逆相である多入出力イネーブル信号φ２と共に、
ＡＮＤゲート５３へ入力される。 ＡＮＤゲー１５１，
５３の出力信号はＯＲゲート５５へ入力され、このＯＲ
ゲート５５の出力信号が書込みイネーブル信号φ賛と共
にＡＮＩＩゲート５４へ入力される。 ＡＮＤゲート５
４の出力信号は入出力切換回路１５へ入力される。 他の入力制御回路２５〜２７は、前記入力制御回路２４
と同一の回路構成である。なお、図示されていないが、
各入力制御回路２５〜２７内に設けられたアドレスデコ
ーダからはそれぞれアドレス選択信号ａ２．ａ３．ａ４
が出力される。 前記ｌ出力制御回路３５は、アドレスデコーダ８０、及
び２人力ＡＮＤゲート６１，８２．８３を具えている。 アドレスデコーダ６Ｇは、メモリセルマトリクス１０に
おける１／４のメモリセル群へ与えるデータを解読して
アドレス選択信号ａ１を出力する回路で、このアドレス
選択信号ａｔはｌ入出カイネーブル信号φ１と共にＡＮ
Ｄゲート６１へ入力される。 ＡＮＤゲート６１の出力信号は、データ線３１−１上に
出力されるデータと共にＡＮＤゲート８２へ入力され、
さらにデータ線３１−２上に出力されるデータと共にＡ
ＮＤゲート８３へ入力される。 他の１出力制御回路３６〜３８は、前記１出力制御回路
３５と同一の回路構成である。なお、図示されていない
が、各１出力制御回路３８〜３８内に設けられたアドレ
スデコーダからはそれぞれアドレス選択信号ａ２．ａ３
．ａ４が出力される。 前記出力回路３８は、４人力ＯＲゲー） ７０．７１及
び増幅回路７２を具えている。前記ｌ出力制御回路３５
〜３−８内に設けられた一方のＡＮＤゲート６２ノ出力
信号はＯＲゲート７０へ、他方のＡＮＤゲート６３の出
力信号はＯＲゲート７１へそれぞれ入力される。ＯＲゲ
ー）７０．７１の出力信号は増幅回路７２で増幅され、
データＤＯとして出力端子４０から出力される。 前記多出力制御回路４１は、２人力１出力ＡＮＤゲー）
８０．８１及び増幅回路８２を具えている。 多入出力イネーブル信号φ２は、データ線３１−１上に
出力されるデータと共にＡＮＤゲート８０へ入力され、
さらにデータ線３１−２上に出力されるデータと共にＡ
ＮＤゲー）８１へ入力される。ＡＮＤゲート８０．８１
の出力信号は増幅回路８２で増幅され、データＤｏｔと
して多出力端子４５から出力される。 他の多出力制御回路４２〜４４は、前記多出力制御回路
４１と同一の回路構成であり、各多出力端子４Ｂ、４７
．４８からデータ００２．００３．００４を出力する。 以上のように構成されるＲＡにの動作について説明する
。 先ず、書込み動作は第１表の真理値表のように行なわれ
る。 第 １ 表 第１表に示すように、１入出カメモリ書込み動作を行う
には、書込みイネーブル信号φ豐を論理°“１″、１入
出力イネーブル信号φｌを論理“１゛、多入出力イネー
ブル信号φ２を論理“０パにすると共に、１入力端子１
３へ書込みデータＤＴＯを入力する。 すると、入力制御回路２４〜２７において、ｌ入出カイ
ネーブル信号φ１の“ｌ”によってＡＮＤゲート５１が
開くと共に、多入出力イネーブル信号φ２の“０”によ
ってＡＮＤゲート５３が閉じる。ここで、各入力制御回
路２４〜２７のアドレスデコーダ５０から出力されるア
ドレス選択信号ａｌｘａ４のうち、例えば入力制御回路
２４中のａｌのみが°°１”の場合、ＡＮＤゲート５１
の出力信号が“ｌ′”となり、これによってＯＲゲート
５５の出力信号が°゛１”となる。この際、書込みイネ
ーブル信号φ賛が“１”。 のため、ＡＮＤゲート５４の出力信号が“１”となって
入出力切換回路１５が書込み側に切換りえられる。これ
によってＡＮＤゲート５４の出力側がデータ線１１−１
．１１−２と接続され、書込みデータＤＩＯがデータＤ
１としてメモリセルマトリクスｌＯの所定のメモリセル
へ書込まれる。同様に、入力制御回路２５のデータ選択
信号ａ２のみが“ｌ”のときはデータＤ２が、入力制御
回路２Ｂのデータ選択信号ａ３のみが“ｌ”のときはデ
ータＤ３が、入力制御回路２７のデータ選択信号ａ４の
みが“１”のときはデータＤ４が、それぞれ所定のメモ
リセルへ書込まれる。 また、４人出力メモリ書込み動作を行うには、多入出力
イネーブル信号φ２を“ｌ”、１入出力イネーブル信号
φ１を°“ｏ″にすると共に、多入力端子２０〜２３へ
書込みデータＤ１１〜旧４を入力する。 すると、入力制御回路２４〜２７において、多入出力イ
ネーブル信号φ２の“ｌ”によってＡＮＤゲート５３が
開くと共に、１入出力イネーブル信号φｌの“０”によ
ってＡＮＤゲート５１が閉じる。ここで、各多入力端子
２０〜２３へそれぞれ入力されるデータＤＩｌ〜ＤＩ４
は、各入力制御回路２４〜２７のバッフ ７ゲート５２
、ＡＮＤゲート５３、ＯＲゲート５５、ＡＮＤゲート５
４及び入出力切換回路１５〜１８を通ってデータ線１１
−１〜１３−２へ送出され、データロｌ〜０４として所
定のメモリセルへ同時に書込まれる。 次に、読出し動作は第２表の真理値表のようになる。 第２表 第２表に示すように、ｌ入出カメモリ読出し動作を行う
には、ｌ入出カイネーブル信号φｌをｌ”、多入出力イ
ネーブル信号φ２を“０”、および書込みイネーブル信
号φ貿を“０”にする。 すると、各入力制御信号２４〜２７のＡＮ［ｌゲート５
４は閉じ、各入出力切換回路１５〜１８が読出し側へ切
り換わり、各データ線１１−１−１３−２と各データ線
３１−１〜３４−２とがそれぞれ接続される。さらに、
各１出力制御回路３５〜３８のＡＮＤゲート８１が開い
て入力可能な状態になると共に、各多出力制御回路４１
〜４４のＡＮＤゲート８０．８１が閉じる。 各１出力制御回路３５〜３８中のアドレス選択信号ａ１
〜ａ４のうち、いずれか一つが“ｌ”となると、ＡＮＤ
ゲー）８１〜６３が開いてメモリセルマトリクスｌＯに
格納されたデータＤ１〜Ｄ４のうちのいずれか一つが、
出力回路３８のＯＲゲー）Ｔｏ、７１及び増幅回路７２
を介して出力端子４０からデータｎｏとして出力される
。 また、多入出力メモリ読出し動作を行うには、多入出力
イネーブル信号φ２をｌ ＩＩ、１人出カイネーブル信
号φｌを“０”にする。 すると、各１出力制御回路３５〜３８が閉じると共に、
各多出力制御回路４１〜４３のＡＮＤゲート８０．８１
が開く、これにより、メモリセルマトリクス１０に格納
された各データＤ１〜Ｄ４は、各多出力端子４５〜４８
からデータＤｏｔ−００４として同時に出力される。 以上述べた説明では、ｌ入出カイネーブル信号φ１及び
多入出力イネーブルφ２により書込み、読出しで各々区
切って説明したが、その組合せは自由であり、次表のよ
うになる。 第３表 但し、１％Ｉｆ； １人力書込み ４ｗ；４人力書込み ＩＲ：１出力読出し ４Ｒ：４出力゛読出し 第３表から明らかなように、四つのケースが入出力イネ
−ブール信号φ１．φ２により任意に選択できる。 ここで、ケース２を採用すれば、メモリセルマトリクス
１０が４分割され、これらを並列状態で書込み及び読出
しの試験を行えるので、試験時間を大巾に短縮できる。 入出カイネーブル信号φｌ。 φ２によりケース１．２のように１入出力と多大出力と
の切換えが行えるので、入出カイネーブル信号φｌ、φ
２を固定的電位とすれば、マスクやウェハプロセスを変
更することなく、１入出力用ＲＡＭと多入出力用ＲＡＭ
との間の品種展開ができる。ま゛た、入出カイネーブル
信号φ１．φ２を外廓信号として用いることにより、メ
モリ使用者がメモリの構成法を自由に選択できる。さら
に、上記第３表のケース３．４は、書込み時、あるいは
読出し時に他のメモリセルへの干渉が生じるか否かの試
験であり、このような試験も入出カイネーブル信号φ１
．φ２の選択のみで簡単に実現できる。 なお、上記実施例では、多入出力の例として４人出力に
ついて説明したが、４人出力以外の他の複数の入出力に
ついても同様に適用可能である。また、第１図中の個々
の回路構成は、種々の変形が可能である。 （発明の効果） 以上詳細に説明したように、本発明によれば。 第１と第２のデータ入出力回路を切換回路で切換え制御
するようにしたので、書込みおよび読出し試験時におけ
る試験時間の短縮化、容易化、さらにはメモリの品種展
開への寄与という効果が期待できる。 ４、図面の簡単な説明 第１図は本発明の実施例を示すＲＡＭの回路構成図、第
２図は従来のＲＡＭの回路構成図である。 １０・・・・・・メモリセルマトリクス、１５〜１８・
・・・・・入出力切換回路、１３・・・・・・ｌ入力端
子、２０〜２３・・・・・・多入力端子、２４〜２７・
・・・・・入力制御回路、３５〜３８・・・・・・ｌ出
力制御回路、４０・・・・・・１出力端子、４１〜４４
・・・・・・多出力制御回路、４５〜４８・・・・・・
多出力端子。
Claims (1)
- 【特許請求の範囲】 多数のメモリセルからなるメモリセルマトリクスを有
し、アドレス信号により選択された前記メモリセルに対
してほぼ同じアクセス時間で、データ入出力回路により
データの入力と出力を行なう半導体ランダムアクセスメ
モリ装置において、前記データ入出力回路を、前記メモ
リセルマトリクスの全メモリセルに接続された第１のデ
ータ入出力回路と、前記メモリセルマトリクスの全メモ
リセルが複数個に分割されその各分割されたメモリセル
にそれぞれ接続された複数個の第２のデータ入出力回路
とで構成し、 前記メモリセルマトリクスと前記第１または第２のデー
タ入出力回路との接続状態を制御信号により切換える切
換回路を設けたことを特徴とする半導体ランダムアクセ
スメモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60149623A JPS629586A (ja) | 1985-07-08 | 1985-07-08 | 半導体ランダムアクセスメモリ装置 |
| US06/882,534 US4763304A (en) | 1985-07-08 | 1986-07-07 | Semiconductor random access memory device having switchable input and output bit forms |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60149623A JPS629586A (ja) | 1985-07-08 | 1985-07-08 | 半導体ランダムアクセスメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS629586A true JPS629586A (ja) | 1987-01-17 |
Family
ID=15479262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60149623A Pending JPS629586A (ja) | 1985-07-08 | 1985-07-08 | 半導体ランダムアクセスメモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4763304A (ja) |
| JP (1) | JPS629586A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03212895A (ja) * | 1990-01-16 | 1991-09-18 | Mitsubishi Electric Corp | ガリウム砒素半導体集積回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0612608B2 (ja) * | 1987-02-17 | 1994-02-16 | 株式会社東芝 | 半導体記憶装置 |
| JP2560020B2 (ja) * | 1987-02-18 | 1996-12-04 | 株式会社日立製作所 | 半導体記憶装置 |
| JPH0697560B2 (ja) * | 1987-11-19 | 1994-11-30 | 三菱電機株式会社 | 半導体記憶装置 |
| EP0385389B1 (en) * | 1989-02-27 | 1995-06-28 | Nec Corporation | Semiconductor integrated circuit memory enabling memory write masking |
| JP2743653B2 (ja) * | 1991-09-20 | 1998-04-22 | 富士通株式会社 | 半導体記憶装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4099253A (en) * | 1976-09-13 | 1978-07-04 | Dynage, Incorporated | Random access memory with bit or byte addressing capability |
| JPS55150179A (en) * | 1979-05-04 | 1980-11-21 | Fujitsu Ltd | Semiconductor memory unit |
| JPS5919367A (ja) * | 1982-07-26 | 1984-01-31 | Toshiba Corp | メモリ付ゲ−トアレイ |
-
1985
- 1985-07-08 JP JP60149623A patent/JPS629586A/ja active Pending
-
1986
- 1986-07-07 US US06/882,534 patent/US4763304A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03212895A (ja) * | 1990-01-16 | 1991-09-18 | Mitsubishi Electric Corp | ガリウム砒素半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4763304A (en) | 1988-08-09 |
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