JPS6284499A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6284499A JPS6284499A JP60224297A JP22429785A JPS6284499A JP S6284499 A JPS6284499 A JP S6284499A JP 60224297 A JP60224297 A JP 60224297A JP 22429785 A JP22429785 A JP 22429785A JP S6284499 A JPS6284499 A JP S6284499A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- switch
- row
- control signal
- column
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体記憶装置に係り、特にメモリセルの
テスト時間を短縮できるようにした半導体記憶装置に関
するものである。
テスト時間を短縮できるようにした半導体記憶装置に関
するものである。
従来の半導体記憶装置として例えば×１ビット構成（デ
ータの１ワードが１ビツトで表現されている構成）のス
タティックＲＡ Ｍ （ＳＲＡＭ４）を例にとって説明
する。
ータの１ワードが１ビツトで表現されている構成）のス
タティックＲＡ Ｍ （ＳＲＡＭ４）を例にとって説明
する。
第４図は×１ビット構成ＳＲＡＭの回路構成図を示して
いる。同図において、（Ｍ）／ｒｉメモリセルを行およ
び列方向にマトリクス状に配置したメモリセルマトリク
スである。（６）ハ行アドレスデコーダであり、メモリ
セルマトリクス眞）の中の行アドレスに対応したワード
線を指定する◎（５）ハ列アドレスデコーダであり、メ
モリセルマトリクス（財）の中の列アドレスに対応した
ビット＠を指定する。行アドレスデコーダ（６）オよヒ
列アドレスデコーダ（５）は、行アドレス入力端子（９
）〜（１１）から入力される信号（Ｘ＋）〜（Ｘｓ）と
、列アドレス入力端子＋１２１１〜０４）から入力され
る信号（Ｙθ〜（Ｙｓ）によってメモリセルマトリクス
（ｌｉり中の特定のメモリセルを選択する。ｏ５１はデ
ータを入出力するための端子であり、Ｈはメモリセルに
データを書き込むか、あるいは読み出すかを制御するた
めの信号（ａｔ） ’ｒ大入力る端子である。
いる。同図において、（Ｍ）／ｒｉメモリセルを行およ
び列方向にマトリクス状に配置したメモリセルマトリク
スである。（６）ハ行アドレスデコーダであり、メモリ
セルマトリクス眞）の中の行アドレスに対応したワード
線を指定する◎（５）ハ列アドレスデコーダであり、メ
モリセルマトリクス（財）の中の列アドレスに対応した
ビット＠を指定する。行アドレスデコーダ（６）オよヒ
列アドレスデコーダ（５）は、行アドレス入力端子（９
）〜（１１）から入力される信号（Ｘ＋）〜（Ｘｓ）と
、列アドレス入力端子＋１２１１〜０４）から入力され
る信号（Ｙθ〜（Ｙｓ）によってメモリセルマトリクス
（ｌｉり中の特定のメモリセルを選択する。ｏ５１はデ
ータを入出力するための端子であり、Ｈはメモリセルに
データを書き込むか、あるいは読み出すかを制御するた
めの信号（ａｔ） ’ｒ大入力る端子である。
（Ｉηはメモリセルの書き込みおよび読み出し動作を行
うか行わないかを制御する信号（ａｓ）を入力する端子
であり、０８）はメモリセルの読み出しを行うか行わな
いかを制御する信号（ａｍ） ｋ入力する端子である。
うか行わないかを制御する信号（ａｓ）を入力する端子
であり、０８）はメモリセルの読み出しを行うか行わな
いかを制御する信号（ａｍ） ｋ入力する端子である。
−はメモリセルから読み出されるデータを増幅するだめ
のセンスアンプであり、ｃｌｐはセンスアンプ−で増幅
されたデータをデータ入出力端子（１〜に出力するだめ
の出カバソファである。■はメモリセルにデータの書き
込みを行うか行わな贋かを制御する入力データ制御回路
である。
のセンスアンプであり、ｃｌｐはセンスアンプ−で増幅
されたデータをデータ入出力端子（１〜に出力するだめ
の出カバソファである。■はメモリセルにデータの書き
込みを行うか行わな贋かを制御する入力データ制御回路
である。
上記のように構成された従来ＳＲＡＭ１１次のように動
作する。 制御信号（ａりが′ｊ Ｈ“の状態において
書き込みおよび読み出し動作を行わない◎制御信号（ａ
ｌ）がゝゝＬ“、制御信号（ａｌ）がゝゝＬ”の状態で
、行アドレス信号（Ｘθ〜Ｃｘ５）、列アドレス信号（
Ｙθ〜〔Ｙ８〕で選択されたメモリセルに、入力データ
制御回路＠全通してデータを書き込む動作を行う。また
、制御信号（ａ３）がゝ′Ｌ″、制御信＠ （ａｔ）が
ゝゝＨ“、制御信号（−）がＬ ／／の状態で、行アド
レス信号（Ｘθ〜（Ｘｌｌ）％列アドレス信号（Ｙθ〜
（Ｙｓ）で選択されたメモリセルから、センスアンプ（
ト）と出力バツファ６刀ヲ通してデータを読み出す動作
を行う。メモリセルの記憶保持特性等のテストを行う場
合には、行アドレス信号（ｘｔ） 〜（Ｘｓ） 、列ア
ドレス信号（Ｙ＋） 〜（Ｙｓ）？連続的に変化させな
がら、制御信号（ａθ〜（ａｓ） ｋ変化させて全ての
メモリセルに対して、データの書き込み、読み出しを行
い、エラーの検出を行うものである。上記のように構成
された従来のＳＲＡＭＩＩ’ｊ、メモリセルのテストを
行う場合において、行アドレス信号（ｘｌ）〜（Ｘｓ）
および列アドレス信号（Ｙ、）〜（Ｙｓ）に対応するア
ドレスが、メモリセルマトリクスＣＭ）中の全てのメモ
リセルを連続的に選択していく回路槽１ｔｋとっている
。
作する。 制御信号（ａりが′ｊ Ｈ“の状態において
書き込みおよび読み出し動作を行わない◎制御信号（ａ
ｌ）がゝゝＬ“、制御信号（ａｌ）がゝゝＬ”の状態で
、行アドレス信号（Ｘθ〜Ｃｘ５）、列アドレス信号（
Ｙθ〜〔Ｙ８〕で選択されたメモリセルに、入力データ
制御回路＠全通してデータを書き込む動作を行う。また
、制御信号（ａ３）がゝ′Ｌ″、制御信＠ （ａｔ）が
ゝゝＨ“、制御信号（−）がＬ ／／の状態で、行アド
レス信号（Ｘθ〜（Ｘｌｌ）％列アドレス信号（Ｙθ〜
（Ｙｓ）で選択されたメモリセルから、センスアンプ（
ト）と出力バツファ６刀ヲ通してデータを読み出す動作
を行う。メモリセルの記憶保持特性等のテストを行う場
合には、行アドレス信号（ｘｔ） 〜（Ｘｓ） 、列ア
ドレス信号（Ｙ＋） 〜（Ｙｓ）？連続的に変化させな
がら、制御信号（ａθ〜（ａｓ） ｋ変化させて全ての
メモリセルに対して、データの書き込み、読み出しを行
い、エラーの検出を行うものである。上記のように構成
された従来のＳＲＡＭＩＩ’ｊ、メモリセルのテストを
行う場合において、行アドレス信号（ｘｌ）〜（Ｘｓ）
および列アドレス信号（Ｙ、）〜（Ｙｓ）に対応するア
ドレスが、メモリセルマトリクスＣＭ）中の全てのメモ
リセルを連続的に選択していく回路槽１ｔｋとっている
。
このように、従来のＳＲＡＭにおいては、メモリセルの
テストヲ行う場合において、入出力データのアドレスが
メモリセルマトリクスの全メモリセルを連続的に選択し
ていく回路構成をとっており、長時間のテストが必要と
なる。
テストヲ行う場合において、入出力データのアドレスが
メモリセルマトリクスの全メモリセルを連続的に選択し
ていく回路構成をとっており、長時間のテストが必要と
なる。
この発明は、上記のような問題点を解消するためになさ
れたもので、メモリセルのテスト時間の短縮を図ること
を目的とするものである。
れたもので、メモリセルのテスト時間の短縮を図ること
を目的とするものである。
この発明に係る半導体記憶装置は、メモリセルマトリク
スを複数に分割しアドレス指定およびデータ入出力を並
列動作させるためのスイッードに設定され、上記以外の
スイッチ制御信号の状態によシ通常の動作モードに復帰
させるようにしたものである。
スを複数に分割しアドレス指定およびデータ入出力を並
列動作させるためのスイッードに設定され、上記以外の
スイッチ制御信号の状態によシ通常の動作モードに復帰
させるようにしたものである。
この発明におけるスイッチ手段は、スイッチ制御信号の
特定の状態において、メモリセルマトリクスを複数に分
割し、その分割された各メモリセルマトリクスに対して
、アドレス指定およびデータの入出力を並列に行うこと
ができるようにする。また、スイッチ制御信号の上記以
外の状態において、スイッチ手段は分割されていたメモ
リセルマトリクスを分割前のメモリセルマトリクスに復
帰させ、通常の動作を行うことができるようにする。
特定の状態において、メモリセルマトリクスを複数に分
割し、その分割された各メモリセルマトリクスに対して
、アドレス指定およびデータの入出力を並列に行うこと
ができるようにする。また、スイッチ制御信号の上記以
外の状態において、スイッチ手段は分割されていたメモ
リセルマトリクスを分割前のメモリセルマトリクスに復
帰させ、通常の動作を行うことができるようにする。
以下、この発明を図に示す実施例に基づいて説明する。
第１図はこの発明の一実施例による半導体記憶装置を示
す回路構成図であり、×１ビット構成ＥＩＲＡＭのメモ
リセルマトリクスを列方向に２分割する場合の例を示す
ものである。同図において、メモリセルマトリクス（Ｍ
）τメモリセルマトリクス０Ｍ、）とメモリセルマトリ
クスＣＭ、）に分割している。メモリセルマトリクス（
Ｍよ）には列アドレスデコーダ１７１ ｆｔ接続し、メ
モリセルマトリクスＣＭ、）には列アドレスデコーダ（
８）ｔ−接続する。Ｉｌｌ ｉｊスイッチ＋２１ 、（
８１ｋ制御するためのスイッチ制御信号（８） ’に入
力する端子である。スイッチ（２）は、列アドレスデコ
ーダ（７）と列アドレスデコーダ（８）と全並列に動作
させるか、あるいは２つの列アドレスデコーダ＋７１、
（８１ｅ合わせて１つの列アドレスデコーダとして一括
動作させるかを切換えるためのモード切換スイッチであ
る。
す回路構成図であり、×１ビット構成ＥＩＲＡＭのメモ
リセルマトリクスを列方向に２分割する場合の例を示す
ものである。同図において、メモリセルマトリクス（Ｍ
）τメモリセルマトリクス０Ｍ、）とメモリセルマトリ
クスＣＭ、）に分割している。メモリセルマトリクス（
Ｍよ）には列アドレスデコーダ１７１ ｆｔ接続し、メ
モリセルマトリクスＣＭ、）には列アドレスデコーダ（
８）ｔ−接続する。Ｉｌｌ ｉｊスイッチ＋２１ 、（
８１ｋ制御するためのスイッチ制御信号（８） ’に入
力する端子である。スイッチ（２）は、列アドレスデコ
ーダ（７）と列アドレスデコーダ（８）と全並列に動作
させるか、あるいは２つの列アドレスデコーダ＋７１、
（８１ｅ合わせて１つの列アドレスデコーダとして一括
動作させるかを切換えるためのモード切換スイッチであ
る。
スイッチ（２）の具体的な回路の例は第２ ＋８．１図
に示され、同図において、（ｌａ）はゲート電圧がＨ″
の状態で動作するＮチャネルＭＯ８）ランジスタであり
、＠はゲート電圧が１１Ｌ“の状態で動作するＰチャネ
ルＭＯＩ３ ）ランジスタである。スイッチ＋３１ Ｕ
、メモリセルマトリクスＣＭ、）のビット線全センス
アンプ−〇端子（８０ａ） ＶＣ接続するか、端子（８
０ｂ）に接続するかを切換えるスイッチである。スイッ
チ（３）の具体的な回路の例は！ ８ （ａ１図に示さ
れ、同図において、３ηはＮチャネルＭＯ８）ランジス
タであり、（ハ）はＰチャネルＭＯＳトランジスタであ
る。１４（１）′ｉメモリセルマトリクスＣＭ、）のデ
ータを入出力するための並列処理用データ入出力端子で
あり、スイッチ（３）の第１図に示されている状態で、
センスアンプ−１田カバツフア６ηあるいは入力データ
制御回路（至）全通してメモリセルマトリクスＣＭ、）
に接続される。
に示され、同図において、（ｌａ）はゲート電圧がＨ″
の状態で動作するＮチャネルＭＯ８）ランジスタであり
、＠はゲート電圧が１１Ｌ“の状態で動作するＰチャネ
ルＭＯＩ３ ）ランジスタである。スイッチ＋３１ Ｕ
、メモリセルマトリクスＣＭ、）のビット線全センス
アンプ−〇端子（８０ａ） ＶＣ接続するか、端子（８
０ｂ）に接続するかを切換えるスイッチである。スイッ
チ（３）の具体的な回路の例は！ ８ （ａ１図に示さ
れ、同図において、３ηはＮチャネルＭＯ８）ランジス
タであり、（ハ）はＰチャネルＭＯＳトランジスタであ
る。１４（１）′ｉメモリセルマトリクスＣＭ、）のデ
ータを入出力するための並列処理用データ入出力端子で
あり、スイッチ（３）の第１図に示されている状態で、
センスアンプ−１田カバツフア６ηあるいは入力データ
制御回路（至）全通してメモリセルマトリクスＣＭ、）
に接続される。
次に上記実施例の動作について説明する。第１図におい
て、メモリセルのテストを行う場合に、スイッチ制御信
号（Ｓ）を１ゝＨ“にすると、第２ｆｂ１図に示すよう
に、スイッチ（２）が働き線（ｌりと線Ｃ１，）とが接
続される。これによ９１列アドレスデコーダ（７）と列
アドレスデコーダ（８）が３ｔ 列に動作するようにな
り、行アドレス信号（Ｘ＋）〜（Ｘｓ）と列アドレス信
号（Ｙθ〜（Ｙｍ）によって、メモリセルマトリクス（
Ｍｌ）中の特定のメモリセルと、メモリセルマトリクス
（Ｍ、）中の特定のメモリセルが選択される。すなわち
、メモリセルマトリクス（Ｍ）中の２つのメモリセルを
選択している状態になる。同時に、第８ （ｂ１図に示
すように、スイッチ（３）が働きメモリセルマトリクス
（Ｍ、）のビット線がセンスアンプ（転））の端子（３
０ｂ）に接続される。上記モード切換スイッチ＋２１
、＋３１の動作によシ、並列処理モードに設定されたこ
とになる。
て、メモリセルのテストを行う場合に、スイッチ制御信
号（Ｓ）を１ゝＨ“にすると、第２ｆｂ１図に示すよう
に、スイッチ（２）が働き線（ｌりと線Ｃ１，）とが接
続される。これによ９１列アドレスデコーダ（７）と列
アドレスデコーダ（８）が３ｔ 列に動作するようにな
り、行アドレス信号（Ｘ＋）〜（Ｘｓ）と列アドレス信
号（Ｙθ〜（Ｙｍ）によって、メモリセルマトリクス（
Ｍｌ）中の特定のメモリセルと、メモリセルマトリクス
（Ｍ、）中の特定のメモリセルが選択される。すなわち
、メモリセルマトリクス（Ｍ）中の２つのメモリセルを
選択している状態になる。同時に、第８ （ｂ１図に示
すように、スイッチ（３）が働きメモリセルマトリクス
（Ｍ、）のビット線がセンスアンプ（転））の端子（３
０ｂ）に接続される。上記モード切換スイッチ＋２１
、＋３１の動作によシ、並列処理モードに設定されたこ
とになる。
すなわち、この状態においては、メモリセルマトリクス
ＣＭ、）中［ｉ択されたメモリセルと、メモリセルマト
リクスＣＭ、）中に選択されたメモリセルがそれぞれ独
立してアドレス指定されてデータの入出力を行うため、
メモリセルを選択するアドレスの変化する領域が従来の
早発になり、メモリセルのテスト時間が短縮されること
になる。次にスイッチ制御信号（Ｓ）をゝ′Ｌ“にする
と、第８（０）図に示すように、スイッチ（２）が働き
線（Ｉ！ｓ）と線（ｌｓ）が接続される０これによシ、
列アドレスデコーダ（７）と列アドレスデコーダ（８）
とが組み合わされて一括動作するようになり、行アドレ
ス信号（Ｘθ〜（Ｘｓ）と列アドレス信号（Ｙθ〜（Ｙ
婁）によって、メモリセルマトリクス（Ｍ）中の特定の
メモリセルが１つだけ選択される。同時に第８（０）図
に示すように、スイッチ（３）が働きメモリセルマトリ
クス（Ｍ、）のビット線がセンスアンプ−の端子（８０
ａ）に接続される。上記スイッチ＋２１、ｆ３＋の動作
によ如、並列処理モードが解除され、第４図と同じ回路
構成になり通常の動作モ−ドに復帰することになる。
ＣＭ、）中［ｉ択されたメモリセルと、メモリセルマト
リクスＣＭ、）中に選択されたメモリセルがそれぞれ独
立してアドレス指定されてデータの入出力を行うため、
メモリセルを選択するアドレスの変化する領域が従来の
早発になり、メモリセルのテスト時間が短縮されること
になる。次にスイッチ制御信号（Ｓ）をゝ′Ｌ“にする
と、第８（０）図に示すように、スイッチ（２）が働き
線（Ｉ！ｓ）と線（ｌｓ）が接続される０これによシ、
列アドレスデコーダ（７）と列アドレスデコーダ（８）
とが組み合わされて一括動作するようになり、行アドレ
ス信号（Ｘθ〜（Ｘｓ）と列アドレス信号（Ｙθ〜（Ｙ
婁）によって、メモリセルマトリクス（Ｍ）中の特定の
メモリセルが１つだけ選択される。同時に第８（０）図
に示すように、スイッチ（３）が働きメモリセルマトリ
クス（Ｍ、）のビット線がセンスアンプ−の端子（８０
ａ）に接続される。上記スイッチ＋２１、ｆ３＋の動作
によ如、並列処理モードが解除され、第４図と同じ回路
構成になり通常の動作モ−ドに復帰することになる。
このように、上記実施例によれば、スイッチ制御信号（
８）がゝ′Ｈ“の状態において、メモリセルに対しアド
レスを指定してデータを読み書きすることが並列に処理
できるので、メモリセルのテスト時間が短縮される。こ
れによシ、数個のスイッチおよび端子を付加するだけで
メモリセルのテスト時間の短縮が実現できる。
８）がゝ′Ｈ“の状態において、メモリセルに対しアド
レスを指定してデータを読み書きすることが並列に処理
できるので、メモリセルのテスト時間が短縮される。こ
れによシ、数個のスイッチおよび端子を付加するだけで
メモリセルのテスト時間の短縮が実現できる。
なお、上ｔｉ！、実施例ではメモリセルマトリクスを２
分割した場合について示したが、スイッチおよび並列処
理用データ入出力端子を増やして、メモリセルマトリク
スを８分割以上に分割してもよく、上記実施例以上にメ
モリセルのテスト時間を短縮することが可能となる。
分割した場合について示したが、スイッチおよび並列処
理用データ入出力端子を増やして、メモリセルマトリク
スを８分割以上に分割してもよく、上記実施例以上にメ
モリセルのテスト時間を短縮することが可能となる。
また、第１図実施例ではメモリセルマトリクスを列方向
に分割したが、行方向に分割してもよく、上記実施例と
同様の効果を奏する。
に分割したが、行方向に分割してもよく、上記実施例と
同様の効果を奏する。
さらに、第１図実施例ではメモリセルでトリクスの列方
向だけを分割したが、行方向に分割し、かつ列方向に分
割してもよく、上記実施例以上にメモリセルのテスト時
間を短縮することが可能となる。
向だけを分割したが、行方向に分割し、かつ列方向に分
割してもよく、上記実施例以上にメモリセルのテスト時
間を短縮することが可能となる。
また、第１図実施例ではスイッチ手段にＭＯＳトランジ
スタを用いたが、他の形式のトランジスタを用いてもよ
く、上記実施例と同様の効果を奏する。
スタを用いたが、他の形式のトランジスタを用いてもよ
く、上記実施例と同様の効果を奏する。
以上のようにこの発明によれば、従来の半導体記憶装置
と同様の動作が行え、かつスイッチ手段を切換えること
によシ、メモリセルマトリクスを複数に分割しアドレス
指定およびデータ入出力を並列に行えるように構成した
ので、メモリセルのテストヲ行う場合に並列処理を行う
ことによシ、テスト時間の短縮が実現できる効果がある
。
と同様の動作が行え、かつスイッチ手段を切換えること
によシ、メモリセルマトリクスを複数に分割しアドレス
指定およびデータ入出力を並列に行えるように構成した
ので、メモリセルのテストヲ行う場合に並列処理を行う
ことによシ、テスト時間の短縮が実現できる効果がある
。
第１図はこの発明の一実施例による半導体記憶装置を示
す回路構成図、第２図は第１図のスイッチ（２）を具体
的に示す回路図であシ、第８図は第１図のスイッチ（３
）を具体的に示す回路図である。第４図は従来の半導体
記憶装置を示す回路構成図である。 図において、（１）はスイッチ制御信号入力端子、（２
）およびＩｌｌはスイッチ、（４１は並列処理用データ
入出力端子、（５）、（７）および（８）は列アドレス
デコーダ、（６）は行アドレスデコーダ、ｏ５１はデー
タ入出力端子、（Ｓ）はスイッチ制御信号、Ｃｘ、）〜
（Ｘｓ） ｎ行アドレス信号、（ＹＩ）〜〔Ｙ８〕は列
アドレス信号である。 なお、各図中同一符号は同一または相当部分ケ示す。
す回路構成図、第２図は第１図のスイッチ（２）を具体
的に示す回路図であシ、第８図は第１図のスイッチ（３
）を具体的に示す回路図である。第４図は従来の半導体
記憶装置を示す回路構成図である。 図において、（１）はスイッチ制御信号入力端子、（２
）およびＩｌｌはスイッチ、（４１は並列処理用データ
入出力端子、（５）、（７）および（８）は列アドレス
デコーダ、（６）は行アドレスデコーダ、ｏ５１はデー
タ入出力端子、（Ｓ）はスイッチ制御信号、Ｃｘ、）〜
（Ｘｓ） ｎ行アドレス信号、（ＹＩ）〜〔Ｙ８〕は列
アドレス信号である。 なお、各図中同一符号は同一または相当部分ケ示す。
Claims (2)
- （１）メモリセルを行および列方向にマトリクス状に配
置して成るメモリセルマトリクス、行アドレス信号に応
じて上記メモリセルの行方向のアドレスを選択する行ア
ドレスデコーダ、列アドレス信号に応じて上記メモリセ
ルの列方向のアドレスを選択する列アドレスデコーダ、
上記行アドレスデコーダまたは列アドレスデコーダを複
数に分割して並列動作させるかあるいは一括動作させる
かを切換える第１のスイッチ手段、上記メモリセルマト
リクスを行方向または列方向に複数に分割してメモリセ
ルに対しデータを並列的に読み書きさせるかあるいは一
括して読み書きさせるかを切換える第２のスイッチ手段
、上記第１および第２のスイッチ手段を制御するスイッ
チ制御信号を与える入力端子、および上記メモリセルに
対し並列的あるいは一括して読み書きされたデータを入
出力する回路を備えた半導体記憶装置であつて、上記ス
イッチ制御信号の特定の状態により並列処理モードに設
定され、スイッチ制御信号の上記以外の状態において並
列処理モードが解除され通常の動作モードに復帰するよ
うにしたことを特徴とする半導体記憶装置。 - （２）行アドレスデコーダおよび列アドレスデコーダを
共に複数に分割して並列動作させ、かつメモリセルマト
リクスを行方向および列方向に複数に分割して、メモリ
セルに対しデータを並列的に読み書きさせるようにした
ことを特徴とする特許請求の範囲第１項記載の半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60224297A JPS6284499A (ja) | 1985-10-08 | 1985-10-08 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60224297A JPS6284499A (ja) | 1985-10-08 | 1985-10-08 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6284499A true JPS6284499A (ja) | 1987-04-17 |
Family
ID=16811563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60224297A Pending JPS6284499A (ja) | 1985-10-08 | 1985-10-08 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6284499A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5339273A (en) * | 1990-12-14 | 1994-08-16 | Fujitsu Ltd. | Semiconductor memory device having a testing function and method of testing the same |
| KR100498412B1 (ko) * | 1997-11-13 | 2005-09-14 | 삼성전자주식회사 | 반도체메모리장치의칼럼어드레스스트로브신호입력회로 |
-
1985
- 1985-10-08 JP JP60224297A patent/JPS6284499A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5339273A (en) * | 1990-12-14 | 1994-08-16 | Fujitsu Ltd. | Semiconductor memory device having a testing function and method of testing the same |
| KR100498412B1 (ko) * | 1997-11-13 | 2005-09-14 | 삼성전자주식회사 | 반도체메모리장치의칼럼어드레스스트로브신호입력회로 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR970011133B1 (ko) | 반도체 메모리 | |
| US4675850A (en) | Semiconductor memory device | |
| JPH0479080B2 (ja) | ||
| JPH01229498A (ja) | 半導体記憶装置 | |
| EP0432509B1 (en) | Semiconductor memory device | |
| US4763302A (en) | Alternatively addressed semiconductor memory array | |
| US4882708A (en) | Semiconductor memory device | |
| JPS5979487A (ja) | デコ−ダ回路 | |
| JPS6284499A (ja) | 半導体記憶装置 | |
| US6330198B1 (en) | Semiconductor storage device | |
| JPS6286600A (ja) | 半導体記憶装置 | |
| US5777938A (en) | Semiconductor memory device capable of outputting multi-bit data using a reduced number of sense amplifiers | |
| US4710896A (en) | Semiconductor memory having multiple access | |
| JPH05314763A (ja) | 半導体記憶装置 | |
| JPS5827439Y2 (ja) | モリの番地選択回路 | |
| US6795371B2 (en) | Semiconductor memory apparatus of which data are accessible by different addressing type | |
| JPS629586A (ja) | 半導体ランダムアクセスメモリ装置 | |
| KR0164879B1 (ko) | 반도체 기억 장치 | |
| JPS59132489A (ja) | 半導体記憶装置 | |
| JP2611873B2 (ja) | 半導体記憶装置 | |
| JPS61246996A (ja) | 直交メモリ | |
| JP2000076845A (ja) | 記憶装置および記憶装置の制御方法 | |
| JPH0554654A (ja) | ダイナミツクｒａｍ | |
| JPH0574143A (ja) | 半導体記憶装置 | |
| JP2578400B2 (ja) | ダイナミツク型ｒａｍ |