JPH01229498A

JPH01229498A - 半導体記憶装置

Info

Publication number: JPH01229498A
Application number: JP63055250A
Authority: JP
Inventors: Kazuyasu Fujishima; 一康藤島; Yoshio Matsuda; 吉雄松田; Mikio Asakura; 幹雄朝倉
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-03-08
Filing date: 1988-03-08
Publication date: 1989-09-13
Anticipated expiration: 2010-01-18
Also published as: JPH073754B2; US4914632A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明は半導体記憶装置に関し、特に冗長回路を備え
た半導体記憶装置に関する。

［従来の技術］第９図は、冗長回路を備えた従来の半導体記憶装置の構
成を示すブロック図である。冗長回路とは、製造歩留り
を上げるための予備回路であり、スペアメモリセル、ス
ペアデコーダ等からなる。

第９図において、メモリセルアレイ１は、複数行および
複数列に配列された複数のメモリセルを含む。また、メ
モリセルアレイ１は、複数行に配列されたスペアメモリ
セルからなるスペア行２および複数列に配列されたスペ
アメモリセルからなるスペア列３を含む。メモリセルア
レイ１の複数行に対応して複数のワード線が設けられ、
複数列に対応して複数のビット線が設けられている。

一方、ＲＡＳバッファ４は、外部から与えられるロウア
ドレスストローブ信号ＲＡＳに応答して、行アドレスバ
ッファ５、ΦＰ発生回路６、Φ８発生回路７およびセン
スアンプ制御回路８を活性化させる。ΦＰ発生回路６お
よびΦ８発生回路７は、所定のタイミングでそれぞれプ
リチャージΦＰおよび駆動信号Φ８を発生する。行アド
レスバッファ５は、外部から与えられるアドレス信号Ａ
。〜Ａｎをラッチし、それらの一部を行アドレス信号Ｒ
Ａ２〜ＲＡ、として行プリデコーダ９に与え、残りを行
アドレス信号ＲＡ０〜ＲＡ、としてΦ、サブデコーダ１
０に与える。行プリデコーダ９は、行アドレスバッファ
５から与えられる行アドレス信号ＲＡ２〜ＲＡ、をプリ
デコードし、行選択信号Ｘ、、Ｘ、、Ｘ、を行デコーダ
群１１およびスペア行デコーダ１２に与える。行デコー
ダ群１１は、ΦＰ発生回路６からのプリチャージ信号Φ
Ｐに応答して、行選択信号Ｘ、、Ｘ、、Ｘｋに基づいて
メモリセルアレイ１の４行を選択する。Φ８サブデコー
ダ１０は、Φ８発生回路７からの駆動信号Φ８に応答し
て、行アドレスバッファ５から与えられる行アドレス信
号ＲＡｏ、ＲＡ、に基づいてサブデコード信号Φｘ１〜
Φ８．をワードドライバ群１３に与える。ワードドライ
バ群１３は、サブデコード信号Φ８．〜Φｘ４に応答し
て、行デコーダ群１１またはスペア行デコーダ１２によ
り選択された４行のうち１行のワード線を駆動する。そ
の駆動されたワード線に接続されたメモリセル内の情報
が各ビット線上に読出される。センスアンプ制御回路８
は所定のタイミングでセンスアンプ群１４を動作させる
。センスアンプ群１４は各ビット線上の情報を増幅する
。

一方、ＣＡＳバッファ１５は、外部から与えられるコラ
ムアドレスストローブ信号ＣＡＳに応答して、列アドレ
スバッファ１６およびリード・ライトバッファ１７を活
性化させる。列アドレスバッファ１６は、外部から与え
られるアドレス信号Ａ０〜Ａ、をラッチし、それらを列
アドレス信号として列プリデコーダ１８に与える。列プ
リデコーダ１８は、列アドレス信号をプリデコードし、
列選択信号を列デコーダ群１９およびスペア列デコーダ
２０に与える。列デコーダ群１９は、列選択信号に基づ
いてメモリセルアレイ１の１列を選択する。このように
して、１つのワード線および１つのビット線が選択され
、それらの交点にあるメモリセルに対して情報の読出ま
たは書込が行なわれる。第９図には、選択された１つの
ワード線ＷＬ、選択された１つのビット線ＢＬおよびそ
れらの交点にあるメモリセルＭＣのみが示されている。

情報の読出および書込は、リード・ライトバッファ１７
により選択される。リード・ライトバッファ１７は、外
部から与えられるリード・ライト信号Ｒ／Ｗに応答して
入力バッファ２１または出力バッファ２２を活性化させ
る。入力バッファ２１が活性化されると、入力データＤ
ＩＮが上記のようにして選択されたメモリセルＭＣに書
込まれる。出力バッファ２２が活性化されると、上記の
ようにして選択されたメモリセルＭＣに蓄えられていた
情報が出力データＤ。Ｕτとして読出される。なお、上
記の各回路はすべて同一の半導体チップ２３上に形成さ
れている。

ところで、製造段階において、不良のメモリセルが生じ
ることがある。また、断線したような不良のワード線が
生じることもある。このように−部分にのみ不良が生じ
た場合に半導体チップ上に形成された半導体記憶装置全
体を不良品として取扱うのは、経済上好ましくない。そ
こで、選択された行の中に不良のメモリセルや不良のワ
ード線が含まれている場合には、スペア行デコーダ１２
によってその不良の行の代わりにスペア行２が選択され
るように予め設定される。また、選択された列の中に不
良のメモリセルや不良のビット線が含まれている場合に
は、スペア列デコーダ２０によってその不良の列の代わ
りにスペア列３が選択されるように予め設定される。こ
のようにして、製造歩留りの向上が図られている。

第１０図は、第９図に含まれる行プリデコーダ９の一部
分の構成を示す図であり、特に行選択信号Ｘ１を発生す
るための回路部分が示されている。

ここでＸｌはＸ＋　、Ｘ２　、Ｘａ　、Ｘｌのいずれか
を意味している。

ゲート回路９１は、行アドレス信号ＲＡ２を受け、それ
と同じ信号ＲＡ２とその行アドレス信号ＲＡ２を反転さ
せた信号ＲＡ２とを出力する。ゲート回路９２は、行ア
ドレス信号ＲＡ、を受け、それと同じ信号ＲＡ３とその
行アドレス信号ＲＡ３を反転させた信号ＲＡ３とを出力
する。ゲート回路９３，９４，９５．９６には、それぞ
れ、信号ＲＡ２．ＲＡ２のいずれか一方および信号ＲＡ
、、ＲＡ、のいずれか一方が入力される。ゲート回路９
３〜９６に入力される信号ＲＡ２またはＲＡ２および信
号ＲＡ、またはＲＡ、の組合わせは、互いに異なってい
る。ゲート回路９３〜９６からは、それぞれ行選択信号
Ｘ、〜Ｘ４が出力される。

行アドレス信号ＲＡ２およびＲＡ、のレベルに応じて、
行選択信号Ｘ、〜Ｘ４のうちいずれか１つが「Ｈ」レベ
ルとなり、他はすべて「Ｌ」レベルとなる。

なお、第９図における行選択信号Ｘ、はＸ、。

ｘ、、ｘ、、Ｘａのいずれかを意味し、ＸｋはＸａ、Ｘ
、。、Ｘ、、、Ｘ、２のいずれかを意味している。行選
択信号Ｘ、〜Ｘ８は行アドレス信号ＲＡ、およびＲＡ、
により第１０図の場合と同様にして作成され、行選択信
号Ｘ９〜Ｘ、２は行アドレス信号ＲＡ５およびＲＡ、に
より第１０図の場合と同様にして作成される。

第１１図は、第９図に含まれるΦ８サブデコーダ１０の
構成を示す図である。Φ８４発生回路１０１、Φｘ２発
生回路１０２、Φ８１発生回路１０３およびΦｘ４発生
回路１０４は、それぞれ行アドレス信号ＲＡ０またはそ
の反転信号ＲＡ０および行アドレス信号ＲＡ、またはそ
の反転信号ＲＡ、を受け、駆動信号Φ、に応答してサブ
デコード信号Φ８５．Φ８□、Φ８８．Φｘ４を出力す
る。行アドレス信号ＲＡｏ、ＲＡ、および反転信号ＲＡ
０．ＲＡ、のレベルに応じて、サブデコード信号Φ８７
．ΦＸ２．Φ８１．Φ８．のうちいずれか１つがｒＨＪ
レベルとなり、他はすべてｒＬＪ　レベルとなる。

第１２図は、第９図に含まれるメモリセルアレイ１およ
びその周辺部の詳細な構成を示す図である。

メモリセルアレイ１内には、４ｍ本のワード線ＷＬおよ
び複数のビット線対ＢＬ、ＢＬが互いに交差するように
配置されている。ここでｍは正の整数である。また、こ
れらのワード線ＷＬの側方には、４本のスペアワード線
ＳＷＬが配置されている。各ワード線ＷＬとビット線Ｂ
ＬまたはＢＬとの交点にはメモリセルＭＣが設けられ、
各スペアワード線ＳＷＬとビット線ＢＬまたはＢＬとの
交点にはスペアメモリセルＳＭＣが設けられている。４
ｍ本のワード線ＷＬおよび４本のスペアワード線ＳＷＬ
に対応して（４ｍ＋４）個のワードドライバ１３ａが設
けられている。各ワード線ＷＬおよび各スペアワード線
ＳＷＬは対応するワードドライバ１３ａに接続されてい
る。４ｍ本のワードドライバＷＬおよびワードドライバ
１３ａは、各々が４本のワード線ＷＬおよび４つのワー
ドドライバ１３ａからなるｍ組に区分される。それらの
ｍ組に対応してｍ個の行デコーダｌｌａが設けられてい
る。各行デコーダｌｌａにより、対応する組の４つのワ
ードドライバ１３ａが選択される。

また、４本のスペアワード線ＳＷＬおよび４つのワード
ドライバ１３ａに対応して１つのスペア行デコーダ１２
が設けられている。そのスペア行デコーダ１２により、
対応する４つのワードドライバ１３ａが選択される。

一方、複数のビット線対ＢＬ、ＢＬに対応して複数のセ
ンスアンプ１４ａおよび複数の列デコーダ１９ａが設け
られている。各ビット線対ＢＬ。

ＢＬは対応するセンスアンプ１４ａおよび対応する列デ
コーダ１９ａに接続されている。

次に、第１２図に示される回路の動作について説明する
。

行選択信号Ｘ、、Ｘ、、Ｘ、に基づいて、行デコーグｌ
ｌａのうちいずれか１つが選択される。

その選択された行デコーダｌｌａは、プリチャージ信号
ΦＰに応答して、対応する組の４つのワードドライバ１
３ａを駆動する。サブデコード信号Φ８．〜Φ８．に応
じて、その４つのワードドライバ１３ａのうち１つが対
応するワード線ＷＬを駆動する。それにより、そのワー
ド線ＷＬに接続されたメモリセルＭＣ内の情報が各ビッ
ト線ＢＬまたはＢＬ上に読出され、センスアンプ１４ａ
により増幅される。そして、列アドレス信号に応じて、
列デコーダ１９ａのうちいずれか１つが選択される。書
込時には、その選択された列デコーダ１９ａに接続され
るビット線対ＢＬ、ＢＬ上に情報が書込まれる。読出時
には、その選択された列デコーダ１９ａに接続されるビ
ット線対ＢＬ、ＢＬ上の情報が読出される。

製造段階で不良のメモリセルまたは不良のワード線が形
成された場合には、その不良のメモリセルまたは不良の
ワード線に対応する行デコーダ１１ａが選択される代わ
りに、スペア行デコーダ１２が選択される。すなわち、
不良のメモリセルまたは不良のワード線に対応する行デ
コーダｌｌａを選択するためのアドレス信号が与えられ
ると、その行デコーダｌｌａの代わりにスペア行デコー
ダ１２が選択される。そして、サブデコード信号Φ８．
〜Φｘ４に応じて、そのスペア行デコーダ１２に接続さ
れるワードドライバ１３ａのうち１つが対応するスペア
ワード線ＳＷＬを駆動する。

第１３図は、第１２図に含まれる行デコーダ１１ａおよ
びワードドライバ１３ａの具体的な回路構成を示す図で
ある。

行デコーダｌｌａは、ＮチャネルＭＯＳトランジスタＱ
１〜Ｑ４、ＰチャネルＭＯＳトランジスタロ５〜Ｑフお
よびリンク素子ＬＮＯからなる。

リンク素子ＬＮＯはポリシリコン、アルミニウム等によ
り形成されており、レーザビーム等により溶断可能にな
っている。トランジスタＱ５．　　Ｑ６は電源電位ＶＣ
ＣとノードＮ１との間に結合されている。トランジスタ
Ｑ５のゲートにはプリチャージ信号ΦＰが与えられ、ト
ランジスタＱ６のゲートはノードＮ２に接続されている
。ノードＮ１と接地電位との間にはリンク素子ＬＮＯお
よびトランジスタＱ１．Ｑ２．Ｑ３が直列に接続されて
いる。トランジスタＱｌ、Ｑ２．Ｑ３のゲートにはそれ
ぞれ行選択信号Ｘ、、Ｘ、、ｘ、が与えられる。前述し
たように、ＸｌはＸ、〜Ｘ、のいずれか１つを示し、Ｘ
、はＸ、〜Ｘ８のいずれが１つを示し、Ｘ、はＸ９〜Ｘ
＋２のいずれが１つを示す。各行デコーダｌｌａに与え
られる行選択信号ｘ＋　、ＸＪ　、Ｘｋの組合せは他の
行デコーダ１１ａとは異なっている。トランジスタＱ７
は電源電位ＶＣＣとノードＮ２との間に結合され、その
ゲートはノードＮ１に接続されている。トランジスタＱ
４はノードＮ２と接地電位との間に結合され、そのゲー
トはノードＮ１に接続されている。

トランジスタＱ４およびトランジスタＱ７がインバータ
を構成している。したがって、ノードＮ２のレベルはノ
ードＮ１のレベルとは反対になる。

メモリセルやワード線の中に不良が存在する場合には、
対応する行デコーダｌｌａのリンク素子ＬＮＯがレーザ
ビームにより予め溶断される。

各行デコーダｌｌａのノードＮｌ、Ｎ２は、対応する組
の４つのワードドライバ１３ａに接続されている。各ワ
ードドライバ１３ａはＮチャネルＭＯＳトランジスタＱ
８．Ｑ９．ＱＩＯからなる。

トランジスタＱ９は、サブデコード信号Φ８．〜Φｘ４
のいずれか１つとワード線ＷＬとの間に結合され、その
ゲートはトランジスタＱ８を介して対応する行デコーダ
ｌｌａのノードＮ２に接続されている。トランジスタＱ
ＩＯは、ワード線ＷＬと接地電位との間に結合され、そ
のゲートは対応する行デコーダｌｌａのノードＮ１に接
続されている。トランジスタＱ８のゲートは電源電位Ｖ
Ｃ０に結合されている。各組内の各ワードドライバ１３
ａはそれぞれ異なるサブデコード信号Φ８７、Φ８□、
Φｘ３またはΦｘ４に結合されている。

次に、行デコーダｌｌａおよびワードドライバ１３ａの
動作について説明する。プリチャージ信号ΦＰが「Ｌ」
レベルのときには、トランジスタＱ５がオン状態になっ
ており、ノードＮ１の電位はｒＨＪレベル（Ｖｃ　Ｃレ
ベル）となっている。

このため、ワードドライバ１３ａのトランジスタＱＩＯ
がオン状態となっており、ワード線ＷＬの電位はｒＬＪ
レベル（接地レベル）となっている。

プリチャージ信号ΦＰがｒＨＪレベルに立上がると、ト
ランジスタＱ５がオフする。トランジスタＱｌ、Ｑ２．
Ｑ３のゲートに与えられる行選択信号ｘ、、Ｘ、、Ｘｋ
がすべてｒＨＪレベルになると、トランジスタＱｌ、Ｑ
２．Ｑ３がすべてオンし、ノードＮ１の電位はｒＬＪレ
ベル、ノードＮ２の電位はｒＨＪレベルとなる。これに
より、ワードドライバ１３ａのトランジスタＱＩＯはオ
フする。そして、サブデコード信号Φ８．〜Φｘ４のい
ずれか１つがｒＨＪレベルに立上がると、それに対応す
るワード線ＷＬの電位がｒＨＪレベルに立上がる。しか
し、リンク素子ＬＮＯが溶断されていると、ノードＮ１
の電位は「Ｈ」レベルのまま保たれ、その結果ワード線
ＷＬの電位はｒＬＪレベルのまま保たれる。したがって
、リンク素子ＬＮＯが予め溶断されていると、その行デ
コーダ１１ａに対応する４つのワード線ＷＬは選択され
ないことになる。

第１４図は、第１２図に含まれるスペア行デコーダ１２
の具体的な回路構成を示す図である。

このスペアデコーダ１２は、ＮチャネルＭＯＳトランジ
スタＱｌｌ〜Ｑ２５、ＰチャネルＭＯＳトランジスタ０
２６〜Ｑ３０．リンク素子ＬＮＩ〜ＬＮ１２からなる。

トランジスタＱ２９．Ｑ３０は、電源電位■。。とノー
ドＮ３との間に並列に結合されている。トランジスタＱ
ｌｌ〜Ｑ２２は、それぞれリンク素子ＬＮＩ〜ＬＮ１２
を介してノードＮ３と接地電位との間に結合されている
。

トランジスタＱｌｌ〜Ｑ２２のゲートは、それぞれ行選
択信号Ｘ、〜Ｘ１゜に結合されている。トランジスタＱ
２６．Ｑ２７は、電源電位ＶＣＣとノードＮ１との間に
並列に結合されている。トランジスタ０２Ｂ、Ｑ２４は
ノードＮ１と接地電位との間に直列に結合されている。

トランジスタＱ２６、Ｑ２３．Ｑ２９のゲートにはプリ
チャージ信号ΦＰが与えられる。また、トランジスタＱ
２７、Ｑ２４のゲートはノードＮ３に接続されている。

トランジスタＱ２８は電源電位Ｖ。ＣとノードＮ２との
間に結合され、トランジスタＱ２５はノードＮ２と接地
電位との間に結合されている。

トランジスタＱ２８．Ｑ２５．Ｑ３０のゲートはノード
Ｎ１に接続されている。トランジスタＱ２Ｂ、Ｑ２４．
Ｑ２６．Ｑ２７が２人力ＮＡＮＤゲートを構成し、トラ
ンジスタＱ２５．Ｑ２８がインバータを構成している。

成る行デコーダｌｌａの代わりにスペア行デコーダ１２
が選択されるようにするには、リンク素子ＬＮＩ〜ＬＮ
１２のうちその行デコーダｌｌａに対応するリンク素子
を予め溶断しておく。たとえば第１４図に示される行デ
コーダｌｌａの代わりにスペアデコーダ１２が選択され
るものとする。

図示される行デコーダｌｌａは、リンク素子ＬＮＯが切
断されていないならば、行選択信号Ｘ、。

Ｘ、、Ｘ９がすべてｒＨＪレベルとなったときに選択さ
れる。したがって、行デコーダｌｌａのリンク素子ＬＮ
Ｏおよびスペア行デコーダ１２のリンク素子ＬＮＩ、Ｌ
Ｎ５．ＬＮ９を予め溶断しておく。

プリチャージ信号ΦＰがｒＬＪレベルのときには、トラ
ンジスタＱ２６がオン状態、トランジスタ０２３がオフ
状態となっており、ノードＮ１はｒＨＪレベルにプリチ
ャージされている。このため、ノードＮ２はｒＬＪレベ
ルとなっている。また、このときトランジスタＱ２９が
オン状態となっているので、ノードＮ３はｒＨＪレベル
にプリチャージされており、トランジスタＱ２７はオフ
状態、トランジスタＱ２４はオン状態となっている。プ
リチャージ信号ΦＰが「Ｈ」レベルに立上がると、トラ
ンジスタＱ２６がオフしかつトランジスタＱ２３がオン
する。これにより、ノードＮ１の電位は「Ｌ」レベルと
なり、ノードＮ２の電位はｒＨＪレベルとなる。またこ
のとき、トランジスタＱ２９．Ｑ３０はオフする。ここ
で、行選択信号Ｘ、、Ｘ、、Ｘ９がすべてｒＨＪレベル
になると、トランジスタＱｌｌ、Ｑ１５．Ｑ１９がオン
する。しかし、これらのトランジスタＱ１１゜Ｑ１５．
Ｑ１９に接続されるリンク素子ＬＮＩ。

ＬＮ５．ＬＮ９は切断されているので、ノードＮ３の電
位はｒＨＪレベルのまま変化しない。したがって、ノー
ドＮ１の電位はｒＬＪレベル、ノードＮ２の電位はｒＨ
Ｊ　レベルに保たれる。この状態は、スペア行デコーダ
１２が選択状態であることを意味する。

しかし、Ｘ、、Ｘ、、Ｘ９以外の少なくとも１つの行選
択信号がｒＨＪレベルになると、Ｑｌｌ。

Ｑ１５．Ｑ１９以外の少なくとも１つのトランジスタが
オンし、ノードＮ３の電位はｒＬＪレベルになる。これ
により、トランジスタＱ２７がオンしかつトランジスタ
Ｑ２４がオフし、その結果ノードＮ１はｒＨＪレベル、
ノードＮ２は「Ｌ」レベルになる。この状態は、スペア
行デコーダ１２が非選択状態であることを意味する。こ
のようにして、リンク素子ＬＮＩ、ＬＮ５．ＬＮ９が切
断されている場合、行選択信号Ｘ、、Ｘ、、Ｘ９がｒＨ
Ｊレベルとなったときに、行デコーダｌｌａの代わりに
スペア行デコーダ１２が選択される。

次に、第９図〜第１４図に示される半導体記憶装置の動
作を第１５図のタイミングチャートを参照しながら説明
する。

プリチャージ信号ΦＰがｒＬＪレベルのときのスタンド
バイ期間には、すべての行デコーダ１１ａおよびスペア
行デコーダ１２のノードＮ１の電位はｒＨＪレベル、ノ
ードＮ２の電位はｒＬＪレベルになっている。このため
、すべてのワード線ＷＬおよびすべてのスペアワード線
ＳＷＬの電位はｒＬＪレベルとなっている。

まず、正常なメモリセルＭＣおよび正常な４つのワード
線ＷＬに対応する行デコーダ１１ａ（以下、正常デコー
ダという）が選択される場合について説明する。プリチ
ャージ信号ΦＰがｒＨＪレベルに立上がった後、その選
択された行デコーダ１１ａに与えられる信号Ｘ、、Ｘ、
、Ｘ、はすべてｒＨＪ　レベルとなる。これにより、ノ
ードＮ１の電位がｒＬＪレベルに立下がり、ノードＮ２
の電位がｒＨＪレベルに立上がる。これにより、対応す
る４つのワードドライバ１３ａが選択される。

そして、サブデコード信号ΦＸ１〜Φｘ４のうち１つが
「Ｈ」レベルに立上がると、ワードドライバ１３ａによ
り対応するワードｌ’ｖＶＬの電位がｒＨＪレベルに立
上げられる。このとき、スペアワード線ＳＷＬの電位は
ｒＬＪ　レベルのまま変化しない。

次に、不良のメモリセルＭＣまたは不良のワード線ＷＬ
に対応する行デコーダ１１ａ（以下、不良デコーダとい
う）が選択される場合について説明する。プリチャージ
ΦＰがｒＨＪレベルに立上がった後、その選択された不
良デコーダｌｌａに与えられる行選択信号Ｘ、、Ｘ、、
ＸえはすべてｒＨＪレベルとなる。しかし、その不良デ
コーダ１１ａのリンク素子ＬＮＯは予め溶断されている
ので、ノードＮ１の電位はｒＨＪレベル、ノードＮ２の
電位はｒＬＪ　レベルのまま変化しない。したがって、
この不良デコーダｌｌａに対応する４つのワードドライ
バ１３ａが選択されず、サブデコード信号Φ８．〜Φｘ
４のいずれががｒＨＪレベルに立上がっても対応するワ
ード線ＷＬの電位はｒＬＪレベルのまま変化しない。こ
のとき、不良デコーダｌｌａの代わりにスペア行デコー
ダ１２が選択され、その結果スペアワード線ＳＷＬのう
ち１つがｒＨＪレベルに立上がる。

上記の場合、アドレス信号により選択されない行デコー
ダ１１ａ（非選択デコーダ）においては、与えられる行
選択信号Ｘ、、Ｘ、、Ｘｋのうち少なくとも１つがｒＬ
Ｊレベルとなるので、ノードＮ１の電位はｒＨＪレベル
、ノードＮ２の電位はｒＬＪレベルのまま変化しない。

したがって、対応するワード線ＷＬの電位はｒＬＪレベ
ルに保たれる。

以上のようにして、製造段階で不良のメモリセルが生じ
たり不良のワード線が生じても、不良デコーダをスペア
デコーダで置換することによって正常な半導体記憶装置
として使用することができる。

［発明が解決しようとする課題］上記の半導体記憶装置においては、メモリセルの不良（
ビット不良）、ワード線の断線、同一行デコーダ内にお
けるワード線の短絡等の不良が生じた場合には、対応す
る行デコーダをスペア行デコーダで置換することにより
それらの不良を救済することができる。たとえば第１６
図に示すように、行デコーダ１ｌａ−ｊに対応するワー
ド線ＷＬの断線（ｄｌで示す）や行デコーダ１ｌａ−ｊ
に対応するワード線ＷＬ間の短絡（ｄ２で示す）は救済
可能となる。しかしながら、異なる行デコーダにおける
ワード線間の短絡等の不良が生じた場合には、１つのス
ペア行デコーダによる置換を行なっても不良が残るとい
う問題があった。たとえば、行デコーダ１ｌａ−ｊに属
するワード線と行デコーダ１ｌａ−ｋに属するワード線
との間の短絡（ｄ３で示す）は２つのスペア行デコーダ
を用意しない限り救済不可能であった。このような聞届
は、メモリ素子の大容量化が進み素子が一層微細化され
ると益々顕著になるものと思われる。

この発明の目的は、製造段階で生じる種々の不良を救済
することが可能な半導体記憶装置を得ることである。こ
の発明の他の目的は、１つのスペアデコーダにより互い
に異なるデコーダに属する選択線間の短絡を救済するこ
とが可能な半導体記憶装置を得ることである。この発明
のさらに他の目的は、スペアデコーダおよびスペアメモ
リセルの数を増加させることなく種々の不良を救済する
ことである。この発明のさらに他の目的は、製造段階で
生じる種々の不良を救済することによって製造歩留りを
飛躍的に向−卜させることである。

［課題を解決するための手段］この発明に係る半導体記憶装置は冗長回路を備えた半導
体記憶装置であって、複数の選択線、複数のスペア選択
線、各々か複数の選択線のいずれかに結合される複数の
メモリセル、各々が複数のスペア選択線のいずれかに結
合される複数９スペアメモリセルを備えている。複数の
選択線は、各々が所定の複数の選択線からなる第１の複
数組に区分されているとともに各々が所定の複数の選択
線からなる第２の複数組に区分されている。また、この
半導体記憶装置は、複数の選択手段、スペア選択手段、
および切換手段を備えている。各選択手段は、第１の各
組の複数の選択線または第２の各組の複数の選択線に選
択的に結合され、かつ所定の選択信号に応答して活性化
され第１の各組の選択線または第２の各組の選択線を選
択するものである。スペア選択手段は、複数のスペア選
択線に結合され、かつ選択手段のいずれかの代わりに活
性化され複数のスペア選択線を選択するものである。切
換手段は、各選択手段を第１の各組の複数の選択線また
は第２の各組の複数の選択線に選択的に結合させるもの
である。

［作用］この発明に係る半導体記憶装置によれば、切換手段によ
り各選択手段を第１の各組の複数の選択線または第２の
各組の複数の選択線に選択的に結合させることができる
ので、複数の選択線にわたる不良が生じた場合には、そ
の不良の選択線が１つの選択手段に結合されるように選
択手段と複数の選択線との結合状態を切換えることがで
きる。

したがって、その不良の選択線に結合された選択手段を
１つのスペア選択手段で置換することによって複数の選
択線にわたる不良を救済することができる。

［実施例］以下、この発明の実施例を図面を用いて説明する。

第１図は、この発明の一実施例に従う半導体記憶装置の
構成を示すブロック図である。

第１図の半導体記憶装置が第９図の従来の半導体記憶装
置と相違するのは、メモリセルアレイ４１およびワード
ドライバ群３３の構成が異なる点、およびスイッチ帯３
４、設定回路３５およびクランプ回路３５ａ、３６ｂが
新たに設けられている点である。この実施例の他の部分
の構成および動作は第９図の半導体記憶装置と同様であ
るので、同一番号を付し説明を省略する。

スイッチ帯３４は、行デコーダ群３１に含まれる行デコ
ーダとワードドライバ群３３に含まれるワードドライバ
との結合状態を変更するための回路である。設定回路３
５は、スイッチ帯３４の状態を設定するために用いられ
る回路である。クランプ回路３６ａ、３６ｂは、スイッ
チ帯３４の働きにより行デコーダ群３１から切離された
ワードドライバを非活性状態にするための回路である。

第２図は、第１図に含まれるメモリセルアレイ４１およ
びその周辺部の詳細な構成を示すブロック図である。

メモリセルアレイ４１内には、（４ｍ＋２）本のワード
線ＷＬおよび複数のビット線対ＢＬ、ＢＬが互いに交差
するように配置されている。ここで、ｍは正の整数であ
る。また、これらのワード線ＷＬの側方には、４本のス
ペアワード線ＳＷＬが配置されている。各ワード線ＷＬ
とビット線ＢＬまたはＢＬとの交点にはメモリセルＭＣ
が設けられ、各スペアワード線ＳＷＬとビット線ＢＬま
たはＢＬとの交点にはスペアメモリセルＳＭＣが設けら
れている。（４ｍ＋２）本のワード線ＷＬに対応して（
４ｍ＋２）個のワードドライバ３３、〜３３２ｍや２が
設けられ、４本のスペアワード線ＳＷＬに対応して４個
のワードドライバ１３ａが設けられている。各ワード線
ＷＬ、〜ＷＬ、ｌＴｌ、２および各スペアワード線ＳＷ
Ｌは対応するワードドライバ３３．〜３３４ｍヤｚ、３
３ａに接続されている。また、ｍ個の行デコーダ３１．
〜３１□および１個のスペア行デコーダ１２が設けられ
ている。両端の行デコーダ３Ｌ、３１．、、のさらに外
側にそれぞれクランプ回路３５ａ、３６ｂが配置されて
いる。これらのｍ個の行デコーダ３１１〜３１ｍとワー
ドドライバ３３．〜３３４　ｍｒｚとの間にスイッチ帯
３４が設けられている。このスイッチ帯３４には設定回
路３５から設定信号ＡおよびＢが与えられる。各行デコ
ーダ３１．〜３１ｎ＋はスイッチ帯３４を介してそれぞ
れ４個のワードドライバに結合される。いずれの行デコ
ーダ３１、〜３１ｒｎにも結合されない残りの２つのワ
ードドライバはクランプ回路３６ａまたは３６ｂにより
非活性状態にされる。行デコーダ３１．〜３１イとワー
ドドライバ３３．〜３３４□２との結合状態は、設定回
路３５からスイッチ帯３４に与えられる設定信号Ａ、　
　Ｂのレベルに応じて設定される。

なお、第１図に示される行プリデコーダ９の構成は第１
０図に示される構成と同様であり、Φ８サブデコーダ１
０の構成は第１１図に示される構成と同様である。また
、第１図および第２図に示されるスペア行デコーダ１２
の構成は第１４図に示される構成と同様であり、スペア
行デコーダ１２とワードドライバ１３ａとの接続も第１
２図に示される接続と同様である。

第３Ａ図、第３Ｂ図および第３Ｃ図は、それぞれ第２図
におけるＡ−１、Ａ−２およびＡ−３の部分をさらに詳
細に示す図である。

第３Ａ図〜第３Ｃ図において、ワードドライバ３３１〜
３３４□ヤ２は、第１３図に示すワードドライバ１３ａ
と同様に、トランジスタＱ８．Ｑ９゜ＱＩＯからなる。

トランジスタＱ９はノードｒとワード線ＷＬとの間に接
続され、そのゲートはトランジスタＱ８を介してノード
ｐに接続されている。トランジスタＱＩＯはワード線Ｗ
Ｌと接地電位との間に結合され、そのゲートはノードｑ
に接続されている。トランジスタＱ８のゲートは電源電
位ｖ０゜に結合されている。ワードドライバ３３４０．
〜３３＊に＋＊のノードｒはそれぞれサブデコード信号
Φ工、〜ΦＸ４に結合されている。

ここで、ｋは０〜ｍ−１の整数である。ワードドライバ
３３４ｍや、および３３４ｍヤ２のノードｒは、それぞ
れサブデコード信号Φ８．およびΦ８□に結合されてい
る。

スイッチ帯３４は、ｍ個の第１のＮチャネルＭＯＳトラ
ンジスタＳ１＋〜Ｓ１．ｎ、、ｍ個の第２のＮチャネル
ＭＯＳトランジスタＳ２．〜Ｓ２ｍ。

第３のＮチャネルＭＯＳトランジスタＳ３．〜Ｓ３ｍお
よび第４のＮチャネルＭＯ３）ランジスタＳ４．〜Ｓ４
ｍからなる。クランプ回路３６ａはＰチャネルＭＯＳト
ランジスタＱ３１およびＮチャネルＭＯＳトランジスタ
Ｑ３２からなる。クランプ回路３６ｂはＰチャネルＭＯ
Ｓトランジスタ０３３およびＮチャネルＭＯＳトランジ
スタロ３４からなる。トランジスタＱ３１およびトラン
ジスタＱＢ４のゲートには設定回路３５から設定信号Ａ
が与えられる。トランジスタＱ３２およびトランジスタ
Ｑ３３のゲートには設定回路３５から設定信号Ｂが与え
られる。

クランプ回路３６ａのトランジスタＱＢ２の一方の導通
端子およびクランプ回路３６ｂのトランジスタＱ３４の
一方導通端子は接地電位に結合されている。トランジス
タＱ３２の他方の導通端子とトランジスタＱ３４の他方
の導通端子との間には、スイッチ帯３４の第１のトラン
ジスタＳｌ。

〜Ｓ１ｍおよび第２のトランジスタＳ２．〜Ｓ２□が交
互に直列に接続されている。第１のトランジスタＳｌ、
〜Ｓ１□のゲートには設定回路３５から設定信号Ａが与
えられ、第２のトランジスタＳ２．〜５２１Ｔｌのゲー
トには設定回路３５から設定信号Ｂが与えられる。クラ
ンプ回路３６ａのトランジスタＱ３１の一方の導通端子
およびクランプ回路３６ｂのトランジスタ０３３の一方
の導通端子は電源電位ＶＣＣに結合されている。トラン
ジスタＱ３１の他方の導通端子とトランジスタＱ３３の
他方の導通端子との間には、第３のトランジスタＳ　３
　＋〜８３ｍおよび第４のトランジスタＳ　４　＋〜Ｓ
４ｍが交互に直列に接続されている。

第３のトランジスタＳ３．〜Ｓ３ｍのゲートには設定回
路３５から設定信号Ａが与えられ、第４のトランジスタ
Ｓ４．〜Ｓ４．ｎのゲートには設定回路３５から設定信
号Ｂが与えられる。

行デコーダ３１１〜３１ｍの構成は、第１３図に示され
る行デコーダｌｌａの構成と全く同様である。各行デコ
ーダ３１にのノードＮ２は第１のトランジスタＳｌ、と
第２のトランジスタＳ２、との接続点に接続され、ノー
ドＮ１は第３のトランジスタＳ３．と第４のトランジス
タＳ４．との間の接続点に接続されている。ここで、ｋ
−１〜ｍの整数である。

また、ワードドライバ３３１，３３２のノードｐはクラ
ンプ回路３６ａのトランジスタＱ３２と第１のトランジ
スタＳ１＋との接続点に接続されている。ワードドライ
バ３３．．３３□のノードｑはクランプ回路３６ａのト
ランジスタＱ３１と第３のトランジスタＳ３．との接続
点に接続されている。ワードドライバ３３４　ｋ−＋　
、３３４　ｋのノードｐは第１のトランジスタＳｌ、と
第２のトランジスタ８２にとの接続点に接続されている
。

ワードドライバ３３４　ｋ−＋　、３３４　ｋのノード
ｑは第３のトランジスタＳ３．と第４のトランジスタＳ
４．との接続点に接続されている。ここで、ｋは１〜ｍ
の整数である。ワードドライバ３３４ｉ＋＋　＋　　３
３４　Ｌヤ２のノードｐは第２のトランジスタＳ２．と
第１のトランジスタＳｌｔヤ、との接続点に接続されて
いる。ワードドライバ３３＊に＋＋。

３３４、ヤ２のノードｑは第４のトランジスタＳ４、と
第３のトランジスタＳ３．ヤ、との接続点に接続されて
いる。ここで、ｋは１〜ｍ−１の整数である。さらに、
ワードドライバ３３４ｍヤ７，３３４　ｍ＋２のノード
ｐは第２のトランジスタ５２１Ｔｌとクランプ回路３６
ｂのトランジスタＱ３４との接続点に接続されている。

ワードドライバ３３４ｍ、、、３３．□２のノードｑは
第４のトランジスタＳ４□とクランプ回路３６ｂのトラ
ンジスタＱ３３との接続点に接続されている。

設定回路３５は、第４図に示すように、リンク素子ＬＮ
２Ｂ、抵抗３７およびインバータ３８からなる。電源電
位ＶＣＣと接地電位との間にリンク素子ＬＮ２３と抵抗
３７とが直列に接続されている。リンク素子ＬＮ２３と
抵抗３７との接続点Ｎ４にインバータ３８の入力端子が
接続されている。接続点Ｎ４から設定信号Ａが出力され
、インバータ３８から設定信号Ｂが出力される。

第３Ａ図〜第３Ｃ図において、設定回路３５からの設定
信号ＡがｒＨＪレベルでかつ設定信号ＢがｒＬＪレベル
のときには、第１のトランジスタＳｌ、〜Ｓ１□および
第３のトランジスタＳ３゜〜Ｓ３ｍがオンし、第２のト
ランジスタＳ２．〜Ｓ２ｍおよび第４のトランジスタＳ
４．〜Ｓ４ｍがオフする。これにより、行デコーダ３１
、のノードＮ２およびノードＮ１がワードドライバ３３
４振−３・　３３＊に−ｚ・　３３＊に−１・　３３４
にのそれぞれノードｐおよびノードｑに接続される。こ
こで、ｋは１〜ｍの整数である。このときクランプ回路
３６ａのトランジスタＱ３１．Ｑ３２はオフする。逆に
、クランプ回路３６ｂのトランジス夕Ｑ３３．Ｑ３４は
オンし、これによりワードドライバ３３４　ｎｖ＋＋　
＋　　３３４　ｍ＋２のノードｐの電位がｒＬＪレベル
、ノードｑの電位がｒＨＪレベルとなる。このため、ワ
ードドライバ３３４　ｍｕ　＋３３４１、ｌｔ２は非活
性状態となる。

逆に、設定回路３５からの設定信号Ａが「Ｌ」Ｌ／／＜
／ｌ／でかつ設定信号ＢがｒＨＪレベルのトキには、第
２のトランジスタＳ２．〜Ｓ２ｍおよび第４のトランジ
スタＳ４．〜５４１Ｔｌがオンし、第１のトランジスタ
Ｓｌ、〜Ｓ１ｍおよび第３のトランジスタＳ３．〜Ｓ３
ｍがオフする。これにより、行デコーダ３１、のノード
Ｎ２およびＮ１がワードドライバ３３４、−＋　、３３
４　＞　、３３４　Ｌヤ、。

３３９、ヤ２のそれぞれノードｐおよびノードｑに接続
される。このとき、クランプ回路３６ａのトランジスタ
Ｑ３１．ＱＢ２はオンし、これによりワードドライバ３
３．．３３２のノードｐの電位がｒＬＪ　レベル、ノー
ドｑの電位がｒＨＪ　レベルとなる。このため、ワード
ドライバ３３．．３３２は非活性状態となる。逆に、ク
ランプ回路３６ｂのトランジスタＱ３３．Ｑ３４はオフ
する。

このように、設定信号ＡがｒＨＪレベルでがっ設定信号
ＢがｒＬＪレベルのときには、各行デコーダ３１．は４
つのワードドライバ３３４、ヶ、〜３３４、の組に結合
される。すなわち、行デコーダ３１、により４つのワー
ドドライバ３３＜ｋ＋ａ〜３３４．が選択される６逆に
、設定信号ＡがｒＬＪレベルでかつ設定信号ＢがｒＨＪ
レベルのときには、各行デコーダ３１．は４つのワード
ドライバ３３．、、〜３３４．ヤ２の組に結合される。

すなわち、行デコーダ３３、により４つのワードドライ
バ３３＊ｉ−７〜３３＜ｋ＋２が選択される。

たとえば第５図に実線で示すように、ワード線ＷＬ４．
ヤ２とワード線ＷＬ４に−１との間に短絡ｄ４が生じた
ときには、設定回路３５のリンク素子ＬＮ２３を溶断せ
ず、設定信号ＡをｒＨＪレベル、設定信号ＢをｒＬＪレ
ベルに設定する。それにより、行デコーダ３１、はワー
ドドライバ３３４、−３〜３３４、に結合されることに
なる。したがって、行デコーダ３１、をスペア行デコー
ダ１２で置換することによってワード線ＷＬ４に一３〜
ＷＬ９、がスペアワード線ＳＷＬにより置換されること
になり、ワード線ＷＬ４に−２，ＷＬ、、−、間の短絡
が救済され得る。

また、第５図に破線で示すように、ワード線ＷＬ４ｋ　
とワード線ＷＬ＋に＋＋との間に短絡ｄ５が生じたとき
には、設定回路３５のリンク素子ＬＮ２３を予め溶断し
、設定信号ＡをｒＬＪレベル、設定信号ＢをｒＨＪレベ
ルに設定する。それにより、行デコーダ３１にはワード
ドライバ３３４゜−４〜３３＜ｔ＋ｚに結合されること
になる。したがって、行デコーダ３１、をスペア行デコ
ーダ１２で置換することによってワード線Ｗｔ４．−．
〜ＷＬ４　ｋｊ２がスペアワード線ＳＷＬにより置換さ
れることになり、ワード線ＷＬ、、、ＷＬ４に相間の短
絡が救済され得る。

なお、この半導体記憶装置における各行デコーダの動作
は第１５図を用いて説明した動作と同様である。

第６図には、この実施例の半導体記憶装置において救済
され得る不良の種類が示されている。

この半導体記憶装置においては、１つの行デコーダ３１
、を１つのスペア行デコーダ１２で置換することによっ
て、ワード線ＷＬの断線、２本のワード線ＷＬ間の短絡
および３本のワード線ＷＬにわたる巨大欠陥が救済され
ることになる。

第７Ａ図は、上記実施例を模式的に示した図である。す
なわち、上記実施例では、スイッチＳＷａがオンされ、
スイッチＳＷｂがオフされることによって、行デコーダ
３１がワード線ＷＬ、〜ＷＬ、の組ａに結合され、スイ
ッチＳＷａがオフされ、スイッチＳＷｂがオンされるこ
とによって、行デコーダ３１がワード線ＷＬ、〜ＷＬ、
の組すに結合される。しかしながら、行デコーダとワー
ド線との結合状態は、上記の実施例に限られない。

たとえば、第７Ｂ図に示されるように、スイッチＳＷａ
がオンされ、スイッチＳＷｂがオフされることによって
、行デコーダ３１がワード線ＷＬ。

〜ＷＬ、の組ａに対応づけられ、スイッチＳ　Ｗ　ａが
オフされ、スイッチＳＷｂがオンされることによって、
行デコーダ３１がワード線ＷＬ、〜ＷＬ７の組すに結合
されてもよい。但し、デコーダの総数がｍ個であり各デ
コーダがｎ個のドライバに結合される場合には、ドライ
バの総数はスペアのためのドライバを除いて２ｍｎ＋ｎ
個以上となる。

第８図は、この発明を列デコーダに適用した場合の実施
例を示す図である。

設定回路３９からの設定信号ＣがｒＨＪレベル、設定信
号りがｒＬＪレベルのときには、第１のＮチャネルＭＯ
Ｓ）ランジスタＳＣ１＋〜Ｓ　Ｃ１゜がオンし、第２の
Ｎチャネル間ＯｓトランジスタＳＣ２，〜５Ｃ２Ｌがオ
フする。これにより、各列デコーダ１９．がセンスアン
プ１４＊ｉ−ａ〜１４４ｋに結合される。ここで、ｋは
１〜痣の整数である。このとき、ＮチャネルＭｏｓトラ
ンジスタＱ３５がオフし、ＮチャネルＭＯＳ）ランジス
タＱ３６がオンするので、センスアンプ１４ｍｔ＋Ｉ　
Ｔ　　１４＊ｔ＋ｚはそれぞれＩ１０線対Ｉ１０．。

Ｉ１０□から切離される。したがって、列デコーダ１９
、をスペア列デコーダ２０ａにより置換すると、対応す
るセンスアンプ１４４゜、〜１４゜、およびそれに接続
される４組のビット線対ＢＬ。

ＢＬの代わりに、４つのセンスアンプ１４ａおよびそれ
に接続される４組のスペアビット線対ＳＢＬ、ＳＢＬが
選択される。なお、設定回路３９の構成は、第４図に示
される設定回路３５の構成と同様である。

逆に、設定回路３９からの設定信号ＣがｒＬＪレベル、
設定信号りがｒＨＪレベルのときには、第１のＮチャネ
ルＭＯＳトランジスタＳＣ１＋〜ＳＣ１，がオフし、第
２のＮチャネルＭＯＳ）ランジスタＳＣ２，〜５Ｃ２ｚ
がオンする。これにより、各列デコーダ１９、がセンス
アンプ１４４、−１〜１４＊ｗ−ｚに結合される。この
とき、ＮチャネルＭＯＳ）ランジスタＱ３５がオンし、
ＮチャネルＭＯＳ）ランジスタＱ３６がオフするので、
センスアンプ１４．．１４□はそれぞれＩ１０線対Ｉ１
０＋、ｌ１０ｚから切離される。したがって、列デコー
ダ１９．をスペア列デコーダ２０ａにより置換すると、
対応するセンスアンプ１４４、−１〜１４４ｉ中２およ
びそれに接続される４組のビット線対ＢＬ、ＢＬの代わ
りに４つのセンスアンプ１４ａおよびそれに接続される
４組のスペアビット線対ＳＢＬ、ＳＢＬが選択される。

このように、上記実施例においては、１つのスペア列デ
コーダ２０ａにより１つの列デコーダ１９、を置換する
ことによって、ビット線ＢＬ、ＢＬの断線および２組の
ビット線対ＢＬ、ＢＬ間の短絡だけでなく、３組のビッ
ト線対ＢＬ、ＢＬにわたる巨大欠陥も救済されることに
なる。

なお、上記実施例では、１つのデコーダにより４本のワ
ード線または４組のビット線対が選択される場合が示さ
れているが、これに限られず、この発明は、たとえば１
つのデコーダにより８本のワード線または８組のビット
線対が選択される場合、その他の場合にも適用される。

［発明の効果］以上のようにこの発明によれば、切換手段によって各選
択手段と複数の選択線との結合状態を変更することがで
きるので、従来１つのスペア選択手段により救済するこ
とが不可能であった不良を１つのスペア選択手段により
救済することが可能となり、製造歩留りの高い半導体記
憶装置が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例に従う半導体記憶装置の構
成を示すブロック図である。第２図は第１図に示される
メモリセルアレイおよびその周辺部の詳細な構成を示す
図である。第３Ａ図は第２図のＡ−１の部分のさらに詳
細な構成を示す回路図である。第３Ｂ図は第２図のＡ−
２の部分のさらに詳細な構成を示す回路図である。第３
Ｃ図は第２図のＡ−３の部分のさらに詳細な構成を示す
回路図である。第４図は第１図および第２図に示される
設定回路の具体的な回路図である。第５図はワード線間
の短絡が生じた場合の救済方法を説明するための図であ
る。第６図は第１図〜第４図に示される実施例により救
済され得る不良の種類を示す図である。第７Ａ図は第１
図〜第４図に示される実施例を模式的に示した図である
。第７Ｂ図はこの発明の他の実施例を模式的に示した図
である。第８図はこの発明を列デコーダに適用した場合
の実施例を示す図である。第９図は従来の半導体記憶装
置の構成を示すブロック図である。第１０図は第１図お
よび第９図に示される行プリデコーダの主要部の詳細な
構成を示す図である。第１１図は第１図および第９図に
示されるΦ８サブデコーダの詳細な構成を示す図である
。第１２図は第９図に示されるメモリセルアレイおよび
その周辺部の詳細な構成を示す図である。第１３図は第
１２図の主要部のさらに詳細な構成を示す回路図である
。第１４図は第２図および第１２図に示されるスペア行
デコーダの具体的な回路図である。第１５図はこの発明の一実施例に従う半導体記憶装置お
よび従来の半導体記憶装置の行デコーダおよびスペア行
デコーダの動作を説明するためのタイミングチャートで
ある。第１６図は従来の半導体記憶装置により救済され
得る不良について説明するための図である。図において、４１はメモリセルアレイ、２はスペア行、
３はスペア列、９は行プリデコーダ、１０はΦエサブデ
コーダ、３１は行デコーダ群、１２はスペア行デコーダ
、１４はセンスアンプ群、１８は列プリデコーダ、１９
は列デコーダ群、２０はスペア列デコーダ、３１．〜３
１ｍは行デコーダ、３３はワードドライバ群、３３１〜
３３４□、２はワードドライバ、３４はスイッチ帯、３
５は設定回路、３６ａ、３６ｂはクランプ回路、ＷＬは
ワード線、ＳＷＬはスペアワード線、ＭＣはメモリセル
、ＳＭＣはスペアメモリセルである。なお、各図中、同一符号は同一または相当部分を示す。

Claims

【特許請求の範囲】複数の選択線、複数のスペア選択線、各々が前記複数の選択線のいずれかに結合される複数の
メモリセル、および各々が前記複数のスペア選択線のいずれかに結合される
複数のスペアメモリセルを備え、前記複数の選択線は、各々が所定の複数の選択線からな
る第１の複数組に区分されているとともに、各々が所定
の複数の選択線からなる第２の複数組に区分されており
、各々が前記第１の各組の複数の選択線または前記第２の
各組の複数の選択線に選択的に結合され、かつ所定の選
択信号に応答して活性化され前記第１の各組の選択線ま
たは前記第２の各組の選択線を選択する複数の選択手段
、前記複数のスペア選択線に結合され、かつ前記選択手段
のいずれかの代わりに活性化され前記複数のスペア選択
線を選択するスペア選択手段、および前記各選択手段を前記第１の各組の複数の選択線または
前記第２の各組の複数の選択線に選択的に結合させる切
換手段をさらに備える、半導体記憶装置。