JPH04212792A - 半導体回路装置 - Google Patents

半導体回路装置

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JPH04212792A
JPH04212792A JP3016693A JP1669391A JPH04212792A JP H04212792 A JPH04212792 A JP H04212792A JP 3016693 A JP3016693 A JP 3016693A JP 1669391 A JP1669391 A JP 1669391A JP H04212792 A JPH04212792 A JP H04212792A
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Shigeru Kikuta
菊田　繁
Takeshi Hamamoto
武史 濱本
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、一般に、多ビット入
力信号をデコードし、該デコード結果に従って複数の次
段回路を選択的に活性化する半導体回路装置に関する。 より特定的には、この発明は、外部アドレスに応答して
メモリセルアレイの行または列を選択するデコーダ回路
を備えた半導体記憶装置に関する。
【０００２】この発明は、また、不良回路救済機能を備
える半導体回路装置における不良回路救済方式の改良に
関する。
【０００３】
【従来の技術】複数の次段回路を選択的に活性化する機
能を備える半導体回路装置の一典型例として半導体記憶
装置を例にとって説明する。
【０００４】図４２は従来の半導体記憶装置の全体の構
成を概略的に示す図である。図４２において、半導体記
憶装置は、各々が情報を記憶するメモリセルが行および
列からなるマトリクス状に配列されたメモリセルアレイ
１を含む。このメモリセルアレイ１から行および列をそ
れぞれ選択するために、外部から与えられる行アドレス
を受け、内部行アドレスＲＡを発生するローアドレスバ
ッファ２と、内部行アドレスＲＡをデコードし、メモリ
セルアレイ１の対応の行を選択するローデコーダ３と、
外部から与えられる列アドレスを受け内部列アドレスＣ
Ａを発生するコラムアドレスバッファ４と、内部列アド
レスＣＡをデコードし、メモリセルアレイ１の対応の列
を選択するコラムデコーダ５とが設けられる。
【０００５】行アドレスおよび列アドレスにより指定さ
れたメモリセルと記憶装置外部との間でデータを授受す
るために、（センスアンプ＋Ｉ／Ｏ）ブロック６と、入
出力回路７が設けられる。（センスアンプ＋Ｉ／Ｏ）ブ
ロック６のセンスアンプは、選択されたメモリセルのデ
ータを検知し増幅する。このブロック６内のＩ／Ｏは、
コラムデコーダ５からの列選択信号に応答して選択され
た列を共通データ線（図示せず）に接続する。これによ
り選択された列がこの共通データ線を介して入出力回路
７へ接続される。
【０００６】入出力回路７は、データ読出し時において
は、（センスアンプ＋Ｉ／Ｏ）ブロック６内のセンスア
ンプにより増幅されたデータに応答して外部データＤを
導出する。入出力回路７は、データ書込み動作時におい
ては、外部から与えられるデータＤに応答して内部デー
タを生成し共通データ線を介してブロック６のＩ／Ｏへ
与える。
【０００７】この図４２に示す半導体記憶装置の構成に
おいては、行アドレスおよび列アドレスが並列にローア
ドレスバッファ２およびコラムアドレスバッファ４へ与
えられる。
【０００８】図４３は図４２に示すメモリセルアレイ１
の構成を概略的に示す図である。図４３においては、半
導体記憶装置がスタティック型半導体記憶装置の場合の
メモリセルアレイの構成が一例として示される。しかし
ながら、この半導体記憶装置はダイナミック型半導体記
憶装置であってもよく、またデータの読出しのみが可能
なリード・オンリー・メモリであってもよい。
【０００９】図４３においては、３本のワード線ＷＬ１
〜ＷＬ３と、３対のビット線ＢＬ０，＊ＢＬ０、ＢＬ１
，＊ＢＬ１、およびＢＬ２，＊ＢＬ２が代表的に示され
る。ワード線ＷＬ１〜ＷＬ２の各々とビット線対ＢＬ０
，＊ＢＬ０、ＢＬ１，＊ＢＬ１およびＢＬ２，＊ＢＬ２
の交点のそれぞれにメモリセルＭＣ１０、ＭＣ１１、Ｍ
Ｃ１２、ＭＣ２０、ＭＣ２１およびＭＣ２２が設けられ
る。
【００１０】１本のワード線には１行のメモリセルが接
続され、１対のビット線には１列のメモリセルが配置さ
れる。ビット線対ＢＬ０，＊ＢＬ０、ＢＬ１，＊ＢＬ１
、およびＢＬ２，＊ＢＬ２の各々は相補の信号線対を形
成し、ビット線ＢＬ（ＢＬ０〜ＢＬ２）とビット線＊Ｂ
Ｌ（＊ＢＬ０〜＊ＢＬ２）には互いに相補な信号が伝達
される。
【００１１】１本のワード線を選択し、かつその後１対
のビット線を選択することにより、その交点に位置する
メモリセルが選択される。
【００１２】図４４は図４２に示すコラムデコーダおよ
び（センスアンプ＋Ｉ／Ｏ）ブロックの構成を概略的に
示す図である。図４４においては、ブロック６に含まれ
るセンスアンプは省略されている。
【００１３】図４４において、コラムデコーダ５は、（
ｍ＋１）個のデコーダ回路８−０〜８−ｍを含む。デコ
ーダ回路８−０〜８−ｍの各々はＡＮＤ回路から構成さ
れており、それぞれに予め定められた組合わせの内部列
アドレスが与えられる。デコーダ回路８−０〜８−ｍの
各々は、それぞれに与えられる予め定められた内部列ア
ドレスがすべて活性状態の“Ｈ”となったときに列選択
信号Ｙ０〜Ｙｍを発生する。ここで「発生」は選択信号
を活性状態に設定する意味で用いる。
【００１４】図４４に示す構成においては、同時に２列
が選択されるため、１つのデコーダ回路から発生される
列選択信号は、隣接する２対のビット線を選択する。
【００１５】より正確に述べると、デコーダ回路からの
列選択信号は各ビット線対に設けらたＩ／Ｏゲートトラ
ンジスタのゲートへ与えられる。ビット線ＢＬ０，＊Ｂ
Ｌ０にはＩ／ＯゲートトランジスタＴｒ・１およびＴｒ
・２が接続され、ビット線ＢＬ１，＊ＢＬ１にはＩ／Ｏ
ゲートトランジスタＴｒ・３およびＴｒ・４がそれぞれ
接続される。以下同様に、ビット線ＢＬｉ，＊ＢＬｉに
はＩ／ＯゲートトランジスタＴｒ・２ｉ＋１およびＴｒ
・２ｉ＋２が接続される。ただしｉ＝０〜ｎ＋１である
。Ｉ／ＯゲートトランジスタＴｒ・１〜Ｔｒ・２ｎ＋４
のうちのいずれかの組がオン状態となることにより対応
のビット線対が内部データ伝達線であるＩ／Ｏ線対に接
続される。
【００１６】図４４においては、同時に２ビットの列が
選択されるため、２対の内部データ伝達線Ｉ／Ｏ０，＊
Ｉ／Ｏ０およびＩ／Ｏ１，＊Ｉ／Ｏ１が配設される。偶
数番号のビット線対ＢＬ２ｉ，＊ＢＬ２ｉは内部データ
伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０に接続され、奇数番号の
ビット線対ＢＬ２ｉ＋１，＊ＢＬ２ｉ＋１は内部データ
伝達線対Ｉ／Ｏ１，＊Ｉ／Ｏ１へ接続される。次に、図
４４に示す回路の列選択動作について説明する。
【００１７】デコーダ回路８−０からの列選択信号Ｙ０
は、Ｉ／ＯゲートトランジスタＴｒ・１およびＴｒ・２
のゲートとＩ／ＯゲートトランジスタＴｒ・３およびＴ
ｒ・４のゲートへ与えられる。同様に、デコーダ回路８
−１からの列選択信号Ｙ１はＩ／Ｏゲートトランジスタ
Ｔｒ・５〜Ｔｒ・８の各ゲートへ与えられる。デコーダ
回路８−ｍからの列選択信号Ｙｍは、Ｉ／Ｏゲートトラ
ンジスタＴｒ・２ｎ＋１〜Ｔｒ・２ｎ＋４の各ゲートへ
与えられている。
【００１８】コラムデコーダ５には、コラムアドレスバ
ッファ４（図４２参照）から内部列アドレス信号ＣＡが
与えられる。デコーダ回路８−０〜８−ｍの各々は、こ
の内部列アドレスが所定の組となったときのみ列選択信
号を発生する。この内部列アドレス信号ＣＡのビットの
組合わせに従って１つのデコーダ回路が選択される。選
択されたデコーダ回路の列選択信号が活性状態の“Ｈ”
レベルに立上がり、残りのデコーダ回路からの列選択信
号は不活性状態の“Ｌ”レベルに維持される。
【００１９】今、内部列アドレスＣＡによりデコーダ回
路８−０が選択され、列選択信号Ｙ０が“Ｈ”に立上が
った場合を考える。このとき、Ｉ／Ｏゲートトランジス
タＴｒ・１〜Ｔｒ・４がオン状態となり、ビット線対Ｂ
Ｌ０，＊ＢＬ０、およびＢＬ１，＊ＢＬ１が内部データ
伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０およびＩ／Ｏ１，＊Ｉ／
Ｏ１にそれぞれ接続される。
【００２０】データ読出し動作時においては、各内部デ
ータ伝達線対Ｉ／Ｏ，＊Ｉ／Ｏ０、およびＩ／Ｏ１，＊
Ｉ／Ｏ１上のデータが図示しないセンスアンプにより検
知増幅された後入出力回路７へ伝達される。
【００２１】書込み動作時においては入出力回路７から
の書込みデータがこの内部データ伝達線対を介して対応
のビット線対ＢＬ０，＊ＢＬ０、およびＢＬ１，＊ＢＬ
１上へ伝達される。
【００２２】内部列アドレスＣＡによりデコーダ回路８
−１が選択された場合、列選択信号Ｙ１が“Ｈ”に立上
がる。このとき、ビット線対ＢＬ２，＊ＢＬ２およびＢ
Ｌ３，＊ＢＬ３がＩ／ＯゲートトランジスタＴｒ・５，
Ｔｒ・６、およびＴｒ・７，Ｔｒ・８を介して内部デー
タ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０、Ｉ／Ｏ１，＊Ｉ／Ｏ
１へ接続される。これにより、選択された２列すなわち
２つのビット線対ＢＬ２，＊ＢＬ２、およびＢＬ３，＊
ＢＬ３と内部データ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０、お
よびＩ／Ｏ１、＊Ｉ／Ｏ１との間でデータの入出力を行
なうことができる。
【００２３】同様に、デコーダ回路８−ｍが内部列アド
レスＣＡに従って選択された場合、列選択信号Ｙｍが“
Ｈ”に立上がる。この場合、Ｉ／Ｏゲートトランジスタ
Ｔｒ・２ｎ＋１〜Ｔｒ・２ｎ＋４がオン状態となり、ビ
ット線対ＢＬｎ，＊ＢＬｎ、およびＢＬｎ＋１，＊ＢＬ
ｎ＋１と内部データ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０、お
よびＩ／Ｏ１，＊Ｉ／Ｏ１との間でデータの入出力を行
なうことができる。
【００２４】ここで、列選択時、すなわち列選択信号Ｙ
ｊ（ｊ＝０〜ｍ）が“Ｈ”に立上がるとき、すでにワー
ド線がローデコーダの出力により選択されており、これ
により選択ワード線と選択列との交点に位置するメモリ
セルに対しデータの入出力を行なうことができる。
【００２５】上述のような構成によれば、外部から列ア
ドレスを与えることにより任意の２列を内部データ伝達
線対へ接続することができ、同時に２ビットのデータの
入出力を実行することができる。
【００２６】一般に、半導体記憶装置の容量が大きくな
るにつれて、メモリセルアレイ内に不良ビット（欠陥メ
モリセル）が存在する確率が高くなる。このような不良
ビットが存在する半導体記憶装置を不良品として処分す
る場合、半導体記憶装置の製品歩留が低下する。そこで
、メモリセルアレイ内に冗長メモリセルアレイを余分に
設けておき、不良ビットが存在する場合には、この不良
ビットが存在する行または列（不良行または不良列と以
下称す）をその余分に設けられた冗長メモリセルアレイ
内の冗長行または冗長列で置換することにより、等価的
に不良ビットを救済する構成がとられる。
【００２７】図４５は従来の不良ビット救済用の冗長構
成を備える半導体記憶装置の全体の構成を概略的に示す
図である。
【００２８】図４５において、不良ビット救済機能を備
える従来の半導体記憶装置は、メモリセルアレイ１に加
えて、不良行を救済するための冗長ローメモリセルアレ
イ１０と、不良列を救済するための冗長コラムメモリセ
ルアレイ１１とを含む。冗長ローメモリセルアレイ１０
および不良コラムメモリセルアレイ１１は、それぞれ、
複数の行および列が救済可能なように複数の行および列
のマトリクス状に配置されたメモリセルのアレイを含む
。
【００２９】不良行を救済するために、不良行のアドレ
スを記憶するための不良ロープログラム回路１２と、ロ
ーアドレスバッファ２からの内部行アドレスおよび不良
ロープログラム回路１２からの不良行アドレスに応答し
てスペア行選択（冗長行活性化）信号ＳＸＤを出力する
スペアローデコーダ３ｂとが設けられる。
【００３０】不良列を救済するために、不良列のアドレ
スを記憶する不良コラムプログラム回路１３と、コラム
アドレスバッファ４からの内部列アドレスと不良コラム
プログラム回路１３からの不良列アドレスとに応答して
冗長列活性化信号ＳＹＤを発生するスペアコラムデコー
ダ５ｂとが設けられる。
【００３１】メモリセルアレイ１の行および列を外部行
アドレスおよび外部列アドレスに従って選択するために
、ローアドレスバッファ２、ノーマルローデコーダ３ａ
、およびコラムアドレスバッファ４、ノーマルコラムデ
コーダ５ａが設けられる。
【００３２】不良ロープログラム回路１２および不良コ
ラムプログラム回路１３は各々レーザ溶断可能なたとえ
ばヒューズからなるリンク素子を含んでおり、このリン
ク素子を選択的にレーザ溶断することにより不良行また
は不良列アドレスのプログラムが行なわれる。
【００３３】スペアローデコーダ３ｂは、ローアドレス
バッファ２からの内部行アドレスと不良ロープログラム
回路１２にプログラムされた不良行アドレスとを比較し
、これらが一致した場合には冗長行活性化信号ＳＸＤを
発生して冗長ローメモリセルアレイ１０内の冗長行を選
択する。このとき、スペアローデコーダ３ｂは、ノーマ
ルローデコーダ３ａへノーマルエレメントディスエーブ
ル信号ＮＥＤを与え、ノーマルローデコーダ３ａを不活
性状態としてメモリセルアレイ１における行選択動作を
禁止する。
【００３４】スペアコラムデコーダ５ｂは、不良コラム
プログラム回路１３に記憶された不良列アドレスとコラ
ム列アドレスバッファ４からの内部列アドレスとを比較
し、両者が一致した場合には、冗長列活性化信号ＳＹＤ
を発生して冗長コラムメモリセルアレイ１１へ与え対応
の列を選択する。このとき、また、スペアコラムデコー
ダ５ｂは、ノーマルエレメントディスエーブル信号ＮＥ
Ｄを発生してノーマルコラムデコーダ５ｂへ与えてノー
マルコラムデコーダ５ａによる列選択動作を禁止する。 次に、この図４５に示す半導体記憶装置の不良ビット救
済動作について簡単に説明する。
【００３５】半導体記憶装置が製造された後、この半導
体記憶装置が正常に機能するか否かの試験が行なわれる
。この試験において、半導体記憶装置に不良ビットが存
在すると判定された場合、その不良ビットを含む行また
は列のアドレスが不良ロープログラム回路１２または不
良コラムプログラム回路１３においてレーザなどによる
リンク素子の溶断によりプログラムされる。
【００３６】外部からの行アドレスおよび列アドレスが
、不良ビットを含まない行および列を選択している場合
には、ノーマルローデコーダ３ａおよびノーマルコラム
デコーダ５ａによりそれぞれメモリセルアレイ１におけ
る行および列の選択動作が行なわれる。次いで、（セン
スアンプ＋Ｉ／Ｏ）ブロック６を介して、この選択され
たメモリセル（選択行と選択列との交点に位置するメモ
リセル）が入出力回路７に接続される。
【００３７】ローアドレスバッファ２およびコラムアド
レスバッファ４からそれぞれ与えられた内部行アドレス
および内部列アドレスが、不良ロープログラム回路１２
および不良コラムプログラム回路１３にそれぞれ記憶さ
れている不良行アドレスおよび不良列アドレスと異なっ
ているため、スペアローデコーダ３ｂおよびスペアコラ
ムデコーダ５ｂはともに不活性状態を維持する。
【００３８】次に、外部からの行アドレスがメモリセル
アレイ１内の不良行を指定している場合の動作について
説明する。ローアドレスバッファ２からの内部行アドレ
スは、ノーマルローデコーダ３ａおよびスペアローデコ
ーダ３ｂへ与えられる。スペアローデコーダ３ｂは、こ
の内部行アドレスと不良ロープログラム回路１２に記憶
された不良行アドレスとを比較する。このとき、両者が
一致しているため、冗長ローメモリセルアレイ１０内の
冗長行をスペアローデコーダ３ｂは選択し冗長行活性化
信号ＳＸＤを発生して対応の冗長行を選択状態とする。
【００３９】このとき、同時に、スペアローデコーダ３
ｂは、ノーマルエレメントディスエーブル信号ＮＥＤを
発生してノーマルローデコーダ３ａへ与える。ノーマル
ローデコーダ３ａは、ローアドレスバッファ２からの内
部行アドレスを受けているものの、このノーマルエレメ
ントディスエーブル信号ＮＥＤによりそのデコード動作
が禁止される。したがって、メモリセルアレイ１におけ
る不良行の選択が禁止される。
【００４０】ノーマルコラムデコーダ５ａは、コラムア
ドレスバッファ４からの正常列を指定する内部列アドレ
スをデコードして、対応の列を選択する信号を発生する
。スペアコラムデコーダ５ｂは、内部列アドレスが正常
列を指定しているため、不活性状態のままである。した
がって、この場合には、冗長ローメモリセルアレイ１０
内の冗長行とノーマルコラムデコーダ５ａからの列選択
信号により選択された列の交点に位置するメモリセルが
選択され、この選択されたメモリセルがブロック６を介
して入出力回路７に接続される。
【００４１】上述の動作により、メモリセルアレイ１内
の不良行は冗長ローメモリセルアレイ１０内の冗長ロー
により置換されたため、メモリセルアレイ１内の不良ビ
ットは等価的に救済されたことになり、正確なデータの
書込み／読出しが行なわれる。
【００４２】次に、外部からの列アドレスがメモリセル
アレイ１内の不良列を指定している場合の動作について
説明する。このとき、行選択系においては、ノーマルロ
ーデコーダ３ａが活性状態となり、かつスペアローデコ
ーダ３ｂが不活性状態となり、メモリセルアレイ１にお
いて内部行アドレスに対応する行の選択が行なわれる。
【００４３】列選択系においては、スペアコラムデコー
ダ５ｂが活性状態となり、列選択信号ＳＹＤを発生して
、不良コラムプログラム回路１３に記憶された不良列に
対応する冗長列を冗長コラムメモリセルアレイ１１から
選択する。スペアコラムデコーダ５ｂは、同時にまた、
ノーマルエレメントディスエーブル信号ＮＥＤを発生し
てノーマルコラムデコーダ５ａへ与える。ノーマルコラ
ムデコーダ５ａは、コラムアドレスバッファ４から内部
列アドレスを受けるものの、スペアコラムデコーダ５ｂ
からのノーマルエレメントディスエーブル信号ＮＥＤに
よりそのデコード動作が禁止される。
【００４４】したがって、この場合、正常行に接続され
る冗長列のメモリセルが選択され、（センスアンプ＋Ｉ
／Ｏ）ブロック６を介してこの選択されたメモリセルが
入出力回路７に接続される。これにより、メモリセルア
レイ１内の不良列は冗長コラムメモリセルアレイ１１内
の冗長列と置換され、不良列の救済が行なわれる。
【００４５】
【発明が解決しようとする課題】図４４に示すようなデ
コーダの構成の場合、常に隣接する２対のビット線対、
たとえばビット線対ＢＬ０，＊ＢＬ０、およびＢＬ１，
＊ＢＬ１、ビット線対ＢＬ２，＊ＢＬ２およびＢＬ３，
＊ＢＬ３の組等を同時に内部データ伝達線対Ｉ／Ｏ０，
＊Ｉ／Ｏ０、およびＩ／Ｏ１，＊Ｉ／Ｏ１に接続するこ
とができる。すなわち、同時に２ビットのデータを入出
力することができる。
【００４６】しかしながら、この図４４に示すようなデ
コーダの構成の場合、外部列アドレスに応答して選択さ
れるビット線対の組は一意的に固定される。たとえば、
デコーダ回路８−０が選択された場合、そのとき選択さ
れるビット線対はビット線対ＢＬ０，＊ＢＬ０、および
ＢＬ１，＊ＢＬ１である。一般にデコーダ回路８−ｉが
選択された場合、選択されるビット線対はビット線対Ｂ
Ｌ２ｉ，＊ＢＬ２ｉ、およびＢＬ２ｉ＋１，＊ＢＬ２ｉ
＋１である。
【００４７】この選択されるビット線対の組は外部列ア
ドレスに従って一意的に決められている。したがって、
たとえばビット線対ＢＬ１，＊ＢＬ１とビット線対ＢＬ
２，＊ＢＬ２の組を同時に選択してこれらの２列のデー
タの比較または演算を行なう場合には以下の手順が必要
とされる。まず、デコーダ回路８−０を選択する列アド
レスを入力し、ビット線対ＢＬ０，＊ＢＬ０およびＢＬ
１，＊ＢＬ１を選択して、ビット線対ＢＬ１，＊ＢＬ１
のデータをたとえば外部のレジスタに保持する。次いで
、再び、半導体記憶装置にアクセスしてデコーダ回路８
−１を選択してビット線対ＢＬ２，＊ＢＬ２およびＢＬ
３，＊ＢＬ３を選択する。このため、半導体記憶装置へ
２度アクセスする動作が必要とされ、高速でデータ処理
を行なうことができないという問題が生じる。
【００４８】一般に、従来のデコーダの構成においては
、外部からの指定信号により選択される対象物（次段回
路）の組は一意的に定められており、任意の組合わせの
対象物を同時に選択することはできないという問題があ
る。たとえば、多数のセンサの出力をモニタし、各セン
サの出力相互の関連性を見ることにより制御対象の異常
の有無の検出および異常箇所の標定などを行なう場合、
この制御動作を実行する回路装置がマイクロコンピュー
タ等の半導体回路装置により構成されており、かつその
制御動作実行部においてセンサ指定信号と選択されるセ
ンサの組合わせとが一意的に決定される構成の場合には
同様の問題が生じ、高速で制御対象の異常の有無の検出
および異常箇所の標定を行なうことができないという問
題が生じる。
【００４９】また、従来の半導体記憶装置においては冗
長構成をとることにより不良ビットの救済を行なうこと
ができ、半導体記憶装置の製品歩留を改善することがで
きる。しかしながら、図４５に示す構成の場合、ノーマ
ルローデコーダおよびノーマルコラムデコーダのデコー
ド動作の禁止は、スペアローデコーダおよびスペアコラ
ムデコーダから発生されるノーマルエレメントディスエ
ーブル信号ＮＥＤにより行なわれている。このため、高
速でアクセスを行なうことができないという問題が生じ
る。この間の事情について図面を参照してより具体的に
説明する。
【００５０】図４６は図４５に示すノーマルコラムデコ
ーダに含まれる単位デコーダ回路の構成を概略的に示す
図である。図４６において、単位デコーダ回路は、コラ
ムアドレスバッファ４からの内部列アドレスＣＡ，＊Ｃ
Ａの所定の組をその真入力に受け、かつその偽入力にノ
ーマルエレメントディスエーブル信号ＮＥＤを受けるゲ
ート回路Ｇ１と、ゲート回路Ｇ１の出力を受けるインバ
ータ回路Ｇ２とを含む。インバータ回路Ｇ２から列選択
信号Ｙが発生され、Ｉ／ＯゲートトランジスタＴｒＩ，
Ｔｒ′Ｉのゲートへ与えられる。
【００５１】図４６に示す構成においては、単位デコー
ダ回路により１対のビット線が選択される場合が例示的
に示される。しかしながら、複数対のビット線が選択さ
れる場合も同様であり、その場合、列選択信号Ｙが隣接
するビット線対のＩ／Ｏゲートトランジスタのゲートへ
与えられる。
【００５２】内部列アドレスＣＡ，＊ＣＡは複数ビット
からなり、ゲート回路Ｇ１は、この複数ビットの内部列
アドレスのうちの所定の組が与えられる。ゲート回路Ｇ
１は、そこに設定された内部列アドレスＣＡ，＊ＣＡの
ビットの組が予め定められたビットの組と一致し、かつ
ノーマルエレメントディスエーブル信号ＮＥＤが“Ｌ”
となったときに“Ｌ”の信号Ｙ′を出力する。図４６に
示すデコーダ回路の動作をその動作波形図である図４７
を参照して説明する。
【００５３】図４５に示す半導体記憶装置の場合、列ア
ドレスと行アドレスとは外部から同時に並列に与えられ
る。行アドレスと列アドレスの取込みタイミングはチッ
プセレクト信号ＣＳにより決定される。チップセレクト
信号ＣＳ（図４５には示さず）が“Ｈ”に立上がると、
そのときにコラムアドレスバッファ４へ与えられていた
外部列アドレスＡｄｄが装置内部へ取込まれてノーマル
コラムデコーダ５ａおよびスペアコラムデコーダ５ｂへ
与えられる。
【００５４】ノーマルコラムデコーダ５ａは、コラムア
ドレスバッファ４からの内部列アドレスに応答して、デ
コード動作を実施する。ゲート回路Ｇ１に予め定められ
たビットの組の内部列アドレスが与えられた場合、ゲー
ト回路Ｇ１の出力信号Ｙ′は“Ｌ”に立下がり、応じて
インバータ回路Ｇ２からの列選択信号Ｙが“Ｈ”に立上
がる。
【００５５】このとき、同時に、スペアコラムデコーダ
５ｂにおいては、不良コラムプログラム回路１３からの
不良列アドレスと内部列アドレスＣＡ，＊ＣＡとの比較
動作が行なわれている。スペアコラムデコーダ５ｂにお
いて一致が検出された場合、冗長列を選択するための信
号ＳＹＤが発生されかつ同時にノーマルエレメントディ
スエーブル信号ＮＥＤが発生される。
【００５６】したがって、チップセレクト信号ＣＳが“
Ｈ”に立上がってからノーマルエレメントディスエーブ
ル信号ＮＥＤが“Ｈ”に立上がるまでにはスペアコラム
デコーダ５ｂにおいて比較動作が行なわれかつデコード
動作が完了するまでの一定の期間Ｔが存在する。
【００５７】この期間Ｔにおいては、既にノーマルコラ
ムデコーダ５ａにおいてデコード動作が行なわれている
ため、その期間、列選択信号Ｙは“Ｈ”に立上がり、不
良列が内部データ伝達線対Ｉ／Ｏ，＊Ｉ／Ｏに接続され
る。
【００５８】信号ＮＥＤが“Ｈ”に立上がれば、ゲート
回路Ｇ１の出力は“Ｈ”に立上がり、列選択信号Ｙは“
Ｌ”となり、不良列の選択が禁止される。この状態にお
いて、冗長列の選択動作が行なわれることになり、冗長
列が内部データ伝達線対Ｉ／Ｏ，＊Ｉ／Ｏに接続される
。
【００５９】上述のように、不良列選択時においては、
期間Ｔにおいて不良列が内部データ伝達線対Ｉ／Ｏ，＊
Ｉ／Ｏに接続されるため、不良メモリセルのデータが内
部データ伝達線対Ｉ／Ｏ，＊Ｉ／Ｏに読出される。これ
を避けるためには、不良ビットの選択が禁止され確実に
冗長列による置換えが行なわれた後に冗長列を入出力回
路７へ接続する必要がある。このため、この期間Ｔによ
り半導体記憶装置へのアクセス時間が長くなるという問
題が生じる。
【００６０】特に、この信号ＮＥＤはコラムデコーダの
各デコーダ回路に共通に与えられるため、スペアコラム
デコーダ５ｂから最も遠い位置にあるデコーダ回路に信
号ＮＥＤが到達する時間が最も長い。この最も遠い位置
のデコーダ回路へ信号ＮＥＤが到達する時間を考慮して
データの書込み／読出しタイミングを設定する必要があ
るため、半導体記憶装置のアクセスがさらに遅くなると
いう問題が生じる。
【００６１】この動作は行選択系においても同様であり
、スペアローデコーダ３ｂが活性化され、スペア行選択
信号ＳＸＤが発生される場合、ノーマルエレメントディ
スエーブル信号ＮＥＤがノーマルローデコーダ３ａへ与
えられ、その行選択動作が禁止される。このため、不良
行が一旦選択状態となる期間が経過した後にビット線の
選択動作を行なう必要があり、同様に行選択動作に要す
る時間が長くなり、アクセス時間が長くなる。
【００６２】また、上述のような信号ＮＥＤを用いるこ
とによりデコーダ回路を不活性状態とする構成に代えて
図４８に示すようなノーマルデコーダの構成が用いられ
る場合もある。
【００６３】図４８は従来のノーマルコラムデコーダに
含まれる単位デコーダ回路の他の構成を示す図である。 図４８において、単位デコーダ回路は、内部列アドレス
ＣＡ，＊ＣＡをデコードするためのゲート回路Ｇ１０と
、ゲート回路Ｇ１０の出力をリンク素子ＬＥを介して受
けて列選択信号Ｙを導出するとともにビット線対ＢＬ０
，＊ＢＬ０が不良列の場合にこのビット線対を常時不選
択状態とするための機能を備える列選択信号発生回路Ｌ
Ａを含む。
【００６４】ゲート回路Ｇ１０は、与えられた複数ビッ
トからなる内部列アドレスＣＡ，＊ＣＡが予め定められ
た組合わせの場合に“Ｌ”の信号を出力する。リンク素
子ＬＥはレーザ溶断が可能であり、ゲート回路Ｇ１０が
選択する列（ビット線対ＢＬ０，＊ＢＬ０）が不良列の
場合にたとえばレーザにより溶断され、ゲート回路Ｇ１
０の出力とビット線対ＢＬ０，＊ＢＬ０とを切り離す。
【００６５】列選択信号発生回路ＬＡは、ゲート回路Ｇ
１０の出力を反転するインバータを構成するＰチャネル
ＭＯＳトランジスタ（絶縁ゲート型電界効果トランジス
タ）ＴＰ１およびＮチャネルＭＯＳトランジスタＴＮ１
と、列選択信号発生回路ＬＡの出力信号線を電源投入時
に“Ｌ”に初期設定するためのラッチ回路を構成するＰ
チャネルＭＯＳトランジスタＴＰ２およびＴＰ３を含む
。
【００６６】ＰチャネルＭＯＳトランジスタＴＰ２はそ
のゲートにインバータ（トランジスタＴＰ１およびＴＮ
１）の出力信号を受ける。ＰチャネルＭＯＳトランジス
タＴＰ３はそのゲートに、電源投入時に所定の期間“Ｌ
”となる電源投入検出信号＊ＰＯＰを受ける。トランジ
スタＴＰ２およびＴＰ３は互いに並列に接続され、それ
らの一方導通端子は共通に電源Ｖｃｃに接続され、それ
らの他方導通端子は共通にトランジスタＴＰ１およびＴ
Ｎ１のゲートに接続される。次に、この図４８に示すデ
コーダ回路の動作について説明する。
【００６７】ビット線対ＢＬ０，＊ＢＬ０が正常列であ
る場合、リンク素子ＬＥは導通状態にある。電源投入時
においては、所定の期間信号＊ＰＯＰが“Ｌ”となる。 これに応答して、トランジスタＴＰ３がオン状態となり
、電源電位ＶｃｃがトランジスタＴＰ１およびＴＮ１の
ゲートへ与えられる。トランジスタＴＮ１が伝達された
電源電位Ｖｃｃに応答してオン状態となり、列選択信号
Ｙは接地電位の“Ｌ”に設定される。信号＊ＰＯＰが所
定期間経過後“Ｈ”に立上がったとしても、列選択信号
Ｙが“Ｌ”にあるため、トランジスタＴＰ２がオン状態
となり、トランジスタＴＮ１をオン状態、トランジスタ
ＴＰ１をオフ状態に維持している。
【００６８】ゲート回路Ｇ１０が内部列アドレスＣＡ，
＊ＣＡにより選択された場合、ゲート回路Ｇ１０は“Ｌ
”の信号を出力する。このとき、トランジスタＴＰ１が
オン状態、トランジスタＴＮ１がオフ状態となり、列選
択信号Ｙが“Ｈ”に立上がり、ビット線対ＢＬ０，＊Ｂ
Ｌ０がトランジスタＴｒ０，Ｔｒ０′を介して内部デー
タ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０に接続される。これに
より正常な列の選択が行なわれる。ここで、トランジス
タＴＰ２の電流駆動能力は、ゲート回路Ｇ１０の駆動能
力より小さいため、ゲート回路Ｇ１０の出力に応じたト
ランジスタＴＰ１およびＴＮ１のオン／オフ動作がトラ
ンジスタＴＰ２のオン状態にかかわらず実行される。列
選択信号Ｙが“Ｈ”に立上がった場合、トランジスタＴ
Ｐ２はオフ状態となるため、高速で列選択信号Ｙは“Ｈ
”に立上げられる。
【００６９】ゲート回路Ｇ１０を含むデコーダ回路が接
続されるビット線対ＢＬ０，＊ＢＬ０が不良列の場合リ
ンク素子ＬＡはレーザ等を用いて溶断される。これによ
り、ゲート回路Ｇ１０とビット線対ＢＬ０，＊ＢＬ０と
の切り離しが行なわれる。
【００７０】電源投入時においてトランジスタＴＰ３に
よりトランジスタＴＮ１がオン状態となり、列選択信号
Ｙを“Ｌ”に立下げる。この“Ｌ”の列選択信号Ｙに応
答してトランジスタＴＰ２がオン状態となり、列選択信
号Ｙを常時“Ｌ”に設定する。これにより、不良列の選
択が禁止される。
【００７１】上述のようなリンク素子を用いたデコーダ
回路の構成の場合、各デコーダ回路に対しリンク素子Ｌ
Ｅを設ける必要がある。半導体記憶装置の容量が大きく
なると、限られた面積内に数多くのメモリセルを配置す
る必要があり、ビット線ピッチが小さくなる。このビッ
ト線ピッチに合わせてデコーダ回路を形成する必要があ
り、かつリンク素子もこの小さなビット線ピッチに合わ
せて設ける必要がある。
【００７２】リンク素子がレーザ溶断が行なわれる。そ
のレーザ溶断時に溶断された部分が隣接信号線へ及ぼす
悪影響（溶断破片の飛散による信号線の短絡等）を防止
するために、リンク素子が必要とするピッチはビット線
ピッチよりも大きくされる。したがって、半導体記憶装
置の大容量化に伴ってビット線ピッチが小さくなると各
ビット線対に対してリンク素子を設けるのが困難になる
という問題が生じる。
【００７３】図４５に示すメモリセルアレイ構成に代え
て、大容量半導体記憶装置においてはメモリセルアレイ
を複数のブロックに分割し、各ブロックごとに行および
列の選択動作を行なう構成が用いられる。
【００７４】図４９はさらに他の従来の半導体記憶装置
の全体の構成を概略的に示す図である。図４９において
、半導体記憶装置は４つのブロックに分割されたメモリ
セルアレイブロック１ａ，１ｂ，１ｃおよび１ｄを含む
。メモリセルアレイブロック１ａ〜１ｄの各々は、行列
状に配置された複数のメモリセルを備える。
【００７５】メモリセルアレイブロック１ａ〜１ｄの各
々に対応して、ノーマルローデコーダ３０ａ〜３０ｄお
よびスペアローデコーダ３１ａ〜３１ｄ、冗長ローメモ
リセルアレイ１０ａ〜１０ｄおよび（センスアンプ＋Ｉ
／Ｏ）ブロック６ａ〜６ｄが設けられる。ノーマルロー
デコーダ３０ａ〜３０ｄおよびスペアローデコーダ３１
ａ〜３１ｄの各々へローアドレスバッファ２からの内部
行アドレスが並列に与えられる。各メモリセルアレイブ
ロック１ａ〜１ｄにおいて１行が選択される。
【００７６】メモリセルアレイブロック１ａ〜１ｄの各
々には、不良列を救済するための冗長コラムメモリセル
アレイ１１ａ〜１１ｄが設けられる。
【００７７】メモリセルアレイブロック１ａ〜１ｄ各々
から列を選択するために、外部列アドレスを受けて内部
列アドレスを発生するコラムアドレスバッファ４、内部
列アドレスをデコードするためのノーマルコラムデコー
ダ５ａおよびスペアコラムデコーダ５ｂが設けられる。 ノーマルコラムデコーダ５ａはメモリセルアレイブロッ
ク１ａ〜１ｄに対し共通に設けられ、スペアコラムデコ
ーダ５ｂも冗長コラム１１ａ〜１１ｄの各々に共通に設
けられる。
【００７８】メモリセルアレイブロック１ａおよび１ｂ
とデータの入出力を選択的に行なうために入出力回路７
ａが設けられ、メモリセルアレイブロック１ｃおよび１
ｄとデータの入出力を選択的に行なうために入出力回路
７ｂが設けられる。入出力回路７ａおよび７ｂとデータ
入出力を選択的に行なうために入出力回路７ｃが設けら
れる。
【００７９】入出力回路７ａ，７ｂおよび７ｃにおける
入出力列の選択は、入出力回路７ｃにおいて、たとえば
最上位行アドレスビットと最上位列アドレスビットとを
ブロックアドレスとし、このブロックアドレスをデコー
ドしてブロックを選択することにより行なわれる。
【００８０】このような半導体記憶装置においては、メ
モリセルアレイブロック１ａ〜１ｄ各々に対して冗長ロ
ーメモリセルアレイ１０ａ〜１０ｄが設けられており、
かつこれらに対応してスペアローデコーダ３１ａ〜３１
ｄが設けられる。したがって、メモリセルアレイブロッ
ク１ａ〜１ｄ各々において各ブロック独立に不良行の救
済を実行することができる。
【００８１】冗長コラムメモリセルアレイ１１ａ〜１１
ｄはそれぞれメモリセルアレイブロック１ａ〜１ｄに対
応して設けられているものの、スペアコラムデコーダ５
ｂは冗長コラムメモリセルアレイ１１ａ〜１１ｄに共通
に設けられている。したがって、不良列の救済は各ブロ
ック共通に行なわれることになる。すなわち、各ブロッ
クにおいてそのブロックに不良列が存在するか否かにか
かわらず冗長列との置換が行なわれることになる。した
がって、たとえばメモリセルアレイブロック１ａにおけ
る不良列を救済するために冗長コラムメモリセルアレイ
１１ａにおける冗長列を利用した場合、冗長コラムメモ
リセルアレイ１１ｂ〜１１ｄの各々においても対応の冗
長列が使用されることとなり、各ブロックがそれぞれ独
立に冗長列を利用することができず、不良列の救済を有
効に行なうことができないという問題が生じる。
【００８２】第１の発明の目的は、多ビット入力信号が
指定する次段回路の組合わせの自由度の大きい半導体回
路装置を提供することである。
【００８３】第２の発明の目的は、外部アドレスに従っ
て同時に選択される複数の行または列の組合わせを自由
に設定することのできる半導体回路装置を提供すること
である。
【００８４】第３の発明の目的は、効率的に任意の組合
わせの次段回路を選択するための半導体回路装置を提供
することである。
【００８５】第４の発明の目的は、不良の次段回路を容
易に救済することできる半導体回路装置を提供すること
である。
【００８６】第５および第６の発明の目的は、不良行ま
たは不良列救済用のリンク素子を設ける必要のない不良
ビット救済機能を備えた半導体回路装置を提供すること
である。
【００８７】第５および第６の発明の他の目的は、不良
ビット救済をアクセス速度の遅延をもたらすことなく効
率的に行なうことのできる半導体回路装置を提供するこ
とである。
【００８８】第５および第６の発明のさらに他の目的は
、冗長メモリセルを有効に利用することのできる、不良
ビット救済機能を備える半導体回路装置を提供すること
である。
【００８９】
【課題を解決するための手段】第１の発明に従う半導体
回路装置は、多ビット入力信号をデコードするデコーダ
手段と、このデコーダ手段からの出力信号に応答して複
数の次段回路を同時に選択する活性化手段を含む。この
デコーダ手段は、複数のデコーダ回路を含み、各デコー
ダ回路に対して多ビット入力信号の組合わせが予め定め
られる。各デコーダ回路は対応の組合わせの多ビット入
力信号が与えられたときに選択状態となり活性化信号を
発生する。
【００９０】活性化手段は選択されたデコーダ回路に対
して予め定められた組合わせの複数の次段回路を同時に
選択状態とする手段を含む。この手段は、異なるデコー
ダ回路からの活性化信号に応答して同一の次段回路を重
複して選択状態とする。
【００９１】第２の発明の半導体回路装置は、行および
列からなるマトリクス状に配列された複数のメモリセル
を有するメモリセルアレイと、外部から与えられる列ア
ドレスに応答してこのメモリセルアレイから複数の列を
同時に選択する列選択手段を含む。この列選択手段は異
なる外部列アドレスに応答して同一の列を重複して選択
する手段を含む。
【００９２】第３の発明の半導体回路装置は、所定の関
係に従って順次配置される複数の次段回路と、外部から
与えられる複数ビットのアドレス信号をプリデコードし
、グループ番号特定信号と要素番号特定信号とを発生す
るプリデコード手段を含む。グループ番号特定信号と要
素番号特定信号とはそれぞれ複数ビットからなり、グル
ープ番号特定信号の活性状態のビットの数と要素番号特
定信号の活性状態のビットの数との和は、常に同一であ
る。
【００９３】この半導体回路装置は、さらにプリデコー
ド手段からのグループ番号特定信号と要素番号特定信号
とに応答して所定の関係において互いに隣接する複数の
次段回路を選択するセレクト信号を発生するデコード手
段を備える。
【００９４】第４の発明の半導体回路装置は、各々が所
定の機能を行なう機能回路が少なくとも実質的に列状に
配置された機能ブロックと、外部から与えられる複数ビ
ットからなるアドレスに応答して機能ブロックから複数
の列を選択する第１の選択手段を含む。この第１の選択
手段は異なる外部アドレスに応答して同一の列を重複し
て選択する手段を含む。
【００９５】この半導体回路装置はさらに機能ブロック
において不良の機能回路を含む列を示す不良アドレスを
記憶する記憶手段と、この記憶手段に記憶された不良ア
ドレスと外部アドレスとの大きさを比較し、その大小関
係に応じた信号を出力する比較回路と、外部アドレスの
少なくとも一部に応答して第１の選択手段により選択さ
れた複数の列からさらに少なくとも１本の列を選択する
第２の選択手段と、比較回路の出力信号に応答して第２
の選択手段の選択態様を切換える切換手段を含む。この
切換手段は第２の選択手段が常に不良機能回路を含む列
を選択しないように第２の選択手段の選択態様を設定す
る。
【００９６】第５の発明における半導体回路装置は、こ
の第４の発明に従う半導体回路装置における機能回路と
してそれぞれに１列のメモリセルが接続されているビッ
ト線対を含む。
【００９７】第６の発明の半導体回路装置は、各々がデ
ータを記憶するメモリセルが行および列からなるマトリ
クス状に配列された複数のメモリセルからなる第１のメ
モリセルブロックと、各々がデータを記憶するメモリセ
ルが行および列からなるマトリクス状に配列された複数
のメモリセルからなる第２のメモリセルブロックと、外
部から与えられる行アドレスに応答して第１および第２
のメモリセルブロックからそれぞれ１本の行を選択する
第１の行選択手段を含む。この第１の行選択手段は異な
る外部行アドレスに対して同一の行を重複して選択する
手段を含む。この半導体回路装置はさらに、第１および
第２のメモリセルブロックにおける不良ビットを含む不
良行のアドレスを記憶する記憶手段と、外部行アドレス
と記憶手段に記憶された不良アドレスとの大きさを比較
し、該比較結果に応じた信号を出力する比較手段と、外
部列アドレスに応答して第１および第２のメモリセルブ
ロックから対応の列を選択する第１の列選択手段と、外
部行アドレスの少なくとも一部に応答して第１および第
２のメモリセルブロックから選択された列のうち一方の
メモリセルブロックの列を選択する第２の列選択手段と
、比較手段からの出力信号に応答して第２の列選択手段
の選択態様を設定する制御手段を含む。この制御手段は
不良行のメモリセルが常時非選択状態となるように第２
の列選択手段の選択態様を設定する。
【００９８】
【作用】第１の発明においては、異なる外部アドレスに
応じて同一の行または列が重複して選択される。この外
部アドレスに応じて同時に選択される行または列すなわ
ち次段回路の組合わせを自由に変更することができる。
【００９９】第２の発明においては、外部アドレスは同
時に複数の列を選択する。この１つの列は複数の互いに
異なる外部列アドレスで指定可能である。したがってメ
モリセルアレイにおいて任意の組合わせの列を同時に選
択することができる。
【０１００】第３の発明においては、グループ番号特定
信号と要素番号特定信号とを外部アドレスをプリデコー
ドして発生する。このグループ番号特定信号と要素番号
特定信号とが特定する次段回路は所定の関係において互
いに隣接するものが同時に選択されるように、このそれ
ぞれの活性ビットの数の和は常に同一である。このプリ
デコードにより得られたグループ番号特定信号と要素番
号特定信号とに従って、所定の関係において隣接する複
数の次段回路が同時に選択される。これにより、従来の
半導体回路装置において用いられているプリデコード方
式と同様の占有面積で効率的に任意の組合わせの次段回
路を選択することのできる半導体回路装置を得ることが
できる。
【０１０１】第４の発明においては、第１の選択手段に
より複数の列が外部列アドレスに従って同時に選択され
、第２の選択手段によりさらにこの選択された複数の列
から外部アドレスの少なくとも一部に従って少なくとも
１本の列が選択される。
【０１０２】比較手段は不良列アドレスと外部アドレス
との大小を比較する。第２の列選択手段の列選択態様は
この比較手段における比較結果に応じて変更される。こ
れにより不良列すなわち不良の次段回路が第１の選択手
段により選択された場合においても、第２の選択手段に
よりその不良列の選択が禁止され、常に正常な機能回路
のみが選択される。
【０１０３】第５の発明においては、第１の列選択手段
により複数の列が外部から与えられる列アドレスに従っ
て同時に選択される。この第１の列選択手段により同時
に選択される列は不良ビットを含む不良列も含まれる。 第２の列選択手段はこの第１の列選択手段により選択さ
れた複数の列からさらに外部列アドレスの少なくとも一
部に従って少なくとも１本の列を選択する。
【０１０４】比較手段は、不良列アドレスと外部列アド
レスとの大小を比較する。第２の列選択手段の列選択態
様はこの比較手段における比較結果に応じて変更される
。これにより、不良列が第１の列選択手段により選択さ
れても、第２の列選択手段によりその不良列の選択が禁
止され、常に不良ビットを含まない正常列のみが選択さ
れる。
【０１０５】第６の発明においては、行選択手段は第１
および第２のメモリセルブロックから各々１本の行を選
択する。第１の列選択手段はこの第１および第２のメモ
リセルブロックから外部列アドレスに従って列を選択す
る。比較手段は不良行アドレスと外部行アドレスとの大
小関係に応じた信号を出力する。第２の列選択手段の列
選択態様はこの比較手段の出力に応じて変更される。こ
れにより、不良行に接去れるメモリセルの選択が禁止さ
れる。このとき、第１および第２のメモリセルブロック
においては、異なる行アドレスに従って同一の行を重複
して選択することができる。したがって、この第２の列
選択手段における選択態様を調整することにより、不良
行を除いてすべての正常行を選択することができる。
【０１０６】
【発明の実施例】図１は、この発明を半導体記憶装置に
適用した場合の半導体記憶装置の全体の構成を概略的に
示す図である。この図１に示す半導体記憶装置は、メモ
リセルが行および列からなるマトリクス状に配置される
構成であればどのような型式の半導体記憶装置であって
もよい。
【０１０７】図１において、半導体記憶装置は、ローア
ドレスバッファ２、ローデコーダ３、コラムアドレスバ
ッファ４、（センスアンプ＋Ｉ／Ｏ）ブロック６および
入出力回路７に加えて、第１のコラムデコーダ１５およ
び第２のコラムデコーダ１６を含む。
【０１０８】第１のコラムデコーダ１５は、コラムアド
レスバッファ４からの内部列アドレスＣＡ（および＊Ｃ
Ａ）を受け、メモリセルアレイ１における列を選択する
ための第１の列選択信号を発生する。
【０１０９】第２のコラムデコーダ１６は、第１のコラ
ムデコーダ１５からの第１の列選択信号に応答して、メ
モリセルアレイ１から対応の複数の列を同時に選択する
。第２のコラムデコーダ１６は、第１のコラムデコーダ
１５からの異なる第１の列選択信号に応答して同一の列
をメモリセルアレイ１から選択する機能を備える。この
第２のコラムデコーダ１６の機能により、メモリセルア
レイ１から任意の組合わせの列を外部列アドレス（コラ
ムアドレス）に従って選択することができる。
【０１１０】図２は、図１に示す第１のコラムデコーダ
、第２のコラムデコーダおよび（センスアンプ＋Ｉ／Ｏ
）ブロックの構成をより具体的に示す図である。図２に
おいてはセンスアンプ部分は省略されている。図２にお
いて、第１のコラムデコーダ１５は、各々が予め定めら
れた組合わせのビットからなる内部列アドレス信号を受
けるデコーダ回路１９−０〜１９−ｎを備える。デコー
ダ回路１９−０〜１９−ｎはそれぞれＮＡＮＤ回路によ
り構成され、それぞれは予め定められた組合わせの内部
列アドレス信号が与えられたときに選択状態となり、“
Ｌ”の信号を出力する。
【０１１１】第２のコラムデコーダ１６は、ビット線対
ＢＬ０，＊ＢＬ０〜ＢＬｎ＋１，＊ＢＬｎ＋１各々に対
応して設けられるＮＡＮＤ回路２０−０〜２０−ｎ＋１
を含む。ＮＡＮＤ回路２０−０はその一方入力に電源電
圧Ｖｃｃを受け、その他方入力にデコーダ回路１９−０
の出力を受ける。ＮＡＮＤ回路２０−ｎ＋１はその一方
入力にデコーダ回路１９−ｎの出力を受け、その他方入
力に電源電圧Ｖｃｃを受ける。
【０１１２】残りのＮＡＮＤ回路２０−１〜２０−ｎは
、それぞれ、隣接する２つのデコーダ回路の出力を受け
る。すなわち、ＮＡＮＤ回路２０−ｉ（ｉ＝１〜ｎ）は
、デコーダ回路１９−ｉ−１および１９−ｉの出力を受
ける。第２のコラムデコーダ１６に含まれるＮＡＮＤ回
路２０−０〜２０−ｎ＋１はそれぞれ対応のビット線対
を選択して内部データ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０、
Ｉ／Ｏ１，＊Ｉ／Ｏ１へ接続する。偶数番号の付された
ビット線対（たとえばＢＬ０，＊ＢＬ０、ＢＬ２，＊Ｂ
Ｌ２）は内部データ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０に接
続される。奇数番号の付されたビット線対（たとえばビ
ット線対ＢＬ１，＊ＢＬ１、ＢＬ３，＊ＢＬ３）は内部
データ伝達線対Ｉ／Ｏ１，＊Ｉ／Ｏ１へ接続される。
【０１１３】上述の構成において、ＮＡＮＤ回路２０−
１〜２０−ｎの各々は、対応のデコーダ回路のいずれか
一方が選択状態となったときに第２の列選択信号を発生
する。たとえば、ＮＡＮＤ回路２０−１は、デコーダ回
路１９−０またはデコーダ回路１９−１が選択状態とな
ったときにビット線対ＢＬ１，＊ＢＬ１を選択状態とす
る第２の列選択信号を発生する。
【０１１４】ＮＡＮＤ回路２０−０および２０−ｎ＋１
はそれぞれデコーダ回路１９−０および１９−ｎが選択
状態となったときのみビット線対ＢＬ０，＊ＢＬ０およ
びＢＬｎ＋１，＊ＢＬｎ＋１を選択状態にする第２の列
選択信号を発生する。
【０１１５】第２のコラムデコーダ１６において、両端
のＮＡＮＤ回路２０−０および２０−ｎ＋１を除くＮＡ
ＮＤ回路２０−１〜２０−ｎはそれぞれ２つのデコーダ
回路により選択可能である。したがって、外部列アドレ
スにより任意の組合わせの隣接する２列のデータをアク
セスすることができる。次に、この図２に示す列選択系
の動作について説明する。
【０１１６】デコーダ回路１９−０が外部列アドレスに
より選択された場合を考える。このとき、デコーダ回路
１９−０の出力のみが“Ｌ”となり、残りのデコーダ回
路１９−１〜１９−ｎの出力は“Ｈ”である。この場合
、ＮＡＮＤ回路２０−０および２０−１が選択状態とな
り、“Ｈ”の第２の列選択信号がＩ／Ｏゲートトランジ
スタＴｒ・１〜Ｔｒ・４のそれぞれのゲートへ与えられ
る。ビット線対ＢＬ０，＊ＢＬ０は内部データ伝達線対
Ｉ／Ｏ０，＊Ｉ／Ｏ０に接続され、ビット線対ＢＬ１，
＊ＢＬ１は内部データ伝達線対Ｉ／Ｏ１，＊Ｉ／Ｏ１に
接続される。
【０１１７】行選択動作は従来と同様に行なわれており
、選択された行と選択されたビット線対ＢＬ０，＊ＢＬ
０およびＢＬ１，＊ＢＬ１の交点に位置する２ビットの
メモリセルが選択され、入出力回路７に接続される。
【０１１８】列アドレスに従ってデコーダ回路１９−１
が選択された場合を考える。このとき、デコーダ回路１
９−１の出力のみが“Ｌ”となる。したがって、ＮＡＮ
Ｄ回路２０−１および２０−２の出力が“Ｈ”に立上が
り、ビット線対ＢＬ１，＊ＢＬ１およびビット線対ＢＬ
２，＊ＢＬ２がそれぞれ内部データ伝達線対Ｉ／Ｏ１，
＊Ｉ／Ｏ１およびＩ／Ｏ０，＊Ｉ／Ｏ０に接続される。
【０１１９】外部列アドレスに従って第２のコラムデコ
ーダ１６において同時に選択されるＮＡＮＤ回路の組合
わせを変更することができ、かつしたがって、選択され
るビット線対の組も変更することができる。したがって
、処理内容に応じて列アドレスが適当に与えられれば、
任意の隣接する２ビットのメモリセルを同時に選択する
ことができる。
【０１２０】図３は図２に示す列選択系の変更例を示す
図である。図３において、第１のコラムデコーダ１５は
さらに追加のデコーダ回路１９−ｎ＋１を含む。これに
より、第１のコラムデコーダ１５に含まれるデコーダ回
路の数とビット線対の数とが同一となる。
【０１２１】第２のコラムデコーダ１６は、図２に示す
ものと同様の構成を有しているが、ＮＡＮＤ回路２０−
０および２０−ｎ＋１がその一方入力に電源電圧Ｖｃｃ
を受ける変わりにデコーダ回路１９−ｎ＋１の出力を受
ける点で異なっている。ＮＡＮＤ回路２０−０は、した
がって、デコーダ回路１９−０またはデコーダ回路１９
−ｎ＋１が選択手段となったときにビット線対ＢＬ０，
＊ＢＬ０を選択する信号を発生する。
【０１２２】ＮＡＮＤ回路２０−ｎ＋１は、デコーダ回
路１９−ｎまたはデコーダ回路１９−ｎ＋１が選択状態
となったときにビット線対ＢＬｎ＋１，＊ＢＬｎ＋１を
選択する信号を発生する。
【０１２３】この図３に示す構成においては、ループ状
の関係において隣接する２対のビット線を選択すること
ができる。図２に示す構成においては、ビット線対ＢＬ
０，＊ＢＬ０はビット線対ＢＬ１，＊ＢＬ１との組合わ
せでのみ同時に選択されるだけである。また同様にビッ
ト線対ＢＬｎ＋１，＊ＢＬｎ＋１はビット線対ＢＬｎ，
＊ＢＬｎと同時に選択されるだけである。しかしながら
、この図３に示す構成においては、ビット線対ＢＬ０，
＊ＢＬ０はビット線対ＢＬ１，＊ＢＬ１またはビット線
対ＢＬｎ＋１，＊ＢＬｎ＋１と同時に選択することがで
きる。同様にして、ビット線対ＢＬｎ＋１，＊ＢＬｎ＋
１はビット線対ＢＬｎ，＊ＢＬｎまたはビット線対ＢＬ
０，＊ＢＬ０と同時に選択することができる。すなわち
、図３に示す構成においては、任意の隣接するまたはル
ープを介して隣接する２対のビット線を同時に選択する
ことができる。
【０１２４】図４は図２に示す列選択系のさらに他の変
更例を示す図である。図４において、第１のコラムデコ
ーダ１５は、図３に示す構成と同様に、ＮＡＮＤ型のデ
コーダ回路１９−０〜１９−ｎ＋１を含む。第２のコラ
ムデコーダ１６′は、３入力のＮＡＮＤ回路２１−０〜
２１−ｎ＋１を含む。ＮＡＮＤ回路２１−０〜２１−ｎ
＋１の各々は、隣接またはループを介して隣接する３つ
のデコーダ回路の出力を受ける。たとえばＮＡＮＤ回路
２１−０はデコーダ回路１９−０、１９−１および１９
−ｎ＋１の出力を受ける。ＮＡＮＤ回路２１−ｎ＋１は
、デコーダ回路１９−ｎ、１９−ｎ＋１および１９−０
の出力を受ける。残りのＮＡＮＤ回路２１−ｉ（ｉ＝１
〜ｎ）は、デコーダ回路１９−ｉ−１，１９−ｉおよび
１９−ｉ＋１の出力を受ける。
【０１２５】ＮＡＮＤ回路２１−０〜２１−ｎ＋１の各
々は、ビット線対ＢＬ０，＊ＢＬ０〜ＢＬｎ＋１，＊Ｂ
Ｌｎ＋１の各々に対応して設けられる。したがって、Ｎ
ＡＮＤ回路２１−ｊ（ｊ＝０〜ｎ＋１）が選択された場
合、ビット線対ＢＬｊ，＊ＢＬｊが選択される。
【０１２６】この図４に示す構成の場合、１つのデコー
ダ回路が選択された場合、３つのビット線対が同時に選
択され、選択された３対のビット線がそれぞれ３対の内
部データ伝達線Ｉ／Ｏ０，＊Ｉ／Ｏ０、Ｉ／Ｏ１，＊Ｉ
／Ｏ１、およびＩ／Ｏ２，＊Ｉ／Ｏ２へ接続される。内
部データ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０にはビット線対
ＢＬ３ｋ，＊ＢＬ３ｋが接続され、内部データ伝達線対
Ｉ／Ｏ１，＊Ｉ／Ｏ１にはビット線対ＢＬ３ｋ＋１，＊
ＢＬ３ｋ＋１が接続され、内部データ伝達線対Ｉ／Ｏ２
，＊Ｉ／Ｏ２にはビット線対ＢＬ３ｋ＋２，＊ＢＬ３ｋ
＋２がそれぞれ接される。ただし、ｋは任意の整数であ
る。
【０１２７】この図４に示す構成においては、１つのデ
コーダ回路を選択すれば同時に３対のビット線が選択さ
れ、かつ異なる外部列アドレスに応答して同一のビット
線対が重複して選択されるため、任意の隣接するまたは
ループを介して隣接する３ビットのメモリセルを同時に
選択することができる。
【０１２８】上述の構成においては、内部列アドレスＣ
Ａ（および＊ＣＡ）をＮＡＮＤ型デコーダ回路でデコー
ドし、このデコーダ回路出力により複数の列を同時に選
択している。デコーダ回路の各々には予め定められた組
合わせのビットからなる内部列アドレスＣＡ（および＊
ＣＡ）が与えられている。大容量半導体記憶装置におい
ては、デコーダ占有面積の低減およびデコード動作の高
速化のために、アドレスプリデコード方式が広く採用さ
れている。このようなアドレスプリデコード方式を用い
て、任意の組合わせの複数のビット線対を同時に選択す
ることもできる。
【０１２９】図５は、第３の発明に従う半導体回路装置
の列選択系の構成を示す図である。この図５においては
、１６列（１６対のビット線）を選択する場合のデコー
ダの構成が一例として示される。しかしながらこのデコ
ーダの構成は容易に拡張することができる。
【０１３０】第２のコラムデコーダ１６は、それぞれに
予め定められた組合わせのプリデコーデッド信号が与え
られるＡＮＤ回路ＡＮＡ０〜ＡＮＡ１５を含む。ＡＮＤ
回路ＡＮＡ０〜ＡＮＡ１５から、それぞれ列選択信号（
セレクト信号）ＳＰ０〜ＳＰ１５が発生される。プリデ
コーデッド信号Ｐ０〜Ｐ３およびＱ０〜Ｑ３は、アドレ
ス信号の隣接する複数ビットをプリデコードすることに
より発生される。このプリデコーデッド信号Ｐ０〜Ｐ３
およびＱ０〜Ｑ３を発生する第１のコラムデコーダ（プ
リデコーダ）１５の具体的構成については後に詳細に説
明する。ＡＮＤ回路ＡＮＡ０〜ＡＮＡ１５はその両入力
に与えられたプリデコーデッド信号がともに活性状態の
“Ｈ”となったときに対応のセレクト信号を活性状態の
“Ｈ”に立上げる。
【０１３１】ＡＮＤ回路ＡＮＡ０〜ＡＮＡ１５は４つの
グループに分割される。これらのグループは、４ビット
のプリデコーデッド信号Ｑ０〜Ｑ３により特定される。 プリデコーデッド信号ビットＱ０が活性状態となると、
第１のグループのＡＮＤ回路ＡＮＡ０〜ＡＮＡ３が指定
される。ビットＱ１が活性状態となると第２のグループ
のＡＮＤ回路ＡＮＡ４〜ＡＮＡ４が指定される。ビット
Ｑ２が活性状態となると、ＡＮＤ回路ＡＮＡ８〜ＡＮＡ
１１が指定される。ビットＱ３が活性状態となると、Ａ
ＮＤ回路ＡＮＡ１２〜ＡＮＡ１５が指定される。
【０１３２】ＡＮＤ回路ＡＮＡ０〜ＡＮＡ１５には、そ
れぞれのグループにおける位置を示す要素番号が付され
る。この要素番号は、番号がグループの境界線に関して
鏡映の関係となるように付される。すなわち、グループ
における要素番号は増加する順序、次いで減少する順序
で周期的に番号が付される。この要素番号の特定はプリ
デコーデッド信号Ｐ０〜Ｐ３により行なわれる。プリデ
コーデッド信号Ｐ０〜Ｐ３の各ビットは各グループから
１つずつ、合計４つのＡＮＤ回路を指定する。今仮に、
ＡＮＤ回路ＡＮＡ０〜ＡＮＡ３の要素番号を０，１，２
，３とし、ＡＮＤ回路ＡＮＡ４〜ＡＮＡ８の要素番号３
，２，１，０とする。この要素番号の変化は、ＡＮＤ回
路ＡＮＡ９〜ＡＮＡ１５においても繰り返され、ＡＮＤ
回路ＡＮＡ８〜ＡＮＡ１１は要素番号０〜３を備え、Ａ
ＮＤ回路ＡＮＡ１２〜ＡＮＡ１５は要素番号３〜０を有
する。プリデコーデッド信号ビットＰ０は要素番号０の
ＡＮＤ回路を指定する。プリデコーデッド信号ビットＰ
１は要素番号１のＡＮＤ回路を指定する。プリデコーデ
ッド信号ビットＰ２は要素番号２のＡＮＤ回路を指定す
る。プリデコーデッド信号ビットＰ３は要素番号３のＡ
ＮＤ回路を指定する。
【０１３３】プリデコーデッド信号Ｐ０〜Ｐ３およびＱ
０〜Ｑ３のうち活性状態となるビットの数は常に隣接す
る２つのＡＮＤ回路のみを選択状態とするように一定で
ある。すなわち、プリデコーデッド信号Ｐ０〜Ｐ３のう
ちの隣接する２ビットが同時に活性状態となった場合、
プリデコーデッド信号Ｑ０〜Ｑ３のうちの１ビットのみ
が活性状態となる。プリデコーデッド信号Ｐ０〜Ｐ３の
うちの１ビットのみが活性状態となったとき、プリデコ
ーデッド信号Ｑ０〜Ｑ３のうちの隣接する２ビットが活
性状態となる。たとえば、プリデコーデッド信号ビット
Ｑ０が活性状態の“Ｈ”となりかつプリデコーデッド信
号ビットＰ０およびＰ１が活性状態の“Ｈ”となると、
グループ番号０の要素番号０および１のＡＮＤ回路ＡＮ
Ａ０およびＡＮＡ１が選択され、選択信号ＳＰ０および
ＳＰ１が活性状態の“Ｈ”となる。これにより、隣接す
る２列が同時に選択れさる。したがって、グループ番号
特定用のプリデコーデッド信号ビットＱ０〜Ｑ３と要素
番号特定用のプリデコーデッド信号ビットＰ０〜Ｐ３を
適当に選択的に活性状態とすれば任意の組合わせの２つ
の互いに隣接するＡＮＤ回路を同時に選択状態にするこ
とができ、任意の組合わせの隣接する２対のビット線を
選択することができる。図６にこのプリデコーデッド信
号ビットＰ０〜Ｐ３およびＱ０〜Ｑ３の活性状態とその
ときに発生されるセレクト信号ＳＰ０〜ＳＰ１５との対
応関係を一覧にして示す。
【０１３４】図６から明らかなように、プリデコーデッ
ド信号Ｐ０〜Ｐ３およびＱ０〜Ｑ３のうち活性状態とさ
れるビット数はいずれの場合においても３であり、かつ
一方のビットグループにおいて隣接ビットが活性状態と
される。この活性状態のビットの組合わせにより、任意
の組合わせの互いに隣接する列選択用のセレクト信号が
対応のＡＮＤ回路から発生される。このようなプリデコ
ーデッド信号を用いて列選択用のセレクト信号を発生す
る構成の場合、プリデコーデッド信号Ｐ０〜Ｐ３および
Ｑ０〜Ｑ３の発生方法およびこのプリデコーデッド信号
と各ＡＮＤ回路との接続順序が異なる点を除けば、従来
のプリデコード方式を用いたデコーダと回路規模および
レイアウトの面積に関しては実質的に同一である。した
がって、極めて簡単な回路構成でもってデコーダの占有
面積を増大させることなく任意の組合わせの隣接する２
列を選択することが可能となる。
【０１３５】図７は複数のビットＰ０〜Ｐ３およびＱ０
〜Ｑ３からなるプリデコーデッド信号を発生するための
第１のコラムデコーダ１５（プリデコーダと以下称す）
の具体的回路構成の一例を示す図である。図７において
は、プリデコーダ１５は、１６列を指定するために、４
ビットの列アドレスＡ０〜Ａ３（その相補内部アドレス
＊Ａ０〜＊Ａ３を加えると合計８ビット）を受ける。こ
のアドレスビットＡ０〜Ａ３は互いに隣接するアドレス
ビットである。
【０１３６】図７において、第１のコラムデコーダ１５
（プリデコーダ）は、アドレス信号Ａ０，＊Ａ０、およ
びＡ１，＊Ａ１から４ビットの第１のプリデコーデッド
信号ＦＰ０〜ＦＰ３を発生するＡＮＤ回路ＡＧ０〜ＡＧ
３と、アドレス信号ビットＡ２，＊Ａ２およびＡ３，＊
Ａ３から４ビットの第１のプリデコーデッド信号ＦＱ０
〜ＦＱ３を発生するＡＮＤ回路ＡＧ４〜ＡＧ７を含む。 この第１のプリデコーデッド信号ＦＰ０〜ＦＰ３および
ＦＱ０〜ＦＱ３は従来の半導体記憶装置において用いら
れるプリデコーダにおけるプリデコード信号に対応する
。ＡＮＤ回路ＡＧ０はビット＊Ａ１および＊Ａ０を受け
る。ＡＮＤ回路ＡＧ１はアドレスビット＊Ａ１およびＡ
０を受ける。ＡＮＤ回路ＡＧ２はアドレスビットＡ１お
よび＊Ａ０を受ける。ＡＮＤ回路ＡＧ３はアドレスビッ
トＡ０およびＡ１を受ける。ＡＮＤ回路ＡＧ４はアドレ
スビット＊Ａ２および＊Ａ３を受ける。ＡＮＤ回路ＡＧ
５はアドレスビット＊Ａ２およびＡ３を受ける。ＡＮＤ
回路ＡＧ６はアドレスビットＡ２および＊Ａ３を受ける
。ＡＮＤ回路ＡＧ７はアドレスビットＡ２およびＡ３を
受ける。
【０１３７】この第１のプリデコーデッド信号ＦＰ０〜
ＦＰ３およびＦＱ０〜ＦＱ３からこの発明の特徴的なプ
リデコーデッド信号Ｐ０〜Ｐ３およびＱ０〜Ｑ３が発生
される。
【０１３８】第１のプリデコーデッド信号ビットＦＰ０
はインバータ回路Ｉ０とＮＡＮＤ回路ＮＧ３へ与えられ
、かつＮＡＮＤ回路ＮＧ１４へ与えられる。第１のプリ
デコーデッド信号ビットＦＰ１は、ＮＡＮＤ回路ＮＧ０
、インバータ回路Ｉ１およびＮＡＮＤ回路ＮＧ４へ与え
られる。ビットＦＰ２はインバータ回路Ｉ２、ＮＡＮＤ
回路ＮＧ１、およびＮＡＮＤ回路ＮＧ５へ与えられる。 ビットＦＰ３はインバータ回路Ｉ３、ＮＡＮＤ回路ＮＧ
２へ与えられ、かつＮＡＮＤ回路ＮＧ１３およびＮＧ１
５へも与えられる。
【０１３９】ビットＦＱ０はインバータ回路Ｉ４へ与え
られかつＮＡＮＤ回路ＮＧ１３へ与えられる。ビットＦ
Ｑ１はインバータ回路Ｉ５、ＮＡＮＤ回路ＮＧ１０およ
びＮＡＮＤ回路ＮＧ１４へ与えられる。ビットＦＱ２は
インバータ回路Ｉ６、ＮＡＮＤ回路ＮＧ１１およびＮＧ
１５へ与えられる。ビットＦＱ３はインバータ回路Ｉ７
およびＮＡＮＤ回路ＮＧ１２へ与えられる。ＮＡＮＤ回
路ＮＧ１０、ＮＧ１１およびＮＧ１２へはまた接地電位
ＧＮＤが与えられる。
【０１４０】ＮＡＮＤ回路ＮＧ３，ＮＧ４およびＮＧ５
へはそれぞれ共通にアドレスビット＊Ａ２がまた与えら
れる。ＮＡＮＤ回路ＮＧ０，ＮＧ１およびＮＧ２へはま
たアドレスビットＡ２が与えられる。
【０１４１】ビットＰ０を発生するＮＡＮＤ回路ＮＧ６
は、インバータ回路Ｉ０の出力とＮＡＮＤ回路ＮＧ０の
出力を受ける。ビットＰ１を発生するＮＡＮＤ回路ＮＧ
７は、ＮＡＮＤ回路ＮＧ３の出力と、ＮＡＮＤ回路ＮＧ
１の出力とインバータ回路Ｉ１の出力を受ける。ビット
Ｐ２を発生するＮＡＮＤ回路ＮＧ８は、インバータ回路
Ｉ２の出力と、ＮＡＮＤ回路ＮＧ４の出力と、ＮＡＮＤ
回路ＮＧ２の出力を受ける。ビットＰ３を発生するＮＡ
ＮＤ回路ＮＧ９は、ＮＡＮＤ回路ＮＧ５の出力とインバ
ータ回路Ｉ３の出力を受ける。
【０１４２】ビットＱ０を発生するＮＡＮＤ回路ＮＧ１
６は、インバータ回路Ｉ４の出力とＮＡＮＤ回路ＮＧ１
０の出力を受ける。ビットＱ１を発生するＮＡＮＤ回路
ＮＧ１７は、ＮＡＮＤ回路ＮＧ１３の出力と、ＮＡＮＤ
回路ＮＧ１１の出力と、インバータ回路Ｉ５の出力を受
ける。ビットＱ２を発生するＮＡＮＤ回路ＮＧ１８は、
インバータ回路Ｉ６の出力と、ＮＡＮＤ回路ＮＧ１４の
出力と、ＮＡＮＤ回路ＮＧ１２の出力を受ける。ビット
Ｑ３を発生するＮＡＮＤ回路ＮＧ１９はＮＡＮＤ回路Ｎ
Ｇ１５の出力と、インバータ回路Ｉ７の出力を受ける。
【０１４３】この図７に示すプリデコーダの構成におい
ては、隣接する複数ビットのアドレス信号をデコードし
て、要素番号特定用のプリデコーデッド信号Ｐ０〜Ｐ３
とグループ番号特定用のプリデコーデッド信号Ｑ０〜Ｑ
３のグループのいずれか一方において連続して隣接する
複数ビットを活性状態とすることにより、同時に複数列
（２列）を順次選択可能としている。次にこの図７に示
すプリデコーダの動作について説明する。
【０１４４】ＡＮＤ回路ＡＧ０〜ＡＧ７の各々は、両入
力がともに活性状態の“Ｈ”のとき、活性状態の信号を
発生する。４ビットのアドレス信号Ａ０〜Ａ３およびそ
の相補信号である４ビット相補アドレス信号＊Ａ０〜＊
Ａ３が与えられたとき、ＡＮＤ回路ＡＧ０〜ＡＧ７によ
って第１のプリデコーデッド信号ＦＰ０〜ＦＰ３および
ＦＱ０〜ＦＱ３が出力される。このＡＤＮ回路ＡＧ０〜
ＡＧ７におけるデコード動作は従来から用いられている
プリデコーダの動作と同様である。すなわち、第１のプ
リデコーデッド信号ＦＱ０〜ＦＱ３が１つのグループを
選択し、また別の第１のプリデコーデッド信号ＦＰ０〜
ＦＰ３が１つの要素を指定する。この第１のプリデコー
デッド信号ビットＦＰ０〜ＦＰ３およびＦＱ０〜ＦＱ３
と入力されたアドレス信号のビットＡ０〜Ａ３および＊
Ａ０〜Ａ３との対応関係を一覧にして図８に示す。図８
において、“Ｌ”は不活性状態の、すなわち“Ｌ”レベ
ルの出力状態を示し、“Ｈ”は活性状態の、すなわち“
Ｈ”レベルを示している。この図８から見られるように
入力アドレス信号ビットＡ０〜Ａ３および＊Ａ３〜＊Ａ
３の組合わせに従って、ＡＮＤ回路ＡＧ０〜ＡＧ３のう
ちの１つのＡＮＤ回路と、ＡＮＤ回路ＡＧ４〜ＡＧ７の
うちの１つのＡＮＤ回路が選択される。この結果、ビッ
トＦＰ０〜ＦＰ３のうちの１つが活性状態となり、ビッ
トＦＱ０〜ＦＱ３のうちの１つが活性状態となる。
【０１４５】ＡＮＤ回路ＡＧ０〜ＡＧ７から発生された
第１のプリデコーデッド信号ビットＦＰ０〜ＦＰ３およ
びＦＱ０〜ＦＱ３はインバータ回路Ｉ０〜Ｉ７およびＮ
ＡＮＤ回路ＮＧ０〜ＮＧ１５へ与えられる。インバータ
回路は与えられた信号を反転する。ＮＡＮＤ回路は両入
力がともに“Ｈ”のときのみ“Ｌ”の信号を出力する。
【０１４６】インバータ回路Ｉ０〜Ｉ７およびＮＡＮＤ
回路ＮＧ０〜ＮＧ５およびＮＧ１０〜ＮＧ１５の出力は
、最終段のＮＡＮＤ回路ＮＧ６〜ＮＧ９およびＮＧ１６
〜ＮＧ１９へ与えられる。この最終段のＮＡＮＤ回路Ｎ
Ｇ６〜ＮＧ９およびＮＧ１６〜ＮＧ１９からプリデコー
デッド信号ビットＰ０〜Ｐ３およびＱ０〜Ｑ３が発生さ
れる。今、第１のプリデコーデッド信号のビットＦＱ０
およびＦＰ０が活性状態の“Ｈ”の場合の動作について
以下に説明する。
【０１４７】このときビットＦＰ０、ＦＱ０および＊Ａ
２が活性状態の“Ｈ”にあり、残りの第１のプリデコー
デッド信号ビットＦＰ１〜ＦＰ３およびＦＱ１〜ＦＱ３
およびアドレスビットＡ２は“Ｌ”である。インバータ
回路Ｉ０〜Ｉ７のうち、インバータ回路Ｉ０およびＩ７
のみが“Ｌ”の信号を出力し、残りのインバータ回路は
“Ｈ”の信号を出力する。
【０１４８】ＮＡＮＤ回路ＮＧ０〜ＮＧ３に関しては、
アドレスビットＡ２が“Ｌ”であるため、すべて“Ｈ”
の信号を出力する。ＮＡＮＤ回路ＮＧ１０〜ＮＧ１２は
、その一方入力に“Ｌ”の接地電位ＧＮＤが与えられて
いるため、すべて“Ｈ”の信号を出力する。
【０１４９】ＮＡＮＤ回路ＮＧ３〜ＮＧ５では、アドレ
スビット＊Ａ２が“Ｈ”にありかつビットＦＰ０が“Ｈ
”にあるため、ＮＡＮＤ回路ＮＧ３のみが“Ｌ”の信号
を出力する。ＮＡＮＤ回路ＮＧ１３〜ＮＧ１５は、ビッ
トＦＰ３が“Ｌ”にありかつビットＦＱ１が“Ｌ”にあ
るため、すべて“Ｈ”の信号を出力する。
【０１５０】最終段のＮＡＮＤ回路ＮＧ６〜ＮＧ９およ
びＮＧ１６〜ＮＧ１９においては、ＮＡＮＤ回路ＮＧ６
、ＮＧ７、およびＮＧ１６のみが“Ｈ”の信号を出力し
、残りのものはすべて“Ｌ”の信号を出力する。このと
き、プリデコーデッド信号ビットＰ０〜Ｐ３およびＱ０
〜Ｑ３においては、ビットＰ０、Ｐ１およびＱ０のみが
“Ｈ”の活性状態となる。
【０１５１】同様の考察によって、図７に示すプリデコ
ーダの回路構成において、図９に示すような第１のプリ
デコーデッド信号ビットＦＰ０〜ＦＰ３およびＦＱ０〜
ＦＱ３とプリデコーデッド信号ビットＰ０〜Ｐ３および
Ｑ０〜Ｑ３の対応関係が得られる。
【０１５２】図９に示すように、プリデコーデッド信号
ビットＰ０〜Ｐ３の隣接ビットが活性状態となると、そ
のときビットＱ０〜Ｑ３のうちの１ビットのみが活性状
態となっている。ビットＰ０〜Ｐ３のうちの１ビットの
みが活性状態となっている場合にはビットＱ０〜Ｑ３の
うちの隣接する２ビットが活性状態となっている。
【０１５３】この図９に一覧にして示す対応関係から得
られるプリデコーデッド信号Ｐ０〜Ｐ３およびＱ０〜Ｑ
３は、図６に示すプリデコーデッド信号Ｐ０〜Ｐ３およ
びＱ０〜Ｑ３と同じである。すなわち、図７に示すプリ
デコーダ回路を用いることにより隣接する２列を選択す
るためのセレクト信号を発生するためのプリデコーデッ
ド信号Ｐ０〜Ｐ３およびＱ０〜Ｑ３を発生することがで
きる。
【０１５４】この図７に示すようなプリデコード回路は
、従来のプリデコーダの構成に比べて、回路規模は多少
大きくなるもの、たとえば半導体記憶装置においては、
１個のデコーダ回路を有するメモリブロックに対して高
々１個のプリデコード回路を設ければよいため、回路規
模増大に伴うレイアウト面積の増大はごくわずかなもの
である。
【０１５５】この図７に示すプリデコーダの回路構成に
おいては４ビットＴＯ１６ビットデコーダすなわち４ビ
ットのアドレスビットから１６ビットのうちの任意の隣
接する２ビットを選択するデコーダの場合について説明
したが、このビット数は、任意の数の場合であっても上
記プリデコーダは適用することかできる。すなわち、デ
コーダ回路をグループ化しかつこのデコーダ回路のグル
ープにおける要素番号を付加し、グループ番号特定信号
と要素番号特定信号のうちの活性状態となるビット数の
和が常に同一となり、かつ隣接ビットが活性化されるよ
うにプリデコーデッド信号を発生する構成とすれば常に
連続して隣接するデコーダ回路を選択状態とすることが
できる。
【０１５６】また同様のプリデコーデッド信号を発生す
る回路構成であれば図７に示す回路構成に限定する必要
はない。
【０１５７】図１０はこの発明のさらに他の実施例であ
る半導体記憶装置の列選択系に関連する部分の構成を示
す図である。図１０においては、メモリセルアレイは２
つのメモリセルブロックＢＡおよびＢＢに分割される。 第１のメモリセルブロックＢＡには、奇数番号のビット
線対ＢＬ１，＊ＢＬ１、…が配置される。第２のメモリ
セルブロックＢＢには偶数番号のビット線対ＢＬ０，＊
ＢＬ０、…が配置される。
【０１５８】２つのメモリセルブロックＢＡおよびＢＢ
に共通の第１のコラムデコーダ１５が設けられる。第１
のコラムデコーダ１５は、ＮＡＮＤ型デコーダ回路１９
−０〜１９−３、…を含む。第１のコラムデコーダ１５
においては、図２ないし図４に示す構成と同様、ｎ個ま
たはｎ＋１個のデコーダ回路が設けられる。しかしなが
ら、図１０においては、図面を簡略化するために４つの
デコーダ回路１９−０〜１９−３のみが代表的に示され
る。
【０１５９】第１のメモリセルブロックＢＡには、第１
のコラムデコーダ１５からのデコード信号に応答してそ
こから１列を選択するために、一方の第２のコラムデコ
ーダ１６ａが設けられる。第２のメモリセルブロックＢ
Ｂから第１のコラムデコーダ１５の出力に応答して１列
を選択するために他方の第２のコラムデコーダ１６ｂが
設けられる。第２のコラムデコーダ１６ａは、第１のメ
モリセルブロックＢＡのビット線対ＢＬ１，＊ＢＬ１、
ＢＬ３，＊ＢＬ３、…各々に対応して設けられるＮＡＮ
Ｄ回路２２−１、２２−３、…を含む。
【０１６０】他方の第２のコラムデコーダ１６ｂも同様
に、第２のメモリセルブロックＢＢにおけるビット線対
ＢＬ０，＊ＢＬ０、ＢＬ２，＊ＢＬ２、…各々に対応し
て設けられるＮＡＮＤ回路２２−０、２２−２、…を含
む。ＮＡＮＤ回路２２−０〜２２−３の各々は、２つの
デコーダ回路の出力を受けるように設けられる。この図
１０に示す構成におていは明確には示さないが、ＮＡＮ
Ｄ回路２２−０はその一方入力にデコーダ回路１９−ｎ
＋１の出力を受ける。またこのようなループを形成する
必要がない場合、ＮＡＮＤ回路２２−０の一方入力は電
源電位Ｖｃｃに接続される。
【０１６１】この図１０に示す構成によれば、デコーダ
回路１９−０が選択された場合、ＮＡＮＤ回路２２−０
および２２−１の出力がそれぞれ“Ｈ”となり、ビット
線対ＢＬ０，＊ＢＬ０およびＢＬ１，＊ＢＬ１が選択さ
れる。デコーダ回路１９−１が選択された場合、ＮＡＮ
Ｄ回路２２−１および２２−２の出力がともに“Ｈ”と
なり、ビット線対ＢＬ１，＊ＢＬ１およびＢＬ２，＊Ｂ
Ｌ２が選択される。
【０１６２】メモリセルブロックＢＡの選択されたビッ
ト線対は内部データ伝達線対Ｉ／Ｏ１，＊Ｉ／Ｏ１に接
続される。メモリセルブロックＢＢの選択されたビット
線対は内部データ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０に接続
される。
【０１６３】したがって、この図１０に示す構成の場合
、各メモリセルブロックＢＡおよびＢＢから１列を選択
するにあたって、その同時に選択される２ビットのメモ
リ・セルの組合わせとしては二通りを取ることができる
。この図１０に示す構成のように、メモリセルアレイを
２つのブロックに分割すれば、同一メモリセルアレイに
おける物理的に隣接するビット線対を同時に選択するの
ではなく、異なるメモリセルブロックから任意の組合わ
せのビット線対を同時に選択することができる。
【０１６４】この図１０に示すようなデコーダの構成に
おいても、図５に示すデコーダからのセレクト信号ＳＰ
０〜ＳＰ１６をそれぞれ偶数番号と奇数番号とに分けて
各ブロックＢＢおよびＢＡに振り分ける構成とすれば同
様の構成が得られる。
【０１６５】なお、上述の実施例のいずれにおいても列
選択系は物理的に隣接するビット線対を選択している。 しかしこの同時に選択されるビット線対は特に物理的に
隣接するビット線対である必要はなく任意であり、第２
のコラムデコーダに含まれるＮＡＮＤ回路の入力を１つ
おきのデコーダ回路に接続すれば１つおきのビット線対
を同時に選択することができる。これは図７に示すデコ
ーダ回路の構成においても同様であり、セレクト信号Ｓ
Ｐ０〜ＳＰ１６のうちの任意の組合わせのセレクト信号
を同時に活性状態とすることができる。
【０１６６】なお上述の実施例のそれぞれにおいては、
同時に選択されるメモリセルは２ビットまたは３ビット
とされているが、ｎビットのメモリセルを同時に選択す
る場合には、第２のコラムデコーダに含まれるＮＡＮＤ
回路をｎ入力とすればよく、各入力にｎ個のデコーダ回
路の出力をそれぞれ接続すれば、同時にｎビットのメモ
リセルを選択することができる。このとき、両端に位置
するＮＡＮＤ回路の一方の入力は電源電位Ｖｃｃに接続
されてもよい。このときは単にループ状の列の選択が行
なわれないだけである。これは図７に示すデコーダの場
合においても同様である。プリデコーデッド信号がｎビ
ットを同時に選択状態とするように構成すればよく、こ
のとき、１つのグループは２ｎビットを含み、かつプリ
デコーデッド信号ＰおよびＱのうちの活性状態のビット
数はｎ＋１となる。
【０１６７】なお上述の説明においては列選択系の動作
について説明したが、この構成は行選択系の動作につい
ても適用することができる。
【０１６８】図１１はこの発明による半導体記憶装置の
さらに他の実施例の構成を示す図である。図１１におい
ては、行選択に関連する回路部分のみが代表的に示され
ており、列選択系は図１１においては省略されている。 図１１において、メモリセルアレイは２つのメモリセル
ブロックＭＢ１およびＭＢ２に分割される。第１のメモ
リセルブロックＭＢ１には、偶数番号のワード線ＷＬ０
、ＷＬ２、…が配置され、第２のメモリセルブロックＭ
Ｂ２には奇数番号のワード線ＷＬ１、ＷＬ３、…が配置
される。
【０１６９】第１のメモリセルブロックＭＢ１に対して
第１のワードドライバ１７ａが設けられ、第２のメモリ
セルブロックＭＢ２に対しては第２のワードドライバ１
７ｂが設けられる。第１のワードドライバ１７ａは、第
１のメモリセルブロックＭＢ１のワード線各々に対応し
て設けられる２入力ＮＡＮＤ回路２５−０、２５−２、
…を含む。
【０１７０】第２のワードドライバ１７ｂは、第２のメ
モリセルブロックＭＢ２の各ワード線に対応して設けら
れる２入力ＮＡＮＤ回路２５−１、２５−３、…を含む
。
【０１７１】ワードドライバ１７ａおよび１７ｂを外部
行アドレスに応答して駆動するために、２つのメモリセ
ルブロックＭＢ１およびＭＢ２に対し共通にローデコー
ダ３が設けられる。ローデコーダ３は、ＮＡＮＤ型のデ
コーダ回路３０−０、３０−１、３０−２、３０−３、
…を含む。
【０１７２】ワードドライバ１７ａおよび１７ｂはそれ
ぞれ対応の第１および第２のメモリブロックＭＢ１およ
びＭＢ２に含まれるワード線それぞれに対応して設けら
れる２入力ＮＡＮＤ回路を含む。しかしながら、図１１
においては、図面を簡略化するために、４つのデコーダ
回路３０−０〜３０−３と４つの２入力ＮＡＮＤ回路２
５−０〜２５−３のみが代表的に示される。
【０１７３】デコーダ回路３０−０の出力は２つのＮＡ
ＮＤ回路２５−０および２５−１の一方入力に与えられ
る。デコーダ回路３０−１の出力はＮＡＮＤ回路２５−
１の他方入力およびＮＡＮＤ回路２５−２の一方入力へ
与えられる。デコーダ回路３０−ｉ（ｉは１ないしｍ；
ｍは１つのメモリセルブロックに含まれるワード線の本
数）の出力はＮＡＮＤ回路２５−ｉおよび２５−ｉ＋１
へ与えられる。ＮＡＮＤ回路２５−０の他方入力は図示
しないデコーダ回路３０−ｍ＋１の出力に接続されるか
または電源電位Ｖｃｃに接続される。このいずれに接続
されるかは、同時に選択されるワード線がループを形成
するか否かにより決定される。
【０１７４】図１１に示す構成においては、たとえばデ
コーダ回路３０−０が選択された場合、ＮＡＮＤ回路２
５−０および２５−１の出力が“Ｈ”となり、第１のメ
モリセルブロックＭＢ１におけるワード線ＷＬ０および
第２のメモリセルブロックＭＢ２におけるワード線ＷＬ
１が選択される。デコーダ回路３０−１が選択された場
合、ＮＡＮＤ回路２５−１および２５−２により、第１
のメモリセルブロックＭＢ１におけるワード線ＷＬ２お
よび第２のメモリセルブロックＭＢ２におけるワード線
ＷＬ１が選択される。
【０１７５】この図１１に示す構成においても、異なる
外部行アドレスに従って同一のワード線を重複して選択
することができるため、任意の組合わせの隣接ワード線
を２本同時に選択することができる。したがって、たと
えば第１および第２のメモリセルブロックＭＢ１および
ＭＢ２がそれぞれ画像データを記憶している場合、異な
る画像の異なる行または同一行のデータを同時に読出し
て処理することができる。
【０１７６】従来の半導体記憶装置においては、ブロッ
ク分割方式のメモリセルアレイにおいて、各アレイブロ
ックに対して共通にローデコーダが設けられているとき
、同一アドレスのワード線が各分割メモリセルブロック
から選択されており、外部行アドレスに応じて選択され
るワード線の組合わせは一意的に定められている。しか
しながら、この図１１に示すようなローデコーダおよび
ワードドライバからなるワード線選択回路の構成を用い
れば、各メモリセルブロックから同時に選択されるワー
ド線の組を自由に設定することができる。このとき、ワ
ードドライバに含まれる２入力ＮＡＮＤ回路は隣接する
デコーダ回路出力を受ける必要はなく、すべてのワード
線が外部行アドレスに従って選択可能であるという条件
を満足する限り、任意の組合わせのデコーダ回路出力を
ワードドライバの２入力ＮＡＮＤ回路へ与えるように構
成してもよい。
【０１７７】また、言うまでもなく、図１１に示すロー
デコーダ３およびワードドライバ１７ａおよび１７ｂは
、図５および図７に示すプリデコーダ回路およびデコー
ダ回路の構成で置換えることもできる。この場合、偶数
番号のセレクト信号が第１のメモリセルブロックＭＢ１
のワード線を選択し、奇数番号のセレクト信号が第２の
メモリセルブロックＭＢ２のワード線を選択する。また
このとき、セレクト信号は、第１のメモリセルブロック
ＭＢ１および第２のメモリセルブロックＭＢ２のワード
線を任意の組合わせで選択するように発生されてもよい
。
【０１７８】デコーダの出力により重複して選択される
次段回路としては、上述の実施例において示すような一
列または１行のメモリセルではなく、所定の機能を実行
する機能回路であってもよい。たとえば、図１２に示す
ように次段回路として各々が所定の機能を実行するｎ個
のセンサＳＥ１〜ＳＥｎからなる監視システムを考える
。
【０１７９】図１２に示す監視システムにおいては、セ
ンサＳＥ１〜ＳＥｎの出力により被制御対象の装置（図
示せず）の動作状態が監視される。センサＳＥ１〜ＳＥ
ｎの選択はセンサ選択回路ＳＳにより行なわれる。制御
回路ＣＴＲからのセンサ選択信号のビット幅が４ビット
であり、センサが６４個設けられている場合を考える。 センサ選択回路ＳＳは制御回路ＣＴＲからの４ビットの
センサ選択信号をデコードして対応のセンサを選択する
。
【０１８０】この場合、センサ選択信号により同時に選
択されるセンサの組が一意的に決められている場合、異
なる組合わせのセンサの出力を比較する必要が生じた場
合には二度センサ選択信号を出力する必要がある。この
ような場合において、本発明のようなデコード方式をセ
ンサ選択回路ＳＳに適用すれば、任意の組合わせのセン
サの出力を一度のアクセスで監視することができ、高速
で被制御対象装置の動作状態、異常の有無の検出および
異常箇所の標定を行なうことができる。
【０１８１】図１に示す重複行／列選択方式を用いれば
、半導体記憶装置において冗長行／列を特別に設けるこ
となく不良ビットの救済を行なうことができる。以下、
この発明による重複行／列選択方式を用いた不良ビット
救済方式について説明する。
【０１８２】図１３は、この発明の別の観点に従う半導
体記憶装置の全体の構成の一例を示す図である。図１３
において、半導体記憶装置は、図１に示す構成に加えて
、（センスアンプ＋Ｉ／Ｏ）ブロック６と入出力回路７
との間に設けられたＩ／Ｏ選択制御ブロック７０を含む
。Ｉ／Ｏ選択制御ブロック７０は、列アドレスの偶奇に
応じて、第２のコラムデコーダ１６により選択されたメ
モリセルアレイ１内の列をさらに選択する。
【０１８３】メモリセルアレイ１は、行および列からな
るマトリクス状に配置されたメモリセルのアレイを含む
。メモリセルアレイ１は、その位置が固定されない冗長
列を含む。
【０１８４】Ｉ／Ｏ選択制御ブロック７０は、内部列ア
ドレスＣＡ，＊ＣＡを受け、そこに記憶されている不良
列アドレスと与えられた内部列アドレスとの大小を比較
し、その比較結果に応じた制御信号を発生する入出力選
択制御回路７１と、入出力選択制御回路７１からの選択
制御信号に応答して、第２のコラムデコーダ１６により
選択された複数の列からさらに少なくとも１列を選択す
る入出力選択回路７２を含む。
【０１８５】入出力選択回路７２が第２のコラムデコー
ダにより選択された複数の列からさらに選択する選択態
様は、入出力選択制御回路７１からの制御信号に応答し
て決定され、常に不良ビットを含む列が選択されないよ
うに入出力選択回路７２の選択態様が決定される。この
ようにすることにより、メモリセルアレイ１における不
良列が内部列アドレスＣＡ，＊ＣＡにより選択された場
合において、この不良列は入出力回路７に接続されず別
の列が選択され、不良列が救済される。
【０１８６】この図１３に示すような構成を用いること
により、不良列アドレスのプログラムするための回路は
必要とされるものの、不良列を非選択状態とするために
各列デコーダ回路の出力部にヒューズを設ける必要がな
くなり、ビット線ピッチが小さくなっても十分に不良ビ
ットを救済することが可能となる。またこの図１３に示
す構成に従えば、スペアコラムデコーダは用いられてお
らず、ノーマルコラムデコーダをスペアコラムデコーダ
選択時において不活性状態とする必要がなくなり、列選
択動作を高速で実行することが可能となる。以下、この
図１３に示す半導体記憶装置の構成について図面を参照
して具体的に説明する。
【０１８７】図１４は図１３に示す半導体記憶装置の列
選択系の具体的構成の一例を示す図である。図１４にお
いて、第１のコラムデコーダ１５は、ＮＡＮＤ型単位デ
コーダ回路ＣＤ０〜ＣＤｎを含む。デコーダ回路ＣＤ０
〜ＣＤｎの各々には予め定められた組合わせのビットか
らなる内部列アドレス信号が伝達される。
【０１８８】第２のコラムデコーダ１６は、２入力ＮＡ
ＮＤ回路ＮＡ０〜ＮＡｎ＋１を含む。ＮＡＮＤ回路ＮＡ
０〜ＮＡｎ＋１は、それぞれ単位列選択回路を構成する
。ＮＡＮＤ回路ＮＡ０はその一方入力に電源電位Ｖｃｃ
を受け、その他方入力に単位デコーダ回路ＣＤ０の出力
を受ける。ＮＡＮＤ回路ＮＡｎ＋１はその一方入力に電
源電位Ｖｃｃを受け、その他方入力に単位デコーダ回路
ＣＤｎの出力を受ける。残りのＮＡＮＤ回路ＮＡｉ（ｉ
＝１〜ｎ）は、単位デコーダ回路ＣＤｉおよびＣＤｉ−
１の出力を受ける。これにより、１つの列アドレスに応
答して２対のビット線が選択される。
【０１８９】ＮＡＮＤ回路ＮＡ０〜ＮＡｎ＋１の各々は
、ビット線対ＢＬ０，＊ＢＬ０〜ＢＬｎ＋１，＊ＢＬｎ
＋１に対応して設けられる。ＮＡＮＤ回路ＮＡ０〜ＮＡ
ｎ＋１の出力はそれぞれ各ビット線対に対応して設けら
れたＩ／ＯゲートトランジスタＴｒ０，Ｔｒ０′〜Ｔｒ
ｎ＋１，Ｔｒｎ＋１′のゲートへそれぞれ伝達される。
【０１９０】内部列アドレスに従って同時に選択された
２対のビット線は同時に内部データ伝達線対Ｉ／Ｏ０，
＊Ｉ／Ｏ０、およびＩ／Ｏ１，＊Ｉ／Ｏ１に接続される
。偶数番号のビット線対ＢＬ０，＊ＢＬ０、…は内部デ
ータ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０に接続される。奇数
番号のビット線対ＢＬ１，＊ＢＬ１、…は内部データ伝
達線対Ｉ／Ｏ１，＊Ｉ／Ｏに接続される。
【０１９１】入出力選択回路７２は、２つの内部データ
伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０およびＩ／Ｏ１，＊Ｉ／
Ｏ１のいずれか１対を入出力選択制御回路７１からの制
御信号に応答して選択して共通データバスＣＤＢ，＊Ｃ
ＤＢに接続する。共通データバスＣＤＢ，＊ＣＤＢは入
出力回路７を介して外部入出力ピン端子（図示せず）へ
接続される。
【０１９２】入出力選択制御回路７１は、明確には示さ
ないが、不良列を示す列アドレスを記憶する不良列プロ
グラム回路を含む。この不良列アドレスのプログラムは
、たとえばヒューズの溶断により実行される。不良列が
存在しない場合、入出力選択制御回路７１は、外部列ア
ドレスが偶数列を指定している場合には入出力選択回路
７１の選択動作を制御して、内部データ伝達線対Ｉ／Ｏ
０，＊Ｉ／Ｏ０を共通データバスＣＤＢ，＊ＣＤＢへ接
続する。
【０１９３】また不良列が存在しない場合において、外
部列アドレスが奇数列（ビット線対）を指示している場
合、入出力選択制御回路７１は入出力選択回路７２の選
択動作を制御し、内部データ伝達線対Ｉ／Ｏ１，＊Ｉ／
Ｏ１を共通データバスＣＤＢ，＊ＣＤＢへ接続する。
【０１９４】今、不良列が存在する場合を考える。この
とき、入出力選択制御回路７１は、外部列アドレスとそ
こにプログラムされた不良列アドレスとの大小関係を判
別する。外部列アドレスが不良列アドレスよりも小さい
ときは上述の不良列が存在しない場合と同様の動作が行
なわれるように入出力選択回路７２の選択動作を制御す
る。
【０１９５】外部列アドレスが不良列アドレス以上の場
合には、入出力選択制御回路７１は制御信号を発生して
入出力選択回路７２の選択動作を変更させる。すなわち
、不良列が存在する場合、この不良列アドレスよりも小
さな列アドレス（アドレス空間において不良列アドレス
よりも上位のアドレス）が与えられた場合以下の動作が
行なわれる。外部列アドレスが偶数列を指定した場合に
は、内部データ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０が共通デ
ータバスＣＤＢ，＊ＣＤＢに接続される。外部列アドレ
スが奇数列（ビット線対）を指定している場合には、内
部データ伝達線対Ｉ／Ｏ１，＊Ｉ／Ｏ１が共通データバ
スＣＤＢ，＊ＣＤＢへ接続される。
【０１９６】外部列アドレスがこの不良列アドレス以上
となるアドレスにより構成される空間（すなわち、不良
列アドレスより下位のアドレス空間）においては、外部
列アドレスが偶数列（ビット線対）を指定している場合
には、内部データ伝達線対Ｉ／Ｏ１，＊Ｉ／Ｏ１が共通
データバスＣＤＢ，＊ＣＤＢへ接続される。外部列アド
レスが奇数ビット線対（列）を指定している場合には、
内部データ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０が共通データ
バスＣＤＢ，＊ＣＤＢへ接続される。
【０１９７】この偶数列（ビット線対）および奇数列（
ビット線対）の指定は、たとえば内部列アドレスの最下
位ビットをモニタすることにより判定される。
【０１９８】上述の構成に従えば、常に２ビットのデー
タ（または列）が第２のコラムデコーダ１６により選択
され、この第２のコラムデコーダ１６により選択された
２ビットのデータのうちから、入出力選択回路７２にお
いて不良列が選択されないようにさらに１ビットの選択
動作が実行される。
【０１９９】具体的に入出力選択回路７２における列選
択動作について説明する。今、ビット線対ＢＬ３，＊Ｂ
Ｌ３が不良列である場合を考える。外部列アドレスがデ
コーダ回路ＣＤ０〜ＣＤ２のいずれかを選択している場
合、この外部列アドレスの大きさはビット線対ＢＬ３，
＊ＢＬ３のアドレスの値よりも小さい。デコーダ回路Ｃ
Ｄ０〜ＣＤｎはそれぞれビット線対に対応して設けられ
ている。したがって、デコーダ回路ＣＤ０およびＣＤ２
のいずれかが選択された場合、内部データ伝達線対Ｉ／
Ｏ０，＊Ｉ／Ｏ０が入出力選択回路７２により選択され
、一方、デコーダ回路ＣＤ１が選択された場合には、内
部データ伝達線対Ｉ／Ｏ１，＊Ｉ／Ｏ１が入出力選択回
路７２により選択される。
【０２００】外部列アドレスによりデコーダ回路ＣＤ３
が選択された場合を考える。このとき、ビット線対ＢＬ
３，＊ＢＬ３およびＢＬ４，ＢＬ４が選択状態となる。 ビット線対ＢＬ３，＊ＢＬ３は不良列であり、非選択状
態とすべきビット線対である。このとき、入出力選択制
御回路７１は、入出力選択回路７２へその選択態様を変
更する指令を与える。入出力選択回路７２はこの選択態
様変更指令に応答して、内部データ伝達線対Ｉ／Ｏ０，
＊Ｉ／Ｏ０を選択して共通データバスＣＤＢ，＊ＣＤＢ
へ接続する。以下、デコーダ回路ＣＤｎが選択されるま
で、偶数ビット線対が指定された場合には、内部データ
伝達線対Ｉ／Ｏ１，＊Ｉ／Ｏ１が選択される。奇数ビッ
ト線対（奇数のデコーダ回路）が選択された場合には、
内部データ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０が入出力選択
回路７２により選択される。これにより、ビット線対Ｂ
Ｌ３，＊ＢＬ３は常時非選択状態となり、この不良列の
救済が実行されたことになる。
【０２０１】この図１４に示す構成においては、不良列
がどのビット線対であったとしても、入出力選択回路７
２における選択態様を変更するだけで不良列を常時非選
択状態とすることができ、ｎ＋１対のビット線を用いて
ｎ列のメモリセルアレイ内のメモリセルへのアクセスを
行なうことができ、結果的に１列の不良列の救済が行な
われている。次に、この入出力選択制御回路７１および
入出力選択回路７２の具体的構成について説明する。
【０２０２】図１５は図１４に示す入出力選択制御回路
および入出力選択回路の具体的構成の一例を示す図であ
る。図１５において、入出力選択制御回路７１は、不良
列を示す不良列アドレスＣＢを記憶する不良コラムアド
レスプログラム回路７１０と、内部列アドレスＣＡとこ
の不良コラムアドレスプログラム回路７１０にプログラ
ムされた不良列アドレスＣＢとの大小を比較するアドレ
ス比較回路７１１と、アドレス比較回路７１１からの制
御信号Ｓ０と最下位の内部列アドレスビットＣＡ０，＊
ＣＡ０とに応答して選択制御信号を発生する不一致検出
回路ＥＲ１およびＥＲ２を含む。
【０２０３】不良コラムアドレスプログラム回路７１０
は、複数のレーザ溶断可能なリンク素子を含み、レーザ
溶断によりリンク素子を選択的に切断することにより不
良列を示すアドレスを記憶する。アドレス比較回路７１
１は、このプログラムされた不良列アドレスＣＢと内部
列アドレスＣＡとの大小を比較し、不良列アドレスＣＢ
よりも内部列アドレスＣＡが小さければ制御信号Ｓ０を
“Ｈ”に立上げる。逆に、不良列アドレスＣＢが内部列
アドレスＣＡ以上の場合には、アドレス比較回路７１１
は制御信号Ｓ０を“Ｌ”に立下げる。
【０２０４】不一致検出回路ＥＲ１は、最下位内部列ア
ドレスビットＣＡ０と制御信号ＳＯとを受ける。不一致
検出回路ＥＲ２は、制御信号Ｓ０と相補内部列アドレス
最下位ビット＊ＣＡ０とを受ける。不一致検出回路ＥＲ
１およびＥＲ２は、その入力に与えられた信号が論理不
一致の場合に“Ｈ”の信号を出力する。
【０２０５】入出力選択回路７２は、内部データ伝達線
対Ｉ／Ｏ０，＊Ｉ／Ｏ０、およびＩ／Ｏ１，＊Ｉ／Ｏ１
それぞれに対して設けられた転送ゲートトランジスタＴ
Ｒ１０ａ，ＴＲ１０ｂ、およびＴＲ２０ａ，ＴＲ２０ｂ
を含む。転送ゲートトランジスタＴＲ１０ａおよびＴＲ
１０ｂのゲートへは不一致検出回路ＥＲ１の出力が与え
られる。転送ゲートトランジスタＴＲ２０ａおよびＴＲ
２０ｂのゲートへは不一致検出回路ＥＲ２の出力信号が
与えられる。次に動作について説明する。
【０２０６】内部列アドレスＣＡが不良列アドレスＣＢ
よりも小さい場合には、制御信号Ｓ０は“Ｈ”となる。 偶数列が選択された場合、最下位列アドレスビットＣＡ
０が“Ｌ（０）”、相補最下位列アドレスビット＊ＣＡ
０が“Ｈ（１）”となる。したがって、不一致検出回路
ＥＲ１が“Ｈ”の信号を出力し、不一致検出回路ＥＲ２
が“Ｌ”の信号を出力する。これにより、転送ゲートト
ランジスタＴＲ１０ａおよびＴＲ１０ｂがオン状態とな
り、内部データ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０が共通デ
ータバスＣＤＢ，＊ＣＤＢへ接続される。
【０２０７】逆に奇数列が内部列アドレスにより指定さ
れた場合、最下位列アドレスビットＣＡ０が“Ｈ”、相
補内部列アドレスビット＊ＣＡ０が“Ｌ”となる。この
ときは、不一致検出回路ＥＲ２の出力信号が“Ｈ”に立
上がり、転送ゲートトランジスタＴＲ２０ａおよびＴＲ
２０ｂがオン状態となる。これにより、内部データ伝達
線対Ｉ／Ｏ１，＊Ｉ／Ｏ１が共通データバスＣＤＢ，＊
ＣＤＢ接続される。
【０２０８】内部列アドレスＣＡが不良列アドレスＣＢ
と等しいか大きくなった場合には、制御信号Ｓ０は“Ｌ
”となる。この場合は、上述の場合と逆に、最下位列ア
ドレスビットＣＡ０が“Ｈ”のときに転送ゲートトラン
ジスタＴＲ１０ａおよびＴＲ１０ｂがオン状態となる。 一方、最下位列アドレスビットＣＡ０が“Ｌ”の場合、
不一致検出回路ＥＲ２の出力が“Ｈ”となり、転送ゲー
トトランジスタＴＲ２０ａおよびＴＲ２０ｂがオン状態
となる。したがって、この不良列アドレスＣＢ以上の列
アドレスからなる列アドレス空間においては、偶数列が
指定された場合には、内部データ伝達線対Ｉ／Ｏ１，＊
Ｉ／Ｏ１が共通データバスＣＤＢ，＊ＣＤＢに接続され
、奇数列が指定された場合には内部データ伝達線対Ｉ／
Ｏ０，＊Ｉ／Ｏ０が共通データバスＣＤＢ，＊ＣＤＢに
接続される。これにより、不良列が指定された場合には
、その不良列の次の隣接列が代わりに選択されることに
なり、以下その選択される列アドレスが１つずつ下位側
（列アドレスの大きい方）へずれることになる。
【０２０９】図１６はアドレス比較回路７１１の具体的
構成の一例を示す図である。図１６に示すアドレス比較
回路は、４ビットの列アドレスを比較する。しかしなが
ら、この構成は任意のビット数に対して容易に拡張可能
である。図１６において、アドレス比較回路７１１は、
最上位アドレスビットＢ３およびＡ３に対して設けられ
るゲート回路Ｇ５０およびＧ５１と、第２ビットＢ２お
よびＡ２に対して設けられるゲート回路Ｇ５２およびＧ
５３と、第３ビットＢ１およびＡ１に対し設けられるゲ
ート回路Ｇ５４およびＧ５５と、最下位ビットＢ０およ
びＡ０に対して設けられるゲート回路Ｇ５６と、縦列接
続されたゲート回路Ｇ５７，Ｇ５８，Ｇ５９，Ｇ６０，
Ｇ６１およびＧ６２を含む。
【０２１０】ゲート回路Ｇ５０は、その真入力にアドレ
スビットＢ３を受け、その偽入力にアドレスビットＡ３
を受ける。ゲート回路Ｇ５１はその真入力にアドレスビ
ットＢ３を受け、その偽入力にアドレスビットＡ３を受
ける。
【０２１１】ゲート回路Ｇ５２は、その真入力にアドレ
スビットＢ２を受け、その偽入力にアドレスビットＡ２
を受ける。ゲート回路Ｇ５３は、その真入力にアドレス
ビットＢ２を受け、その偽入力にアドレスビットＡ２を
受ける。
【０２１２】ゲート回路Ｇ５４は、その真入力にアドレ
スビットＢ１を受け、その偽入力にアドレスビットＡ１
を受ける。ゲート回路Ｇ５５は、その真入力にアドレス
ビットＢ１を受け、その偽入力にアドレスビットＡ１を
受ける。ゲート回路Ｇ５６はその真入力にアドレスビッ
トＢ０を受け、その偽入力にアドレスビットＡ０を受け
る。
【０２１３】ゲート回路Ｇ５０，Ｇ５２，Ｇ５４および
Ｇ５６はその真入力に与えられるアドレスビットが“Ｈ
”、かつその偽入力に与えられるアドレスビットが“Ｌ
”のときのみ“Ｈ”の信号を出力する。
【０２１４】ゲート回路Ｇ５１，Ｇ５３，およびＧ５５
はその真入力に与えられるアドレスビットが“Ｈ”であ
るかまたはその偽入力に与えられるアドレスビットが“
Ｌ”のときに“Ｈ”の信号を出力する。
【０２１５】ゲート回路Ｇ５７は、ゲート回路Ｇ５５の
出力とゲート回路Ｇ５６の出力とを受ける。ゲート回路
Ｇ５８は、ゲート回路Ｇ５７の出力とゲート回路Ｇ５４
の出力とを受ける。
【０２１６】ゲート回路Ｇ５９は、ゲート回路Ｇ５８の
出力とゲート回路Ｇ５３の出力とを受ける。ゲート回路
Ｇ６０は、ゲート回路Ｇ５９の出力とゲート回路Ｇ５２
の出力とを受ける。
【０２１７】ゲート回路Ｇ６１はゲート回路Ｇ６０の出
力とゲート回路Ｇ５１の出力とを受ける。ゲート回路Ｇ
６２は、ゲート回路Ｇ６１の出力とゲート回路Ｇ５０の
出力とを受ける。ゲート回路Ｇ６２からアドレスＡ３〜
Ａ０およびアドレスＢ３〜Ｂ０の大小比較結果を示す制
御信号Ｓ０が出力される。
【０２１８】ゲート回路Ｇ５７，Ｇ５９，およびＧ６１
は２入力ＡＮＤゲートであり、その両入力が“Ｈ”のと
きに“Ｈ”の信号を出力する。ゲート回路Ｇ５８，Ｇ６
０およびＧ６２はＯＲゲートであり、その一方の入力に
“Ｈ”の信号が与えられたときに“Ｈ”の信号を出力す
る。次に動作について説明する。
【０２１９】アドレスビットＢ３が“Ｈ”、アドレスビ
ットＡ３が“Ｌ”の場合、ゲート回路Ｇ５０は“Ｈ”の
信号を出力する。この場合、ゲート回路Ｇ６０の出力が
“Ｈ”となる。アドレスビットＢ３およびＡ３は最上位
アドレスビットである。したがって、列アドレスＢ（ア
ドレスビットＢ３〜Ｂ０からなるアドレス）が列アドレ
スＡ（アドレスビットＡ３〜Ａ０よりなるアドレス）よ
りも大きければ、制御信号Ｓ０は“Ｈ”となる。アドレ
スビットＢ３とアドレスビットＡ３が同一論理レベルの
場合ゲート回路Ｇ５０の出力は“Ｌ”となり、一方、ゲ
ート回路Ｇ５１の出力は“Ｈ”となる。この場合、ゲー
ト回路Ｇ６１がイネーブル状態とされ、下位アドレスビ
ットの比較結果を選択する状態となる。
【０２２０】アドレスビットＢ３が“Ｌ”、アドレスビ
ットＡ３が“Ｈ”の場合、ゲート回路Ｇ５０およびＧ５
１の出力はともに“Ｌ”となる。この場合、ゲート回路
Ｇ６１の出力が“Ｌ”となり、応じてゲート回路Ｇ６２
の出力Ｓ０も“Ｌ”となる。したがって、列アドレスＢ
が列アドレスＡよりも小さいときには制御信号Ｓ０が“
Ｌ”となる。
【０２２１】以下、ゲート回路Ｇ５２，Ｇ５３，Ｇ６０
およびＧ５９の回路ブロックにおいてアドレスビットＢ
２およびＡ２の大小の比較が行なわれ、ゲート回路Ｇ５
４，Ｇ５５，Ｇ５７およびＧ５８の回路ブロックでアド
レスビットＢ１およびＡ１の大小比較が行なわれ、その
それぞれの大小の比較結果に応じた信号が各回路ブロッ
クから出力される。
【０２２２】ゲート回路Ｇ５６は、アドレスビットＢ０
が“Ｈ”、アドレスビットＡ０が“Ｌ”の場合のみ“Ｈ
”の信号を出力する。したがって、この場合、アドレス
ビットＢ３，Ｂ２およびＢ１がアドレスビットＡ３，Ａ
２およびＡ１とそれぞれ等しい場合に、最下位アドレス
ビットＢ０，Ａ０の大小に応じた論理レベルの信号が出
力される。最下位アドレスビットＢ０と最下位アドレス
ビットＡ０とが等しい場合、ゲート回路Ｇ５６の出力は
“Ｌ”となる。列アドレスＢと列アドレスＡとが等しい
場合、ゲート回路Ｇ５０，Ｇ５２，Ｇ５４およびＧ５６
の出力がすべて“Ｌ”となり、制御信号Ｓ０のレベルは
“Ｌ”となる。
【０２２３】したがって、図１６に示す構成において、
アドレスビットＢ３〜Ｂ０（列アドレスＢ）を不良列ア
ドレスＣＢとし、アドレスビットＡ３〜Ａ０からなる列
アドレスＡを内部列アドレスＣＡとすれば、図１５に示
すアドレス比較回路の構成を得ることができる。
【０２２４】図１７は、図１５に示す不良コラムアドレ
スプログラム回路７１０の具体的構成の一例を示す図で
ある。図１７においては、４ビットの列アドレスの場合
が一例として示される。図１７において、不良コラムア
ドレスプログラム回路７１０は、抵抗接続されたｎチャ
ネルＭＯＳトランジスタＴＤ３，ＴＤ２，ＴＤ１および
ＴＤ０と、レーザブローが可能なたとえばヒューズから
なるリンク素子Ｆ３，Ｆ２，Ｆ１およびＦ０と、比較的
高抵抗の抵抗体ｒとを含む。不良列アドレスビット線Ｂ
３はリンク素子Ｆ３およびトランジスタＴＤ３を介して
電源電位Ｖｃｃに接続される。不良列アドレスビット線
Ｂ２はリンク素子Ｆ２およびトランジスタＴＤ２を介し
て電源電位Ｖｃｃに接続される。不良列アドレスビット
線Ｂ１はリンク素子Ｆ１およびトランジスタＴＤ１を介
して電源電位Ｖｃｃに接続される。不良列アドレスビッ
ト線Ｂ０はリンク素子Ｆ０およびトランジスタＴＤ０を
介して電源電位Ｖｃｃに接続される。
【０２２５】各不良列アドレスビット線Ｂ３〜Ｂ０に接
続されている抵抗ｒは、リンク素子切断時において対応
の不良列アドレスビットを確実に“Ｌ”に設定する。こ
の抵抗素子ｒは比較的高抵抗のため、そこを流れる電流
が微小であり、対応のヒューズ素子（Ｆ３〜Ｆ０）の非
切断状態において、対応のトランジスタＴＤ３〜ＴＤ０
からの電源電位Ｖｃｃが対応のアドレスビット線Ｂ３〜
Ｂ０へ伝達されるのに対し何ら悪影響は及ぼさない。こ
のような構成により、リンク素子Ｆ３〜Ｆ０を不良列ア
ドレスに応じて適当に溶断すれば、不良列アドレスをプ
ログラムすることができる。
【０２２６】ここで、不良コラムアドレスプログラム回
路７１０が記憶する不良列アドレスのビット数と内部列
アドレスのビット数とが等しい場合、不良列が存在しな
い場合において、不良コラムアドレスプログラム回路７
１０が記憶する不良列はたとえば１１１１となり、メモ
リセルアレイに含まれる最大列と一致する場合が生じる
ことも考えられる。このような場合、正常列選択の場合
にも選択列が置換えられるのを防止するためには、プロ
グラム回路７１０が記憶する不良列アドレスビットをこ
の半導体記憶装置の内部列アドレスビットの数よりも１
ビット多くし、この余分の１ビットを最上位アドレスビ
ットとし、不良列が存在しない場合にはこの最上位不良
列アドレスビットを“Ｈ”に維持し、不良列が存在する
場合にはこの最上位不良列アドレスビットを“Ｌ”にプ
ログラムすることにより上述のような正常な最大列アド
レスを有する列の置換が生じるのを防止することができ
る。この場合、アドレス比較回路７１１においては、余
分のアドレスビットに対応する最上位の内部アドレスビ
ットを“Ｌ”として与える構成としておけばよい。
【０２２７】なお、図１５に示す構成においては、同時
に２ビットのメモリセルを第２のコラムデコーダにより
選択し、さらに入出力選択回路７２により１ビットのメ
モリセルを選択することにより、１列の不良列を救済し
ている。しかしながら、さらに多数列の不良列を救済す
る構成を実現することも可能である。
【０２２８】図１８は、この発明のさらに他の実施例で
ある半導体記憶装置の列選択系の構成を示す図である。 図１８において、第１のコラムデコーダ１５は、ＮＡＮ
Ｄ型の単位デコーダ回路ＣＤ０〜ＣＤ４、…を含む。
【０２２９】第２のコラムデコーダ１６′は、ビット線
対ＢＬ０，＊ＢＬ０〜ＢＬ４，＊ＢＬ４それぞれに対応
して設けられる４入力ＮＡＮＤ回路ＮＡ０′〜ＮＡ４′
を含む。図１８においては、ビット線対は所定数（ｍ）
設けられるが、図面を簡略化するために、４対のビット
線対に関連する部分のみが例示的に示される。１つのデ
コーダ回路ＣＤｉ（ｉ＝０〜ｎ）の出力はＮＡＮＤ回路
ＮＡｉ′，ＮＡｉ＋１′，ＮＡｉ＋２′およびＮＡｉ＋
３′へ与えられる。図１８に示す構成においては、ルー
プ状に隣接するビット線対は選択されず、ＮＡＮＤ回路
ＮＡ０′〜ＮＡ２′の入力へは電源電位Ｖｃｃが与えら
れる。この構成においては、１つの単位デコーダ回路Ｃ
Ｄｉが選択された場合、同時に４つのＮＡＮＤ回路ＮＡ
ｉ′〜ＮＡｉ＋３′が選択状態とされ、４対のビット線
が同時に選択される。
【０２３０】４対のビット線の同時選択を可能とするた
めに、４対の内部データ伝達線Ｉ／Ｏ０，＊Ｉ／Ｏ０、
Ｉ／Ｏ１，＊Ｉ／Ｏ１、Ｉ／Ｏ２，＊Ｉ／Ｏ２、および
Ｉ／Ｏ３，＊Ｉ／Ｏ３が設けられる。内部データ伝達線
対Ｉ／Ｏ０〜Ｉ／Ｏ３，＊Ｉ／Ｏ０〜＊Ｉ／Ｏ３には、
１つの単位デコーダ回路によって同時に選択される４対
のビット線がそれぞれ異なる内部データ伝達線対に接続
されるように各ビット線対が接続される。すなわち、内
部データ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０〜Ｉ／Ｏ３，＊
Ｉ／Ｏ３には、ビット線対ＢＬ４ｋ，＊ＢＬ４ｋ〜ＢＬ
４ｋ＋３，＊ＢＬ４ｋ＋３がそれぞれ順次接続される。 ただしｋは任意の整数である。
【０２３１】４対の内部データ伝達線Ｉ／Ｏ０，＊Ｉ／
Ｏ０〜Ｉ／Ｏ３，＊Ｉ／Ｏ３は入出力選択回路７２（図
１４参照）へ接続される。入出力選択回路７２はこの４
対の内部データ伝達線のうち特定の内部データ伝達線対
を内部列アドレス（すなわち選択された単位デコーダ回
路）に応じて選択する。
【０２３２】図１９は、図１３に示すＩ／Ｏ選択制御ブ
ロック７０の詳細な構成の一例を示す図である。図１９
において、入出力選択制御回路７１は、不良列を示す不
良列アドレスＣＢを記憶する不良コラムアドレスプログ
ラム回路７１０と、内部列アドレスＣＡ（および＊ＣＡ
）とこの不良コラムアドレスプログラム回路７１０にプ
ログラムされた不良列を示す不良列アドレスＣＢとの大
小を比較するアドレス比較回路７１１と、アドレス比較
回路７１１からの制御信号Ｓ，＊Ｓと内部列アドレスＣ
Ａ，＊ＣＡとに応答して選択制御信号ＩＳを発生するア
ドレス変換回路７１２を含む。
【０２３３】図２０は、図１９に示すアドレス変換回路
７１２の入力段の具体的構成の一例を示す図である。図
２０に示すアドレス変換回路７１２は、同時に選択され
る４対のビット線から１つの不良列を救済するとともに
、３対のビット線を入出力回路７に接続するための信号
を発生する。
【０２３４】図２０において、アドレス変換回路７１２
ａは、それぞれ、与えられた入力信号の論理値の不一致
を検出するゲート回路ＧＥ１〜ＧＥ６と、各々が入出力
選択回路７２における内部データ伝達線対の選択態様を
決定する選択制御信号ＩＳ０，ＩＳ１，ＩＳ２，および
ＩＳ３を発生するＡＮＤゲート回路ＧＡ１〜ＧＡ４を含
む。
【０２３５】ゲート回路ＧＥ１は、制御信号＊Ｓ０と内
部列アドレスビット＊Ｃ１とを受ける。ゲート回路ＧＥ
２は、内部列アドレスビットＣ０および＊Ｃ１を受ける
。ゲート回路ＧＥ３は、制御信号＊Ｓ０と内部列アドレ
スビットＣ０とを受ける。ゲート回路ＧＥ４は、制御信
号＊Ｓ０と内部列アドレスビットＣ１とを受ける。ゲー
ト回路ＧＥ５は内部列アドレスビットＣ１，Ｃ０を受け
る。ゲート回路ＧＥ６は、制御信号＊Ｓ０と内部列アド
レスビットＣ０とを受ける。制御信号＊Ｓ０は、アドレ
ス比較回路７１１から発生される制御信号であり、図１
５に示す制御信号Ｓ０の相補信号である。内部列アドレ
スビットＣ０およびＣ１は内部列アドレスビットＣＡの
下位アドレスビットであり、＊Ｃ１はアドレスビットＣ
１の相補アドレスビットである。
【０２３６】ＡＮＤゲート回路ＧＡ１は、ゲート回路Ｇ
Ｅ１およびＧＥ２の出力を受け、制御信号ＩＳ０を発生
する。ＡＮＤゲート回路ＧＡ２は、内部列アドレスビッ
ト＊Ｃ１とゲート回路ＧＥ３の出力とを受けて、制御信
号ＩＳ１を発生する。ＡＮＤゲート回路ＧＡ３は、ゲー
ト回路ＧＥ４およびＧＥ５の出力を受けて、制御信号Ｉ
Ｓ２を発生する。ＡＮＤゲート回路ＧＡ４は、内部列ア
ドレスビットＣ１とゲート回路ＧＥ６の出力とを受けて
、制御信号ＩＳ３を発生する。
【０２３７】図２１は、図２０に示すアドレス変換回路
７１２ａの動作を一覧にして示す図である。図２１に示
す表から明らかなように、このアドレス変換回路７１２
ａにおいては、アドレス比較回路７１１からの制御信号
Ｓ０，＊Ｓ０と内部列アドレスの下位２ビットＣ０，＊
Ｃ０，Ｃ１，＊Ｃ１の組合わせにより、４つの選択制御
信号ＩＳ０〜ＩＳ３のうちの１つのみが選択状態とされ
、“Ｈ”に立上がる。
【０２３８】この図２０に示す第１の回路７１２ａから
発生される選択制御信号ＩＳ０〜ＩＳ３は、さらに図２
２に示す第２の回路へ与えられる。この図２２に示す第
２の回路は、アドレス変換回路７１２の出力部を構成す
る。この第２の回路から、入出力選択回路７２における
選択態様を決定する選択制御信号ＩＳ０Ｎ〜ＩＳ３Ｎ、
ＩＳ０（−１）〜ＩＳ３（−１）、およびＩＳ０（−２
）〜ＩＳ３（−２）が発生される。
【０２３９】図２２において、アドレス変換回路７１２
に含まれる出力段を構成する第２の回路７１２ｂは、２
入力ＡＮＤゲート回路ＧＡ１８〜ＧＡ２５と、与えられ
た信号を反転するインバータ回路ＧＩ１〜ＧＩ４と、与
えられた入力がすべて“Ｌ”の場合にのみ“Ｈ”の信号
を出力するＮＯＲゲート回路ＧＮ１〜ＧＮ４を含む。こ
の第２の回路７１２ｂは、それぞれ、独立の４のつ回路
ブロックから構成される。制御信号Ｓ０（−１），ＩＳ
０およびＳ０（−２）を受ける回路ブロックは、内部デ
ータ伝達線対をそのままの順序を保持して共通データバ
ス（３ビットのデータバス）へ接続するための制御信号
ＩＳ０（−１）、ＩＳ０Ｎ、およびＩＳ０（−２）が発
生される。制御信号ＩＳ１（−１）、ＩＳ１Ｎ、および
ＩＳ１（−２）が発生されると、内部データ伝達線対と
共通データバスとの接続態様が１ビットシフトされる。 制御信号ＩＳ２（−１）、ＩＳ２Ｎ、およびＩＳ２（−
２）が発生されると、内部データ伝達線対と共通データ
バスとの接続が２ビットシフトされる。制御信号ＩＳ３
（−１）、ＩＳ３Ｎ、およびＩＳ３（−２）が発生され
ると、内部データ伝達線対との共通データバスとの接続
が３ビットシフトされる。
【０２４０】制御信号ＩＳ０〜ＩＳ３は、図２０に示す
第１の回路ブロック７１２ａから発生される選択制御信
号である。制御信号Ｓ０（−１）は、内部列アドレスＣ
Ａが不良列アドレスより１（１０進数）小さいときのみ
“Ｈ”となる制御信号である。制御信号Ｓ０（−２）は
、内部列アドレスＣＡが不良列アドレスよりも２（１０
進数）小さいときのみ“Ｈ”となる信号である。この制
御信号Ｓ０（−１）およびＳ０（−２）は図１９に示す
アドレス比較回路７１１から発生され、制御信号Ｓ，＊
Ｓに含まれている。したがって、アドレス比較回路７１
１は、不良アドレスプログラム回路７１０にプログラム
された不良列アドレスとの比較、不良列アドレスよりも
１小さい列アドレスとの比較および不良列アドレスより
も２小さい列アドレスと内部列アドレスＣＡとの比較を
行なう。
【０２４１】この図２２に示す回路構成において、制御
信号ＩＳｊ（−１）（ｊ＝０，１，２，３）は、制御信
号ＩＳｊと制御信号Ｓ０（−１）がともに“Ｈ”となっ
たときに発生される。制御信号ＩＳｊＮは、制御信号Ｉ
Ｓｊが“Ｈ”にありかつ制御信号ＩＳｊ（−１）および
ＩＳｊ（−２）がともに“Ｌ”のときに発生される。
【０２４２】図２３〜図２５は、この図２２に示す第２
の回路から発生される制御信号により動作する入出力選
択回路の構成を各制御信号別に分類して示す図である。 図２３は、制御信号ＩＳ０Ｎ〜ＩＳ３Ｎに応答して動作
する入出力選択回路の部分を示す。図２４は、制御信号
ＩＳ０（−１）〜ＩＳ３（−１）に応答して動作する入
出力選択回路の部分を示す。図２５は、制御信号ＩＳ０
（−２）〜ＩＳ３（−２）に応答して動作する部分の回
路構成を示す図である。ここで、図２３ないし図２５の
回路構成はそれぞれ別々に独立の回路構成のように示さ
れているが、これは入出力選択回路の動作を理解を容易
にするために示されているものであり、各内部データ伝
達線対にそれぞれ設けられるトランジスタ（転送ゲート
トランジスタ）には図２３〜図２５のそれぞれの論理和
をとった信号が与えられる構成であってもよく、また単
純に制御信号をＰＬＤ（プログラマル・ロジック・デバ
イス）を用いてデコードして内部データ伝達線対に接続
される転送ゲートトランジスタを選択的に駆動する構成
を用いてもよい。図２３ないし図２５に示す入出力選択
回路の構成が等価的に実現される回路構成であればどの
ような回路構成であってもよい。各図の対応の転送ゲー
トトランジスタには同一の参照番号を付す。
【０２４３】図２３において、制御信号ＩＳ０Ｎが発生
されると、転送ゲートトランジスタＴ１０ａ，Ｔ１０ｂ
、Ｔ２１ａ，Ｔ２１ｂ、Ｔ３２ａ，Ｔ３２ｂが導通状態
となり、内部データ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０、Ｉ
／Ｏ１，＊Ｉ／Ｏ１、およびＩ／Ｏ２，＊Ｉ／Ｏ２が共
通データバスＤ０，＊Ｄ０、Ｄ１，＊Ｄ１、Ｄ２，＊Ｄ
２へそれぞれ接続される。
【０２４４】制御信号ＩＳ１Ｎが発生されると、転送ゲ
ートトランジスタＴ２０ａ，Ｔ２０ｂ、Ｔ３１ａ，Ｔ３
１ｂ、およびＴ４２ａ，Ｔ４２ｂがオン状態となり、内
部データ伝達線対Ｉ／Ｏ１，＊Ｉ／Ｏ１、Ｉ／Ｏ２，＊
Ｉ／Ｏ２およびＩ／Ｏ３，＊Ｉ／Ｏ３が共通データバス
Ｄ０，＊Ｄ０、Ｄ１，＊Ｄ１、およびＤ２，＊Ｄ２へそ
れぞれ接続される。
【０２４５】制御信号ＩＳ２Ｎが発生されると、転送ゲ
ートトランジスタＴ１２ａ，Ｔ１２ｂ、Ｔ３０ａ，Ｔ３
０ｂ、およびＴ４１ａ，Ｔ４１ｂがオン状態となり、内
部データ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０、Ｉ／Ｏ２，＊
Ｉ／Ｏ２、およびＩ／Ｏ３，＊Ｉ／Ｏ３が共通データバ
スＤ２，＊Ｄ２、Ｄ０，＊Ｄ０、およびＤ１，＊Ｄ１へ
それぞれ接続される。
【０２４６】制御信号ＩＳ３Ｎが発生されると、転送ゲ
ートトランジスタＴ１１ａ，Ｔ１１ｂ、Ｔ２２ａ，Ｔ２
２ｂ、およびＴ４０ａ，Ｔ４０ｂがオン状態となり、内
部データ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０、Ｉ／Ｏ１，＊
Ｉ／Ｏ１、およびＩ／Ｏ３，＊Ｉ／Ｏ３が共通データバ
スＤ１，＊Ｄ１、Ｄ２，＊Ｄ２、およびＤ０，＊Ｄ０へ
それぞれ接続される。
【０２４７】図２４において、制御信号ＩＳ０（−１）
が発生されると、転送ゲートトランジスタＴ１０ａ，Ｔ
１０ｂ、Ｔ３４ａ，Ｔ３４ｂ、およびＴ４３ａ，Ｔ４３
ｂがオン状態となり、内部データ伝達線対Ｉ／Ｏ０，＊
Ｉ／Ｏ０、Ｉ／Ｏ２，＊Ｉ／Ｏ２、およびＩ／Ｏ３，＊
Ｉ／Ｏ３がそれぞれ共通データバスＤ０，＊Ｄ０、Ｄ１
，＊Ｄ１、およびＤ２，＊Ｄ２へ接続される。制御信号
ＩＳ１（−１）が発生されると、転送ゲートトランジス
タＴ１３ａ，Ｔ１３ｂ、Ｔ２０ａ，Ｔ２０ｂ、Ｔ４４ａ
，Ｔ４４ｂがオン状態となり、内部データ伝達線対Ｉ／
Ｏ０，＊Ｉ／Ｏ０、Ｉ／Ｏ１，＊Ｉ／Ｏ１、およびＩ／
Ｏ３，＊Ｉ／Ｏ３がそれぞれ共通データバスＤ２，＊Ｄ
２、Ｄ０，＊Ｄ０、およびＤ１，＊Ｄ１へそれぞれ接続
される。
【０２４８】制御信号ＩＳ２（−１）が発生されると、
転送ゲートトランジスタＴ１４ａ，Ｔ１４ｂ、Ｔ２３ａ
，Ｔ２３ｂ、およびＴ３０ａ，Ｔ３０ｂがオン状態とな
り、内部データ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０、Ｉ／Ｏ
１，＊Ｉ／Ｏ１、およびＩ／Ｏ２，＊Ｉ／Ｏ２がそれぞ
れ内部共通データバスＤ１，＊Ｄ１、Ｄ２，＊Ｄ２、お
よびＤ０，＊Ｄ０へ接続される。
【０２４９】制御信号ＩＳ３（−１）が発生されると、
転送ゲートトランジスタＴ２４ａ，Ｔ２４ｂ、Ｔ３３ａ
，Ｔ３３ｂ、およびＴ４０ａ，Ｔ４０ｂがオン状態とな
り、内部データ伝達線対Ｉ／Ｏ１，＊Ｉ／Ｏ１、Ｉ／Ｏ
２，＊Ｉ／Ｏ２、Ｉ／Ｏ３，＊Ｉ／Ｏ３がそれぞれ共通
データバスＤ１，＊Ｄ１、Ｄ２，＊Ｄ２、およびＤ０，
＊Ｄ０へそれぞれ接続される。
【０２５０】図２５において、制御信号ＩＳ０（−２）
が発生されると、転送ゲートトランジスタＴ１０ａ，Ｔ
１０ｂ、Ｔ２１ａ，Ｔ２１ｂ、およびＴ４３ａ，Ｔ４３
ｂがオン状態となり、内部データ伝達線対Ｉ／Ｏ０，＊
Ｉ／Ｏ０、Ｉ／Ｏ１，＊Ｉ／Ｏ１、およびＩ／Ｏ３，＊
Ｉ／Ｏ３がそれぞれ共通データバスＤ０，＊Ｄ０、Ｄ１
，＊Ｄ１、およびＤ３，＊Ｄ３へ接続される。
【０２５１】制御信号ＩＳ１（−２）が発生されると、
転送ゲートトランジスタＴ１３ａ，Ｔ１３ｂ、Ｔ２０ａ
，Ｔ２０ｂ、およびＴ３１ａ，Ｔ３１ｂがオン状態とな
り、内部データ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０、Ｉ／Ｏ
１，＊Ｉ／Ｏ１、およびＩ／Ｏ２，＊Ｉ／Ｏ２が共通デ
ータバスＤ２，＊Ｄ２、Ｄ０，＊Ｄ０、およびＤ１，＊
Ｄ１へそれぞれ接続される。
【０２５２】制御信号ＩＳ２（−２）が発生されると、
転送ゲートトランジスタＴ２３ａ，Ｔ２３ｂ、Ｔ３０ａ
，Ｔ３０ｂ、Ｔ４１ａ，Ｔ４１ｂがオン状態となり、内
部データ伝達線対Ｉ／Ｏ１，＊Ｉ／Ｏ１、Ｉ／Ｏ２，＊
Ｉ／Ｏ２、およびＩ／Ｏ３，＊Ｉ／Ｏ３がそれぞれ共通
データバスＤ２，＊Ｄ２、Ｄ０，＊Ｄ０、およびＤ１，
＊Ｄ１へそれぞれ接続される。
【０２５３】制御信号ＩＳ３（−２）が発生されると、
転送ゲートトランジスタＴ１１ａ，Ｔ１１ｂ、Ｔ３３ａ
，Ｔ３３ｂ、Ｔ４０ａ，Ｔ４０ｂがそれぞれオン状態と
なり、内部データ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０、Ｉ／
Ｏ２，＊Ｉ／Ｏ２、およびＩ／Ｏ０３，＊Ｉ／Ｏ３が共
通データバスＤ１，＊Ｄ１、Ｄ２，＊Ｄ２、およびＤ０
，＊Ｄ０へそれぞれ接続される。次に動作について説明
する。
【０２５４】不良ビットが存在しない場合または内部列
アドレスＣＡが不良列アドレスＣＢよりも小さい場合、
アドレス比較回路７１１からの出力信号ビットＳ０は“
Ｈ”である。この場合、図２１に示す関係から、内部列
アドレスＣＡの下位２ビット（Ｃ１，Ｃ０）の、（Ｌ，
Ｌ）、（Ｌ，Ｈ）、（Ｈ，Ｌ）、および（Ｈ，Ｈ）に対
して、制御信号ＩＳ０，ＩＳ１，ＩＳ２，およびＩＳ３
がそれぞれ“Ｈ”となる。
【０２５５】また図２２に示す回路構成から、内部列ア
ドレスＣＡが不良列アドレスＣＢよりも３（１０進数）
以上小さい場合には、制御信号ＩＳ０〜ＩＳ３がそれぞ
れ発生されると、対応の制御信号ＩＳ０Ｎ〜ＩＳ３Ｎが
“Ｈ”となる。
【０２５６】内部列アドレスＣＡが不良列アドレスＣＢ
よりも１（１０進数）小さい場合には信号Ｓ０（−１）
が“Ｈ”となり、図２２に示す回路構成から、制御信号
ＩＳ０（−１）〜ＩＳ３（−１）はそれぞれ制御信号Ｉ
Ｓ０〜ＩＳ３が“Ｈ”となったときに“Ｈ”となる。
【０２５７】内部列アドレスＣＡが不良列アドレスＣＢ
より２（１０進数）小さい場合には信号Ｓ０（−２）が
“Ｈ”となり、図２２に示す回路構成から、制御信号Ｉ
Ｓ０〜ＩＳ３がそれぞれ“Ｈ”となると、対応の制御信
号ＩＳ０（−２）〜ＩＳ３（−２）が“Ｈ”となる。
【０２５８】内部列アドレスＣＡが不良列アドレスＣＢ
以上の場合には、アドレス比較回路７１１からの出力信
号ビットＳ０が“Ｌ”となる。したがって、図２１に示
す信号の関係から、内部列アドレスＣＡの下位２ビット
（Ｃ１，Ｃ０）の（Ｌ，Ｌ）、（Ｌ，Ｈ）、（Ｈ，Ｌ）
、（Ｈ，Ｈ）に対して制御信号ＩＳ１，ＩＳ２，ＩＳ３
，およびＩＳ０がそれぞれ“Ｈ”となる。
【０２５９】さらに、図２２に示す回路構成から、上述
の内部列アドレスのビット（Ｃ１，Ｃ０）の各状態に対
し制御信号ＩＳ１Ｎ、ＩＳ２Ｎ、ＩＳ３Ｎ、およびＩＳ
０Ｎがそれぞれ“Ｈ”となる。
【０２６０】たとえば、図１８に示す構成において、ビ
ット線対ＢＬ４，＊ＢＬ４に接続されるメモリセルに不
良が生じた場合を考える。このとき不良列アドレスＣＢ
は４（１０進数）である。外部から与えられる列アドレ
スが“０（１０進数）”であり、単位デコーダ回路ＣＤ
０が選択された場合、第２のコラムデコーダ１６′に含
まれるＮＡＮＤ回路ＮＡ０′、ＮＡ１′，ＮＡ２′，お
よびＮＡ３′が選択される。この場合、選択ゲートトラ
ンジスタＴＲ０，ＴＲ０′〜ＴＲ３，ＴＲ３′がオン状
態となり、内部データ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０〜
Ｉ／Ｏ３，＊Ｉ／Ｏ３とビット線対ＢＬ０，＊ＢＬ３〜
ＢＬ３，＊ＢＬ３がそれぞれ接続される。外部列アドレ
スに応答して発生される内部列アドレスＣＡは、“０”
（以下、アドレスＣＡはすべて１０進数で示す）となる
。したがって、内部列アドレスビットＣ１およびＣ０は
ともに“Ｌ”となり、一方制御信号Ｓ０は“Ｈ”となる
。これにより、図２０に示す第１の回路７１２ａにおい
て、制御信号ＩＳ０が“Ｈ”となる。
【０２６１】また、内部列アドレスＣＡは不良列アドレ
スＣＢよりも３以上小さいため、制御信号ビットＳ０（
−１）＝Ｓ０（−２）＝“Ｌ”となり、図２１に示す信
号の関係から、制御信号ＩＳ０Ｎが“Ｈ”となる。した
がってこの場合、図２２に示す第２の回路（７１２ｂ）
から制御信号ＩＳ０Ｎが発生され、“Ｈ”となる。 この場合、図２３に示すように、入出力選択回路７２に
おいて、転送ゲートトランジスタＴ１０ａ，Ｔ１０ｂ、
Ｔ２１ａ，Ｔ２１ｂ、およびＴ３２ａ，Ｔ３２ｂがオン
状態となり、内部データ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０
〜Ｉ／Ｏ２，＊Ｉ／Ｏ２が共通データバスＤ０，＊Ｄ０
〜Ｄ２，＊Ｄ２へそれぞれ接続される。
【０２６２】外部から与えられる列アドレスが“１”に
なり、第１のコラムデコーダ１５においてデコーダ回路
ＣＤ１が選択された場合、第２のコラムデコーダ１６′
におけるＮＡＮＤ回路ＮＡ１′，ＮＡ２′，ＮＡ３′，
およびＮＡ４′が選択される。これにより、選択ゲート
トランジスタＴｒ１，Ｔｒ１′〜Ｔｒ４，Ｔｒ４′がオ
ン状態となり、内部データ伝達線対Ｉ／Ｏ１，＊Ｉ／Ｏ
１、Ｉ／Ｏ２，＊Ｉ／Ｏ２、Ｉ／Ｏ３，＊Ｉ／Ｏ３、お
よびＩ／Ｏ０，＊Ｉ／Ｏ０とビット線対ＢＬ１，＊ＢＬ
１、ＢＬ２，＊ＢＬ２、ＢＬ３，＊ＢＬ３、およびＢＬ
４，＊ＢＬ４がそれぞれ接続される。この場合、内部列
アドレスＣＡが“１”であるため、Ｃ１＝“Ｌ”、Ｃ０
＝“Ｈ”、Ｓ０＝“Ｈ”となり、図２０に示す第１の回
路７１２ａにおいて、制御信号ＩＳ１が“Ｈ”となる。 また内部列アドレスＣＡは不良列アドレスＣＢより３以
上小さいため、Ｓ０（−１）＝Ｓ０（−２）＝“Ｌ”と
なり、したがって図２２に示す第２の回路７１２ｂにお
いて制御信号ＩＳ１Ｎが“Ｈ”となる。この場合、図２
３に示す入出力選択回路７２の構成において、内部デー
タ伝達線対Ｉ／Ｏ１，＊Ｉ／Ｏ１、Ｉ／Ｏ２，＊Ｉ／Ｏ
２、およびＩ／Ｏ３，＊Ｉ／Ｏ３がそれぞれ共通データ
バスＤ０，＊Ｄ０、Ｄ１，＊Ｄ１、およびＤ２，＊Ｄ２
に接続される。
【０２６３】外部列アドレスが“２”になり、第１のコ
ラムデコーダ１５におけるデコーダ回路ＣＤ２が選択さ
れた場合、第２のコラムデコーダ１６′においてＮＡＮ
Ｄ回路ＮＡ２′，ＮＡ３′，ＮＡ４′，ＮＡ５′が選択
され、選択ゲートトランジスタＴｒ２，Ｔｒ２′〜Ｔｒ
５，Ｔｒ５′がオン状態となる。したがって、内部デー
タ伝達線対Ｉ／Ｏ２，＊Ｉ／Ｏ２、Ｉ／Ｏ３，＊Ｉ／Ｏ
３、Ｉ／Ｏ０，＊Ｉ／Ｏ０、およびＩ／Ｏ１，＊Ｉ／Ｏ
１とビット線対ＢＬ２，＊ＢＬ２、ＢＬ３，＊ＢＬ３、
ＢＬ４，＊ＢＬ４、およびＢＬ５，＊ＢＬ５がそれぞれ
接続される。
【０２６４】内部列アドレスＣＡは“２”になり、アド
レスビットＣ１＝“Ｈ”、ＣＯ＝“Ｌ”となり、かつ制
御信号ビットＳ０＝“Ｈ”となり、図２０に示す第１の
回路７１２ａからは、制御信号ＩＳ２が発生される。
【０２６５】内部列アドレスＣＡは不良列アドレスＣＢ
よりも２小さいため、Ｓ０（−１）＝“Ｌ”、Ｓ０（−
２）＝“Ｈ”となり、図２２に示す第２の回路２１２ｂ
において制御信号ＩＳ２（−２）が発生される。したが
って、この場合、図２５において、転送ゲートトランジ
スタＴ２３ａ，Ｔ２３ｂ、Ｔ３０ａ，Ｔ３０ｂ、Ｔ４１
ａ，Ｔ４１ｂがオン状態となり、内部データ伝達線対Ｉ
／Ｏ２，＊Ｉ／Ｏ２、Ｉ／Ｏ３，＊Ｉ／Ｏ３、Ｉ／Ｏ１
，＊Ｉ／Ｏ１がそれぞれ共通データバスＤ０，＊Ｄ０、
Ｄ１，＊Ｄ１、およびＤ２，＊Ｄ２に接続される。
【０２６６】外部列アドレスが“３”であり、第１のコ
ラムデコーダ１５においてデコーダ回路ＣＤ３が選択さ
れた場合、第２のコラムデコーダ１６′においてＮＡＮ
Ｄ回路ＮＡ３′，ＮＡ４′，ＮＡ５′，ＮＡ６′が選択
され、選択ゲートトランジスタＴｒ３，Ｔｒ３′〜Ｔｒ
６，Ｔｒ６′がオン状態となる。この場合、内部データ
伝達線対Ｉ／Ｏ３，＊Ｉ／Ｏ３、Ｉ／Ｏ０，＊Ｉ／Ｏ０
、Ｉ／Ｏ１，＊Ｉ／Ｏ１、Ｉ／Ｏ２，＊Ｉ／Ｏ２とビッ
ト線対ＢＬ３，＊ＢＬ３、ＢＬ４，＊ＢＬ４、ＢＬ５，
＊ＢＬ５、およびＢＬ６，＊ＢＬ６がそれぞれ接続され
る。
【０２６７】内部列アドレスＣＡは“３”にあるため、
Ｃ１＝“Ｈ”、Ｃ０＝“Ｈ”、Ｓ０＝“Ｈ”となり、図
２０に示す第１の回路７１２ａより制御信号ＩＳ３が発
生される。
【０２６８】内部列アドレスＣＡは不良列アドレスＣＢ
よりも１小さいため、Ｓ０（−１）＝“Ｈ”、Ｓ０（−
２）＝“Ｌ”となり、図２２に示す第２の回路７１２ｂ
より制御信号ＩＳ３（−１）が発生される。この場合、
図２４に示す入出力選択回路の構成において、転送ゲー
トトランジスタＴ２４ａ，Ｔ２４ｂ、Ｔ３３ａ，Ｔ３３
ｂ、およびＴ４０ａ，Ｔ４０ｂがオン状態となり、内部
データ伝達線対Ｉ／Ｏ３，＊Ｉ／Ｏ３、Ｉ／Ｏ１，＊Ｉ
／Ｏ１、Ｉ／Ｏ２，＊Ｉ／Ｏ２がそれぞれ共通データバ
スＤ０，＊Ｄ０、Ｄ１，＊Ｄ１、Ｄ２，＊Ｄ２に接続さ
れる。
【０２６９】外部列アドレスが“４”にあり、不良列ア
ドレスと等しくなった場合を考える。この場合、第１の
コラムデコーダ１５においてデコーダ回路ＣＤ４が選択
され、第２のコラムデコーダ１６′においてＮＡＮＤ回
路ＮＡ４′、ＮＡ５′、ＮＡ６′、およびＮＡ７′が選
択され、選択ゲートトランジスタＴｒ４，Ｔｒ４′〜Ｔ
ｒ７，Ｔｒ７′がオン状態となる。このとき、内部デー
タ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０、Ｉ／Ｏ１，＊Ｉ／Ｏ
１、Ｉ／Ｏ２，＊Ｉ／Ｏ２、Ｉ／Ｏ３，＊Ｉ／Ｏ３とビ
ット線対ＢＬ４，＊ＢＬ４、ＢＬ５，＊ＢＬ５、ＢＬ６
，＊ＢＬ６、およびＢＬ７，＊ＢＬ７がそれぞれ接続さ
れる。
【０２７０】内部列アドレスＣＡは“４”であり、Ｃ１
＝“Ｌ”、Ｃ０＝“Ｌ”、Ｓ０＝“Ｌ”となる。この場
合、図２０に示す第１の回路７１２ａより、制御信号Ｉ
Ｓ１が発生される。
【０２７１】内部列アドレスＣＡは不良列アドレスＣＢ
と等しく内部列アドレスＣＡが不良列アドレスＣＢ以上
という条件を満足しているため、Ｓ０＝（−１）＝Ｓ０
（−２）＝“Ｌ”となり、図２２に示す第２の回路７１
２ｂより制御信号ＩＳ１Ｎが発生される。したがって、
図２３に示す入出力回路の構成において、転送ゲートト
ランジスタＴ２０ａ，Ｔ２０ｂ、Ｔ３１ａ，Ｔ３１ｂ、
Ｔ４２ａ，Ｔ４２ｂがオン状態となり、内部データ伝達
線対Ｉ／Ｏ１，＊Ｉ／Ｏ１、Ｉ／Ｏ２，＊Ｉ／Ｏ２、お
よびＩ／Ｏ３，＊Ｉ／Ｏ３がそれぞれ共通データバスＤ
０，＊Ｄ０、Ｄ１，＊Ｄ１、Ｄ２，＊Ｄ２に接続される
。以下、順次外部列アドレスが１増加するごとに、内部
列アドレスを４で割った余りをｊとすると、常に制御信
号ＩＳｊＮが発生され、３ビットの隣接列のメモリセル
が共通データバスへ接続される。上述の接続態様により
不良列のビット線対ＢＬ４，＊ＢＬ４は等価的に非選択
状態となっている。
【０２７２】上述の構成においては、４対の内部データ
伝達線対から３対の内部データ伝達線対を選択して不良
列を１列救済している。しかしながら、この構成は、２
対の内部データ伝達線対のみを選択的に共通データバス
へ接続することにより２列の不良列を救済することが可
能である。
【０２７３】図２６は、２列の不良列を救済するための
入出力選択制御回路の構成の一部を示す図である。図２
６において、入出力選択制御回路７１は、第１の不良列
を記憶するための不良コラムプログラム回路８３と、第
２の不良列のアドレスを記憶するための不良コラムプロ
グラム回路８４と、内部列アドレスＣＡと不良コラムプ
ログラム回路８３にプログラムされた不良列アドレスと
の大きさを比較する第１のアドレス比較回路８１と、内
部列アドレスＣＡと不良コラムプログラム回路８４にプ
ログラムされた第２の不良列アドレスとの大きさを比較
する第２のアドレス比較回路８２を含む。第１のアドレ
ス比較回路８１から大小比較結果を示す制御信号Ｓ０′
が発生され、第２のアドレス比較回路８２から大小比較
結果を示す制御信号Ｓ１′が発生される。不良コラムプ
ログラム回路８３にプログラムされる不良列アドレスは
、第２の不良コラムプログラム回路８４にプログラムさ
れる不良列アドレスよりも小さい。第２の不良コラムプ
ログラム回路８４には実際の不良列の列アドレスよりも
“１”小さいアドレスがプログラムされる。
【０２７４】図２７は、２列の不良列を救済するための
アドレス変換回路の入力段を構成する第１の回路７１２
ａ′の構成を示す図である。図２７において、第１の回
路７１２ａ′は、与えられた信号の排他的論理和をとり
、入力信号の論理レベルの一致／不一致を検出するため
の２入力ゲート回路ＧＥ７〜ＧＥ１２と、与えられた信
号の論理積をとる３入力ＡＮＤ回路ＧＡ５〜ＧＡ１２と
、与えられた信号の論理和をとる２入力ＯＲ回路ＧＯ１
〜ＧＯ４を含む。
【０２７５】ゲート回路ＧＥ７は、制御信号Ｓ０′と内
部列アドレスビットＣ０′とを受ける。ゲート回路ＧＥ
８は、内部列アドレスビットＣ０′および＊Ｃ１′を受
ける。ゲート回路ＧＥ９は、制御信号＊Ｓ０′と内部列
アドレスビットＣ０′とを受ける。ゲート回路ＧＥ１０
は、制御信号Ｓ０′と内部列アドレスビットＣ０′を受
ける。ゲート回路ＧＥ１１は内部列アドレスビットＣ０
′およびＣ１′を受ける。ゲート回路ＧＥ１２は制御信
号＊Ｓ０′および内部列アドレスビットＣ０′を受ける
。
【０２７６】ゲート回路ＧＡ５は、制御信号Ｓ１′と、
ゲート回路ＧＥ７およびＧＥ８の出力とを受ける。ゲー
ト回路ＧＡ６は、内部列アドレスビットＣ１′および＊
Ｃ０′と、制御信号＊Ｓ１′とを受ける。ゲート回路Ｇ
Ａ７は、制御信号Ｓ１′と、内部列アドレスビットＣ１
′と、ゲート回路ＧＥ９の出力とを受ける。ゲート回路
ＧＡ８は、内部列アドレスビットＣ０′およびＣ１′と
制御信号＊Ｓ１′とを受ける。ゲート回路ＧＡ９は、内
部列アドレスビットＳ１′と、ゲート回路ＧＥ１０およ
びＧＥ１１の出力とを受ける。ゲート回路ＧＡ１０は、
内部列アドレスビット＊Ｃ１′および＊Ｃ０′と、制御
信号＊Ｓ１′とを受ける。ゲート回路ＧＡ１１は、制御
信号Ｓ１′と、内部列アドレスビットＣ１′と、ゲート
回路ＧＥ１２の出力とを受ける。ゲート回路ＧＡ１２は
、内部列アドレスビットＣ０′および＊Ｃ１′と、制御
信号＊Ｓ１′とを受ける。
【０２７７】ＯＲゲート回路ＧＯ１はＡＮＤゲート回路
ＧＡ５およびＧＡ６の出力を受ける。ＯＲゲート回路Ｇ
Ｏ２は、ＡＮＤゲート回路ＧＡ７およびＧＡ８の出力を
受ける。ＯＲゲート回路ＧＯ３は、ＡＮＤゲート回路Ｇ
Ａ９およびＧＡ１０の出力を受ける。ＯＲゲート回路Ｇ
Ｏ４は、ＡＮＤゲート回路ＧＡ１１およびＧＡ１２の出
力を受ける。
【０２７８】各ゲート回路ＧＥ７〜ＧＥ１２は、それぞ
れ２入力の論理が不一致の場合に“Ｈ”の信号を出力す
る。各ＡＮＤゲート回路ＧＡ５〜ＧＡ１２は、３入力が
すべて“Ｈ”のときに“Ｈ”の信号を出力する。各ＯＲ
ゲート回路ＧＯ１〜ＧＯ４は、２入力の少なくとも一方
が“Ｈ”のときに“Ｈ”の信号を出力する。ゲート回路
ＧＯ１〜ＧＯ４から、選択制御信号ＩＳ０′〜ＩＳ３′
がそれぞれ発生される。
【０２７９】図２８は図２７の第１の回路７１２ａ′が
実行する論理動作を一覧にして示す図である。図２８に
示されるように、下位２ビットの内部列アドレスビット
Ｃ０′およびＣ１′と大小比較結果を示す制御信号Ｓ０
′およびＳ１′との組合わせにより、制御信号ＩＳ０′
〜ＩＳ３′のいずれか１つが“Ｈ”となる。
【０２８０】なお、図２６に示すアドレス比較回路８１
および８２においては、不良コラムプログラム回路８３
および８４にそれぞれ記憶された不良列アドレスとの大
小比較結果を示す制御信号Ｓ０′およびＳ１′のみなら
ず、この不良列アドレス（以下第１の不良列アドレスを
ＣＢ１、第２の不良列アドレスをＣＢ２として示す）よ
りも１小さいアドレスとの大小比較結果を示す制御信号
Ｓ０（−１）′、およびＳ１（−１）′も発生される。
【０２８１】図２９は、入出力選択制御回路の出力段の
構成を示す図である。図２９において、入出力選択制御
回路７１２の出力段を構成する第２の回路７１２ｂ′は
、与えられた入力信号がすべて“Ｌ”のときのみ“Ｈ”
の信号を出力するＮＯＲ回路ＧＮ５〜ＧＮ８と、ＡＮＤ
回路ＧＡ２６〜ＧＡ３７と、インバータ回路ＧＩ５〜Ｇ
Ｉ８と、ＮＯＲ回路ＧＮ９〜ＧＮ１２を含む。
【０２８２】ゲート回路ＧＮ５は、制御信号Ｓ０（−１
）′およびＳ１（−１）′を受ける。ＡＮＤ回路ＧＡ２
６は、制御信号Ｓ０（−１）′およびＳ１（−１）′を
受ける。ＡＮＤ回路ＧＡ２７は、ＮＯＲ回路ＧＮ５の出
力と制御信号ＩＳ０′とを受ける。ＡＮＤ回路ＧＡ２８
は、制御信号ＩＳ０′とＡＮＤ回路ＧＡ２６の出力とを
受ける。インバータ回路ＧＩ５は制御信号ＩＳ０′を受
ける。ＮＯＲ回路ＧＮ９は、ＡＮＤ回路ＧＡ２７および
ＧＡ２８の出力とインバータ回路ＧＩ５の出力とを受け
る。ＡＮＤ回路ＧＡ２７から制御信号ＩＳ０Ｎ′が発生
される。ＮＯＲ回路ＧＮ９から制御信号ＩＳ０（−１）
′が発生される。ＡＮＤ回路ＧＡ２８から制御信号ＩＳ
０（−２）′が発生される。
【０２８３】残りの各回路ブロックにおいても、各ゲー
ト間の接続態様は同様であり、そこに与えられる制御信
号ＩＳｋ（ｋ＝１〜３）が異なるだけである。制御信号
ＩＳ１′を受ける回路ブロックからは、制御信号ＩＳ１
Ｎ′〜ＩＳ１（−２）′が発生される。制御信号ＩＳ２
′が与えられる回路ブロックからは制御信号ＩＳ２Ｎ′
〜ＩＳ２（−２）′が発生される。制御信号ＩＳ３′が
与えられる回路ブロックからは制御信号ＩＳ３Ｎ′〜Ｉ
Ｓ３（−２）′が発生される。
【０２８４】図３０ないし図３２は２本の不良列を救済
するための入出力選択回路の構成を示す図である。この
図３０〜図３２に示す回路構成はそれぞれ独立に示して
いるが、これは、単に選択制御信号が与えられたときの
内部データ伝達線対と共通データバスとの接続態様をよ
り理解しやすくするために別々の図面において各制御信
号ごとに示しているだけであり、同一の参照番号が付さ
れた転送ゲートトランジスタへは各制御信号の論理和が
与えられる。
【０２８５】図３０は制御信号ＩＳ０Ｎ′〜ＩＳ３Ｎ′
に関連する入出力選択回路の構成を示す図である。図３
０において、転送ゲートトランジスタＴ１０ａ′および
Ｔ１０ｂ′は内部データ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０
を共通データバスＤ０，＊Ｄ０へ接続する。転送ゲート
トランジスタＴ１１ａ′およびＴ１１ｂ′は制御信号Ｉ
Ｓ３Ｎ′に応答して内部データ伝達線対Ｉ／Ｏ０，＊Ｉ
／Ｏ０を共通データバスＤ１，＊Ｄ１へ接続する。
【０２８６】転送ゲートトランジスタＴ２１ａ′および
Ｔ２１ｂ′は、制御信号ＩＳ０Ｎ′に応答して内部デー
タ伝達線対Ｉ／Ｏ１，＊Ｉ／Ｏ１を共通データバスＤ１
，＊Ｄ１に接続する。転送ゲートトランジスタＴ２０ａ
′およびＴ２０ｂ′は制御信号ＩＳ１Ｎ′に応答して内
部データ伝達線対Ｉ／Ｏ１，＊Ｉ／Ｏ１を共通データバ
スＤ０，＊Ｄ０へ接続する。
【０２８７】転送ゲートトランジスタＴ３１ａ′および
Ｔ３１ｂ′は制御信号ＩＳ１Ｎ′に応答して内部データ
伝達線対Ｉ／Ｏ２，＊Ｉ／Ｏ２を共通データバスＤ１，
＊Ｄ１へ接続する。転送ゲートトランジスタＴ３０ａ′
，Ｔ３０ｂ′は制御信号ＩＳ２Ｎ′に応答して内部デー
タ伝達線対Ｉ／Ｏ２，＊Ｉ／Ｏ２を共通データバスＤ０
，＊Ｄ０へ接続する。
【０２８８】転送ゲートトランジスタＴ４１ａ′および
Ｔ４１ｂ′は制御信号ＩＳ２Ｎ′に応答して内部データ
伝達線対Ｉ／Ｏ３，＊Ｉ／Ｏ３を共通データバスＤ１，
＊Ｄ１へ接続する。転送ゲートトランジスタＴ４０ａ′
およびＴ４０ｂ′は制御信号ＩＳ３Ｎ′に応答して内部
データ伝達線対Ｉ／Ｏ３，＊Ｉ／Ｏ３を共通データバス
Ｄ０，＊Ｄ０へ接続する。
【０２８９】図３１は制御信号ＩＳ０（−１）′〜ＩＳ
３（−１）′に関連する入出力選択回路の構成を示す図
である。図３１において、転送ゲートトランジスタＴ１
０ａ′およびＴ１０ｂ′は制御信号ＩＳ０（−１）′に
応答して内部データ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０を共
通データバスＤ０，＊Ｄ０へ接続する。転送ゲートトラ
ンジスタＴ１３ａ′およびＴ１３ｂ′は制御信号ＩＳ２
（−１）に応答して内部データ伝達線対Ｉ／Ｏ０，＊Ｉ
／Ｏ０を共通データバスＤ１，＊Ｄ１へ接続する。
【０２９０】転送ゲートトランジスタＴ２０ａ′および
Ｔ２０ｂ′は、制御信号ＩＳ１（−１）′に応答して内
部データ伝達線対Ｉ／Ｏ１，＊Ｉ／Ｏ１を共通データバ
スＤ０，＊Ｄ０へ接続する。転送ゲートトランジスタＴ
２３ａ′およびＴ２３ｂ′は、制御信号ＩＳ３（−１）
に応答して内部データ伝達線対Ｉ／Ｏ１，＊Ｉ／Ｏ１を
共通データバスＤ１，＊Ｄ１へ接続する。
【０２９１】転送ゲートトランジスタＴ３３ａ′および
Ｔ３３ｂ′は制御信号ＩＳ０（−１）に応答して内部デ
ータ伝達線対Ｉ／Ｏ２，＊Ｉ／Ｏ２を共通データバスＤ
１，＊Ｄ１へ接続する。転送ゲートトランジスタＴ３０
ａ′およびＴ３０ｂ′は、制御信号ＩＳ２（−１）′に
応答して内部データ伝達線対Ｉ／Ｏ２，＊Ｉ／Ｏ２を共
通データバスＤ０，＊Ｄ０へ接続する。
【０２９２】転送ゲートトランジスタＴ４３ａ′および
Ｔ４３ｂ′は制御信号ＩＳ１（−１）′に応答して内部
データ伝達線対Ｉ／Ｏ３，＊Ｉ／Ｏ３を共通データバス
Ｄ１，＊Ｄ１へ接続する。転送ゲートトランジスタＴ４
０ａ′およびＴ４０ｂ′は、制御信号ＩＳ３（−１）′
に応答して内部データ伝達線対Ｉ／Ｏ３，＊Ｉ／Ｏ３を
共通データバスＤ０，＊Ｄ０に接続する。
【０２９３】図３２は制御信号ＩＳ０（−２）′〜ＩＳ
３（−２）′に関連する入出力選択回路の構成を示す図
である。
【０２９４】図３２において、転送ゲートトランジスタ
Ｔ１０ａ′およびＴ１０ｂ′は制御信号ＩＳ０（−２）
′に応答して内部データ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０
を共通データバスＤ０，＊Ｄ０に接続する。転送ゲート
トランジスタＴ１４ａ′およびＴ１４ｂ′は制御信号Ｉ
Ｓ１（−２）′に応答して内部データ伝達線対Ｉ／Ｏ０
，＊Ｉ／Ｏ０を共通データバスＤ１，＊Ｄ１へ接続する
。
【０２９５】転送ゲートトランジスタＴ２０ａ′および
Ｔ２０ｂ′は制御信号ＩＳ１（−２）′に応答して内部
データ伝達線対Ｉ／Ｏ１，＊Ｉ／Ｏ１を共通データバス
Ｄ０，＊Ｄ０へ接続する。転送ゲートトランジスタＴ２
４ａ′およびＴ２４ｂ′は制御信号ＩＳ２（−２）′に
応答して内部データ伝達線対Ｉ／Ｏ１，＊Ｉ／Ｏ１を共
通データバスＤ１，＊Ｄ１へ接続する。
【０２９６】転送ゲートトランジスタＴ３０ａ′および
Ｔ３０ｂ′は制御信号ＩＳ２（−２）′に応答して内部
データ伝達線対Ｉ／Ｏ２，＊Ｉ／Ｏ２を共通データバス
Ｄ０，＊Ｄ０へ接続する。転送ゲートトランジスタＴ３
４ａ′およびＴ３４ｂ′は制御信号ＩＳ３（−２）′に
応答して内部データ伝達線対Ｉ／Ｏ２，＊Ｉ／Ｏ２を共
通データバスＤ１，＊Ｄ１へ接続する。
【０２９７】転送ゲートトランジスタＴ４４ａ′および
Ｔ４４ｂ′は制御信号ＩＳ０（−２）′に応答して内部
データ伝達線対Ｉ／Ｏ３，＊Ｉ／Ｏ３を共通データバス
Ｄ１，＊Ｄ１へ接続する。転送ゲートトランジスタＴ４
０ａ′およびＴ４０ｂ′は制御信号ＩＳ３（−２）′に
応答して内部データ伝達線対Ｉ／Ｏ３，＊Ｉ／Ｏ３を共
通データバスＤ０，＊Ｄ０へ接続する。次に動作につい
て説明する。
【０２９８】不良ビットが存在しない場合または内部列
アドレスＣＡが第１の不良列アドレスＣＢ１よりも小さ
い場合には、アドレス比較回路８１および８２からの出
力信号Ｓ０′およびＳ１′はともに“Ｈ”である。この
場合、図２８に示す入出力信号の関係から、内部列アド
レスＣＡの下位２ビット（Ｃ１′，Ｃ０′）の（Ｌ，Ｌ
）、（Ｌ，Ｈ）、（Ｈ，Ｌ）、（Ｈ，Ｈ）のそれぞれの
組合わせに対して制御信号ＩＳ０′，ＩＳ１′，ＩＳ２
′，およびＩＳ３′がそれぞれ発生される。
【０２９９】さらに、図２９に示す第２の回路７１２ｂ
′において、内部列アドレスＣＡが第１の不良列アドレ
スＣＢ１よりも２以上小さい場合には、制御信号Ｓ０（
−１）′およびＳ１（−１）′がともに“Ｌ”であるた
め、制御信号ＩＳ０Ｎ′〜ＩＳ３Ｎ′がそれぞれ制御信
号ＩＳ０′〜ＩＳ３′に対応して発生されて“Ｈ”とな
る。
【０３００】内部列アドレスＣＡが第１の不良列アドレ
スＣＢ１よりも１小さい場合には、制御信号Ｓ０（−１
）′が“Ｈ”となり、かつＳ１（−１）′が“Ｌ”とな
る。この場合には、制御信号ＩＳ０（−１）′〜ＩＳ３
（−１）がそれぞれ制御信号ＩＳ０′〜ＩＳ３′に対応
して発生されて“Ｈ”となる。
【０３０１】内部列アドレスＣＡが第１の不良列アドレ
スＣＢ１よりも１小さい場合にありかつ第２の不良列ア
ドレスＣＢ２に対しても１小さい場合には、制御信号Ｓ
０（−１）′およびＳ１（−１）′がともに“Ｈ”とな
る。この場合には、制御信号ＩＳ０（−２）′〜ＩＳ３
（−２）′が制御信号ＩＳ０〜ＩＳ３に対応してそれぞ
れ発生される。
【０３０２】内部列アドレスＣＡが第１の不良列アドレ
スＣＢ１以上にありかつ第２の不良列アドレスＣＢ２よ
りも小さい場合には、アドレス比較回路８１および８２
から発生される出力信号Ｓ０′は“Ｌ”、かつＳ１′が
“Ｈ”となる。この場合においては、図２８に示す信号
の関係表から、内部列アドレスＣＡの下位２ビット（Ｃ
１′，Ｃ０′）の（Ｌ，Ｌ）、（Ｌ，Ｈ）、（Ｈ，Ｌ）
、（Ｈ，Ｈ）の状態に対して、制御信号ＩＳ１′、ＩＳ
２′、ＩＳ３′、およびＩＳ０′がそれぞれ“Ｈ”とな
る。
【０３０３】この状態においては、図２９に示す第１の
回路７１２ｂにおいては、内部列アドレスＣＡが第２の
不良列アドレスＣＢ２よりも２以上小さい場合には、制
御信号ＩＳ０Ｎ′〜ＩＳ３Ｎ′が制御信号ＩＳ０′〜Ｉ
Ｓ３′に対応して“Ｈ”となる。内部列アドレスＣＡが
第２の不良列アドレスＣＢ２よりも１小さい場合には、
制御信号ＩＳ０（−１）′〜ＩＳ３（−１）′が制御信
号ＩＳ０′〜ＩＳ３′に対応して“Ｈ”となる。
【０３０４】内部列アドレスＣＡが第２の不良列アドレ
スＣＢ２以上の場合には、アドレス比較回路８１および
８２の出力Ｓ０′およびＳ１′はともに“Ｌ”となるた
め、図２８より、内部列アドレスＣＡの下位２ビット（
Ｃ１′，Ｃ０′）の（Ｌ，Ｌ）、（Ｌ，Ｈ）、（Ｈ，Ｌ
）、（Ｈ，Ｈ）の状態に対して制御信号ＩＳ２′，ＩＳ
３′，ＩＳ０′，ＩＳ１′がそれぞれ“Ｈ”となる。
【０３０５】この制御信号ＩＳ２′、ＩＳ３′、ＩＳ０
′、およびＩＳ１′のそれぞれの“Ｈ”に対応して、制
御信号ＩＳ２Ｎ′、ＩＳ３Ｎ′、ＩＳ０Ｎ′、およびＩ
Ｓ１Ｎ′が“Ｈ”となる。
【０３０６】次に、具体的な例について説明する。ビッ
ト線ＢＬ２，＊ＢＬ２およびＢＬ４，＊ＢＬ４に接続さ
れるメモリセルに不良ビットが存在した場合を考える。 このとき、第１の不良コラムプログラム回路８３にプロ
グラムされる第１の不良列アドレスＣＢ１は“２”、第
２の不良コラムプログラム回路８４にプログラムされる
第２の不良列アドレスＣＢ２は実際の不良列アドレスよ
りも１小さい“３”となる。
【０３０７】外部列アドレスが“０”にあり、第１のコ
ラムデコーダ１５におけるデコーダ回路ＣＤ０が選択さ
れた場合、第２のコラムデコーダ１６′におけるＮＡＮ
Ｄ回路ＮＡ０′、ＮＡ１′、ＮＡ２′およびＮＡ３′が
選択される。この場合には、選択ゲートトランジスタＴ
ｒ０，Ｔｒ０′〜Ｔｒ３，Ｔｒ３′がオン状態となり、
ビット線対ＢＬ０，＊ＢＬ０〜ＢＬ３，＊ＢＬ３が内部
データ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０〜Ｉ／Ｏ３，＊Ｉ
／Ｏ３へそれぞれ接続される。内部列アドレスＣＡは“
０”にあるため、Ｃ１′＝Ｃ０′＝“Ｌ”であり、また
Ｓ０′＝Ｓ１′＝“Ｈ”となる。この状態においては、
制御信号ＩＳ０′が“Ｈ”となる。
【０３０８】また、内部列アドレスＣＡは第１の不良列
アドレスＣＢ１よりも２以上小さいため、Ｓ０（−１）
′＝Ｓ１（−１）′＝“Ｌ”となり、制御信号ＩＳ０Ｎ
′が“Ｈ”となる。したがって、この場合においては、
図３０に示す入出力選択回路において、転送ゲートトラ
ンジスタＴ１０ａ′，Ｔ１０ｂ′、Ｔ２１ａ′，Ｔ２１
ｂ′がオン状態となり、内部データ伝達線対Ｉ／Ｏ０，
＊Ｉ／Ｏ０、Ｉ／Ｏ１，＊Ｉ／Ｏ１がそれぞれ共通デー
タバスＤ０，＊Ｄ０、Ｄ１，＊Ｄ１へ接続される。 ビット線対ＢＬ０，＊ＢＬ０およびＢＬ１，＊ＢＬ１が
選択される。
【０３０９】外部列アドレスが“１”にあり、第１のコ
ラムデコーダ１５におけるデコーダ回路ＣＤ１が選択さ
れた場合、第２のコラムデコーダ１６′においてＮＡＮ
Ｄ回路ＮＡ１′、ＮＡ２′、ＮＡ３′、およびＮＡ４′
が選択される。このとき、選択ゲートトランジスタＴｒ
１，Ｔｒ１′〜Ｔｒ４，Ｔｒ４′がオン状態となり、ビ
ット線対ＢＬ１，＊ＢＬ１、ＢＬ２，＊ＢＬ２、ＢＬ３
，＊ＢＬ３、およびＢＬ４，＊ＢＬ４が内部データ伝達
線対Ｉ／Ｏ１，＊Ｉ／Ｏ１、Ｉ／Ｏ２，＊Ｉ／Ｏ２、Ｉ
／Ｏ３，＊Ｉ／Ｏ３、およびＩ／Ｏ０，＊Ｉ／Ｏ０へそ
れぞれ接続される。
【０３１０】内部列アドレスＣＡは“１”であり、Ｃ１
＝“Ｌ”、Ｃ０＝“Ｈ”、Ｓ０′＝Ｓ１′＝“Ｈ”であ
り、図２７に示す第１の回路７１２ａ′から制御信号Ｉ
Ｓ１′が発生される。
【０３１１】内部列アドレスＣＡはまた、第１の不良列
アドレスＣＢ１より１小さいため、Ｓ０（−１）′＝“
Ｈ”、かつＳ１（−１）′＝“Ｌ”となり、制御信号Ｉ
Ｓ１（−１）′が“Ｈ”となる。したがって、図３１に
示す入出力選択回路において、転送ゲートトランジスタ
Ｔ２０ａ′，Ｔ２０ｂ′、Ｔ４３ａ′，Ｔ４３ｂ′がオ
ン状態となり、内部データ伝達線対Ｉ／Ｏ１，＊Ｉ／Ｏ
１、Ｉ／Ｏ３，＊Ｉ／Ｏ３がそれぞれ共通データバスＤ
０，＊Ｄ０、Ｄ１，＊Ｄ１に接続される。ビット線対Ｂ
Ｌ１，＊ＢＬ１およびＢＬ３，＊ＢＬ３が選択される。
【０３１２】外部列アドレスが“２”であり、第１のコ
ラムデコーダ１５においてデコーダ回路ＣＤ２が選択さ
れた場合、第２のコラムデコーダ１６′においてＮＡＮ
Ｄ回路ＮＡ２′、ＮＡ３′、ＮＡ４′、およびＮＡ５′
が選択され、選択ゲートトランジスタＴｒ２，Ｔｒ２′
〜Ｔｒ５，Ｔｒ５′がオン状態となる。この結果、内部
データ伝達線対Ｉ／Ｏ２，＊Ｉ／Ｏ２、Ｉ／Ｏ３，＊Ｉ
／Ｏ３、Ｉ／Ｏ０，＊Ｉ／Ｏ０、Ｉ／Ｏ１，＊Ｉ／Ｏ１
とビット線対ＢＬ２，＊ＢＬ２、ＢＬ３，＊ＢＬ３、Ｂ
Ｌ４，＊ＢＬ４、およびＢＬ５，＊ＢＬ５がそれぞれ接
続される。
【０３１３】内部列アドレスＣＡは“２”であるため、
Ｃ１′＝“Ｈ”、Ｃ０′＝“Ｌ”、Ｓ０′＝“Ｌ”、Ｓ
１′＝“Ｈ”となる。この場合には、図２７に示す第１
の回路からは制御信号ＩＳ３′が発生される。
【０３１４】内部列アドレスＣＡは第１の不良列アドレ
スＣＢ１に等しくかつ第２の不良列アドレスＣＢ２より
も１小さいため、Ｓ０（−１）′＝“Ｌ”、Ｓ１（−１
）＝“Ｈ”となり、図２９に示す第２の回路７１２ｂ′
からは制御信号ＩＳ３（−１）′が発生される。したが
って、図３１に示す入出力選択回路において、転送ゲー
トトランジスタＴ２３ａ′，Ｔ２３ｂ′、およびＴ４０
ａ′，Ｔ４０ｂ′がオン状態となり、内部データ伝達線
対Ｉ／Ｏ３，＊Ｉ／Ｏ３、およびＩ／Ｏ１，＊Ｉ／Ｏ１
がそれぞれ共通データバスＤ０，＊Ｄ０、およびＤ１，
＊Ｄ１に接続される。ビット線対ＢＬ３，＊ＢＬ３およ
びＢＬ５，＊ＢＬ５が選択される。
【０３１５】外部列アドレスが“３”であり、第１のコ
ラムデコーダ１５においてデコーダ回路ＣＤ３が選択さ
れた場合、第２のコラムデコーダ１６′においてＮＡＮ
Ｄ回路ＮＡ３′、ＮＡ４′、ＮＡ５′、およびＮＡ６′
が選択される。この場合においては、選択ゲートトラン
ジスタＴｒ３，Ｔｒ３′〜Ｔｒ６，Ｔｒ６′がオン状態
となり、内部データ伝達線対Ｉ／Ｏ３，＊Ｉ／Ｏ３、Ｉ
／Ｏ０，＊Ｉ／Ｏ０、Ｉ／Ｏ１，＊Ｉ／Ｏ１、およびＩ
／Ｏ２，＊Ｉ／Ｏ２とビット線対ＢＬ３，＊ＢＬ３、Ｂ
Ｌ４，＊ＢＬ４、ＢＬ５，＊ＢＬ５、およびＢＬ６，＊
ＢＬ６がそれぞれ接続される。
【０３１６】内部列アドレスＣＡは“３”であるため、
Ｃ１′＝“Ｈ”、Ｃ０′＝“Ｈ”、Ｓ０′＝Ｓ１′＝“
Ｌ”となり、制御信号ＩＳ１′が“Ｈ”となる。
【０３１７】また、内部列アドレスＣＡは第２の不良列
アドレスＣＢ２と等しいため、Ｓ０（−１）′＝“Ｌ”
、かつＳ１（−１）′＝“Ｌ”となり、第１の回路７１
２ｂ′からは制御信号ＩＳ１Ｎ′が発生される。 したがって、図３０に示す入出力選択回路において、ト
ランジスタＴ２０ａ′，Ｔ２０ｂ′、およびＴ３１ａ′
，Ｔ３１ｂ′がオン状態となり、内部データ伝達線対Ｉ
／Ｏ１，＊Ｉ／Ｏ１、およびＩ／Ｏ２，＊Ｉ／Ｏ２がそ
れぞれ共通データバスＤ０，＊Ｄ０、およびＤ１，＊Ｄ
１に接続される。ビット線対ＢＬ５，＊ＢＬ５およびＢ
Ｌ６，＊ＢＬ６が選択される。
【０３１８】外部列アドレスが“４”にあり、第１のコ
ラムデコーダ１５におけるデコーダ回路ＣＤ４が選択さ
れた場合、第２のコラムデコーダ１６′におけるＮＡＮ
Ｄ回路ＮＡ４′、ＮＡ５′、ＮＡ６′、およびＮＡ７′
が選択され、選択ゲートトランジスタＴｒ４，Ｔｒ４′
〜Ｔｒ７，Ｔｒ７′がオン状態となる。この場合には、
内部データ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０、Ｉ／Ｏ１，
＊Ｉ／Ｏ、Ｉ／Ｏ２，＊Ｉ／Ｏ２、およびＩ／Ｏ３，＊
Ｉ／Ｏ３とビット線対ＢＬ４，＊ＢＬ４、ＢＬ５，＊Ｂ
Ｌ５、ＢＬ６，＊ＢＬ６、およびＢＬ７，＊ＢＬ７がそ
れぞれ接続される。
【０３１９】内部列アドレスＣＡは“４”であるため、
Ｃ１′＝“Ｌ”、Ｃ０′＝“Ｌ”、Ｓ０′＝Ｓ１′＝“
Ｌ”となり図２７に示す第１の回路７１２ａ′からは制
御信号ＩＳ２′が発生される。
【０３２０】内部列アドレスＣＡは第２の不良列アドレ
スＣＢ２以上であるため、Ｓ０（−１）′＝“Ｌ”、Ｓ
１（−１）′＝“Ｌ”となり、図２９に示す第２の回路
７１２ｂ′からは制御信号ＩＳ２Ｎ′が発生される。し
たがって、図３０に示す入出力選択回路において、トラ
ンジスタＴ３０ａ′，Ｔ３０ｂ′、およびＴ４１ａ′，
Ｔ４１ｂ′がオン状態となり、内部データ伝達線対Ｉ／
Ｏ２，＊Ｉ／Ｏ２、Ｉ／Ｏ３，＊Ｉ／Ｏ３がそれぞれ共
通データバスＤ０，＊Ｄ０、Ｄ１，＊Ｄ１に接続される
。ビット線対ＢＬ６，＊ＢＬ６およびＢＬ７，＊ＢＬ７
が選択される。
【０３２１】次に、４対の内部データ伝達線対から１対
の内部データ伝達線対のみを選択することにより３列の
不良列を救済するための構成について説明する。
【０３２２】図３３は、３列の不良列を救済する構成に
おいて用いられるアドレス比較部分の構成を示す図であ
る。図３３において、アドレス比較回路ブロックは、第
１、第２および第３のアドレス比較回路８５ａ、８５ｂ
、および８５ｃと、第１、第２および第３の不良コラム
プログラム回路８７ａ、８７ｂおよび８７ｃを含む。 このアドレス比較回路８５ａ〜８５ｃは図１に示すアド
レス比較回路と同様の構成である。第１の不良コラムプ
ログラム回路８７ａは、最小の不良列アドレスを記憶す
る。第２の不良コラムプログラム回路８７ｂは、中間の
不良列アドレスよりも１つ小さい列アドレス（第２の不
良列アドレス）を格納する。第３の不良コラムプログラ
ム回路８７ｃには、最大の不良列アドレスよりも２つ小
さいアドレス（第３の不良列アドレス）ＣＢ３が格納さ
れる。
【０３２３】図３４（Ａ）および図３４（Ｂ）は、この
３列の不良列を救済するための入出力選択制御回路７１
２の具体的構成の一例を示す図である。図３４（Ａ）に
おいて、入出力選択制御回路７１２の入力段を構成する
第１の回路７１２ａ″は、アドレス比較回路８５ａから
の制御信号Ｓ０″の相補信号＊Ｓ０″とアドレス比較回
路８５ｂからの制御信号Ｓ１″を受けるゲート回路ＧＥ
２３と、ゲート回路ＧＥ２３の出力と、アドレス比較回
路８５Ｃからの制御信号Ｓ２″を受けるゲート回路ＧＡ
１７と、ゲート回路ＧＡ１７の出力を受けるインバータ
回路ＩＶ５０と、アドレス比較回路８５ｂからの制御信
号Ｓ１″を受けるインバータ回路ＩＶ５１とを含む。ゲ
ート回路ＧＥ２３は、与えられた信号の排他的論理和を
行なう。ゲート回路ＧＡ１７は、受けた信号の論理積を
実行する。インバータ回路ＩＶ５０は制御信号Ｓ０Ｘ″
を発生し、かつインバータ回路ＩＶ５１は制御信号＊Ｓ
１Ｘ″を出力する。
【０３２４】図３４（Ｂ）において、入出力選択制御回
路７１２の出力段を構成する第２の回路７１２ｂ″は、
与えられた信号に対し排他的論理和演算を実行する２入
力ゲート回路ＧＥ１３〜ＧＥ２０と、与えられた信号に
対し論理積演算を実行する２入力ゲート回路ＧＡ１３〜
ＧＡ１６を含む。ゲート回路ＧＥ１３は、制御信号Ｓ０
Ｘ″と列アドレス信号ビットＣ０″とを受ける。ゲート
回路ＧＥ１４は列アドレスビットＣ０″およびＣ１″を
受ける。ゲート回路ＧＥ１５は、ゲート回路ＧＥ１４の
出力と制御信号Ｓ１Ｘ″を受ける。ゲート回路ＧＡ１３
は、ゲート回路ＧＥ１３およびＧＥ１５の出力を受ける
。ゲート回路ＧＡ１３から選択制御信号ＩＳ０″が発生
される。
【０３２５】ゲート回路ＧＥ１６は制御信号＊ＳＯＸ″
と列アドレスビットＣ０″とを受ける。ゲート回路ＧＥ
１７は、制御信号Ｓ１Ｘ″と列アドレスビットＣ１″と
を受ける。ゲート回路ＧＡ１４はゲート回路ＧＥ１６お
よびＧＥ１７の出力を受ける。
【０３２６】ゲート回路ＧＡ１４から制御信号ＩＳ１″
が発生される。ゲート回路ＧＥ１８は、制御信号ＳＯＸ
″と列アドレスビットＣ０″とを受ける。ゲート回路Ｇ
Ｅ１９は列アドレスビットＣ０″およびＣ１″を受ける
。ゲート回路ＧＥ２０はゲート回路ＧＥ１９の出力と制
御信号＊Ｓ１Ｘ″とを受ける。ゲート回路ＧＡ１５はゲ
ート回路ＧＥ１８およびＧＥ２０の出力を受ける。ゲー
ト回路ＧＡ１５から制御信号ＩＳ２″が発生される。
【０３２７】ゲート回路ＧＥ２１は、制御信号＊Ｓ０Ｘ
″と列アドレスビットＣ０″とを受ける。ゲート回路Ｇ
Ｅ２２は、制御信号＊Ｓ１Ｘ″と列アドレスビットＣ１
″とを受ける。ゲート回路ＧＡ１６は、ゲート回路ＧＥ
２１およびＧＥ２２の出力を受ける。ゲート回路ＧＡ１
６から制御信号ＩＳ３″が発生される。
【０３２８】図３５は図３４（Ａ）および図３４（Ｂ）
に示す入出力選択制御回路の入出力信号の関係を一覧に
して示す図である。図３５に見られるように、データア
ドレスビットＣ１″，Ｃ０″および制御信号Ｓ０″、Ｓ
１″、Ｓ２″の組合わせにより、制御信号ＩＳ０″〜Ｉ
Ｓ３″のうちのいずれか１つが発生される。
【０３２９】図３６は、この３列の不良列を救済するた
めの入出力選択回路の構成を示す図である。図３６にお
いて、転送ゲートトランジスタＴ１０ａ″，Ｔ１０ｂ″
は制御信号ＩＳ０″に応答して内部データ伝達線対Ｉ／
Ｏ０，＊Ｉ／Ｏ０を共通データバスＤ０，＊Ｄ０へ接続
する。転送ゲートトランジスタＴ２０ａ″，Ｔ２０ｂ″
は制御信号ＩＳ１″に応答して内部データ伝達線対Ｉ／
Ｏ１，＊Ｉ／Ｏ１を共通データバスＤ０，＊Ｄ０へ接続
する。
【０３３０】転送ゲートトランジスタＴ３０ａ″，Ｔ３
０ｂ″は制御信号ＩＳ２″に応答して内部データ伝達線
対Ｉ／Ｏ２，＊Ｉ／Ｏ２を共通データバスＤ０，＊Ｄ０
へ接続する。転送ゲートトランジスタＴ４０ａ″，Ｔ４
０ｂ″は制御信号ＩＳ３″に応答して内部データ伝達線
対Ｉ／Ｏ３，＊Ｉ／Ｏ３を共通データバスＤ０，＊Ｄ０
へ接続する。次に動作について説明する。
【０３３１】不良ビットが存在しない場合、または内部
列アドレスＣＡが第１の不良列アドレスまたは第１の不
良コラムプログラム回路８７ａにプログラムされた第１
の不良列アドレスＣＢ１よりも小さい場合には、アドレ
ス比較回路８５ａ〜８５ｃからの出力信号Ｓ０″，Ｓ１
″，およびＳ２″はともに“Ｈ”となる。この場合、図
３４（Ａ）および図３４（Ｂ）に示す入出力選択制御回
路７１２（７１２ａ″，７１２ｂ″）においては、内部
列アドレスＣＡの下位２ビット（Ｃ１″，Ｃ０″）の（
Ｌ，Ｌ）、（Ｌ，Ｈ）、（Ｈ，Ｌ）、および（Ｈ，Ｈ）
の状態に対して制御信号ＩＳ０″、ＩＳ１″、ＩＳ２″
、およびＩＳ３″がそれぞれ発生される。
【０３３２】内部列アドレスＣＡが第１の不良列アドレ
スＣＢ１以上でありかつ第２の不良列アドレスＣＢ２よ
りも小さい場合には、第１のアドレス比較回路８５ａの
出力信号Ｓ０″は“Ｌ”、第２および第３のアドレス比
較回路８５ｂおよび８５ｃからの出力信号Ｓ１″および
Ｓ２″は“Ｈ”となる。この場合、図３５より、内部列
アドレスＣＡの下位２ビット（Ｃ１″，Ｃ０″）の各状
態（Ｌ，Ｌ）、（Ｌ，Ｈ）、（Ｈ，Ｌ）、および（Ｈ，
Ｈ）に対して制御信号ＩＳ１″、ＩＳ２″、ＩＳ３″、
およびＩＳ０″がそれぞれ発生される。
【０３３３】内部列アドレスＣＡが第２の不良列アドレ
スＣＢ２以上でありかつ第３の不良列アドレスＣＢ３よ
りも小さい場合には、第１および第２のアドレス比較回
路８５ａおよび８５ｂの出力信号Ｓ０″およびＳ１″は
“Ｌ”となり、第３のアドレス比較回路８５ｃの出力信
号Ｓ２″は“Ｈ”となる。したがって、図３５より、内
部列アドレスＣＡの下位２ビット（Ｃ１″，Ｃ０″）の
状態（Ｌ，Ｌ）、（Ｌ，Ｈ）、（Ｈ，Ｌ）、および（Ｈ
，Ｈ）に対して制御信号ＩＳ２″、ＩＳ３″、ＩＳ０″
、およびＩＳ１″がそれぞれ発生される。
【０３３４】内部列アドレスＣＡが第３の不良列アドレ
スＣＢ３以上の場合には、アドレス比較回路８５ａ〜８
５ｃからの出力信号Ｓ０″、Ｓ１″、およびＳ２″はす
べて“Ｌ”である。この場合、図３５より、内部列アド
レスＣＡの下位２ビット（Ｃ１″，Ｃ０″）の各状態（
Ｌ，Ｌ）、（Ｌ，Ｈ）、（Ｈ，Ｌ）、および（Ｈ，Ｈ）
に対して制御信号ＩＳ３″、ＩＳ０″、ＩＳ１″、およ
びＩＳ２″がそれぞれ発生される。
【０３３５】たとえば、今ビット線対ＢＬ１，＊ＢＬ１
、ＢＬ２，＊ＢＬ２、およびＢＬ６，＊ＢＬ６に接続さ
れるメモリセルに不良ビットが存在した場合を考える。 この場合、第１の不良列アドレスＣＢ１は“１”、第２
の不良列アドレスＣＢ２は“１”、および第３の不良列
アドレスＣＢ３は“４”となる。
【０３３６】外部列アドレスが“０”であり、第１のコ
ラムデコーダ１５においてデコーダ回路ＣＤ０が選択さ
れた場合、第２のコラムデコーダ１６′においてＮＡＮ
Ｄ回路ＮＡ０′、ＮＡ１′、ＮＡ２′およびＮＡ３′が
選択される。この場合、トランジスタＴｒ０，Ｔｒ０′
〜Ｔｒ３，Ｔｒ３′がオン状態となり、内部データ伝達
線対Ｉ／Ｏ０，＊Ｉ／Ｏ０〜Ｉ／Ｏ３，＊Ｉ／Ｏ３がビ
ット線対ＢＬ０，＊ＢＬ０，〜ＢＬ３，＊ＢＬ３にそれ
ぞれ接続される。
【０３３７】内部列アドレスＣＡは“０”にあるため、
Ｃ１″＝Ｃ０″＝“Ｌ”、Ｓ０″＝Ｓ１″＝Ｓ２″＝“
Ｈ”となる。この場合、図３４（Ａ）および図３４（Ｂ
）に示す入出力選択制御回路７１２において、制御信号
ＩＳ０″が発生される。この場合、図３６において、転
送ゲートトランジスタＴ１０ａ″，Ｔ１０ｂ″がオン状
態となり、内部データ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０が
共通データバスＤ０，＊Ｄ０へ接続される。ビット線対
ＢＬ０，＊ＢＬ０が選択される。
【０３３８】外部列アドレスが“１”第１のコラムデコ
ーダ１５においてデコーダ回路ＣＤ１が選択された場合
、第２のコラムデコーダ１６′においてＮＡＮＤ回路Ｎ
Ａ１′、ＮＡ２′、ＮＡ３′、およびＮＡ４′が選択さ
れ、選択ゲートトランジスタＴｒ１，Ｔｒ１′〜Ｔｒ４
，Ｔｒ４′がオン状態となる。この状態においては、内
部データ伝達線対Ｉ／Ｏ１，＊Ｉ／Ｏ１、Ｉ／Ｏ２，＊
Ｉ／Ｏ２、Ｉ／Ｏ３，＊Ｉ／Ｏ３、およびＩ／Ｏ０，＊
Ｉ／Ｏ０とビット線対ＢＬ１，＊ＢＬ１、ＢＬ２，＊Ｂ
Ｌ２、ＢＬ３，＊ＢＬ３、およびＢＬ４，＊ＢＬ４がそ
れぞれ接続される。
【０３３９】内部列アドレスＣＡは“１”であるため、
Ｃ１″＝“Ｌ”、Ｃ０″＝“Ｈ”、Ｓ０″＝Ｓ１″＝“
Ｌ”、かつＳ２″＝“Ｈ”となり、制御信号ＩＳ３″が
図３４（Ｂ）に示す第２の回路７１２ｂ″から発生され
る。この場合、転送ゲートトランジスタＴ４０ａ″，Ｔ
４０ｂ″がオン状態となり、内部データ伝達線対Ｉ／Ｏ
３，＊Ｉ／Ｏ３が共通データバスＤ０，＊Ｄ０へ接続さ
れる。この場合、ビット線対ＢＬ３，＊ＢＬ３が入出力
回路へ接続される。
【０３４０】外部列アドレスが“２”であり、第１のコ
ラムデコーダ１５においてデコーダ回路ＣＤ２が選択さ
れた場合、第２のコラムデコーダ１６′においてＮＡＮ
Ｄ回路ＮＡ２′，ＮＡ３′、ＮＡ４′、およびＮＡ５′
が選択され、選択ゲートトランジスタＴｒ２，Ｔｒ２′
〜Ｔｒ５，Ｔｒ５′がオン状態となる。この状態におい
ては、内部データ伝達線対Ｉ／Ｏ２，＊Ｉ／Ｏ２、Ｉ／
Ｏ３，＊Ｉ／Ｏ３、Ｉ／Ｏ０，＊Ｉ／Ｏ０、およびＩ／
Ｏ１，＊Ｉ／Ｏ１とビット線対ＢＬ２，＊ＢＬ２、ＢＬ
３，＊ＢＬ３、ＢＬ４，＊ＢＬ４、およびＢＬ５，ＢＬ
５がそれぞれ接続される。
【０３４１】内部列アドレスＣＡが“２”であるため、
Ｃ１″＝“Ｈ”、Ｃ０″＝“Ｌ”、Ｓ０″＝Ｓ１″＝“
Ｌ”、かつＳ２″＝“Ｈ”となり、制御信号ＩＳ０″が
第２の回路７１２ｂ″より発生される。この状態におい
ては転送ゲートトランジスタＴ１０ａ″，Ｔ１０ｂ″が
オン状態となり、ビット線対ＢＬ４，＊ＢＬ４が内部デ
ータ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０を介して共通データ
バスＤ０，＊Ｄ０に接続される。
【０３４２】外部列アドレスが“３”にあり、第１のコ
ラムデコーダ１５においてデコーダ回路ＣＤ３が選択さ
れた場合、第２のコラムデコーダ１６′においてＮＡＮ
Ｄ回路ＮＡ３′、ＮＡ４′、ＮＡ５′、およびＮＡ６′
が選択され、選択ゲートトランジスタＴｒ３，Ｔｒ３′
〜Ｔｒ６，Ｔｒ６′がオン状態となる。この状態におい
ては、内部データ伝達線対Ｉ／Ｏ３，＊Ｉ／Ｏ３、Ｉ／
Ｏ０，＊Ｉ／Ｏ０、Ｉ／Ｏ１，＊Ｉ／Ｏ１、Ｉ／Ｏ２，
＊Ｉ／Ｏ２がビット線対ＢＬ３，＊ＢＬ３、ＢＬ４，＊
ＢＬ４、ＢＬ５，＊ＢＬ５、およびＢＬ６，＊ＢＬ６が
それぞれ接続される。
【０３４３】内部列アドレスＣＡは“３”であるため、
Ｃ１″＝“Ｈ”、Ｃ０″＝“Ｈ”、Ｓ０″＝Ｓ１″＝“
Ｌ”、かつＳ２″＝“Ｈ”となり、図３４（Ｂ）に示す
第２の回路７１２ｂ″からは制御信号ＩＳ１″が発生さ
れる。この状態においては、図３６において転送ゲート
トランジスタＴ２０ａ″，Ｔ２０ｂ″がオン状態となり
、ビット線対ＢＬ５，＊ＢＬ５が内部データ伝達線対Ｉ
／Ｏ１，＊Ｉ／Ｏ１を介して共通データバスＤ０，＊Ｄ
０に接続される。
【０３４４】外部列アドレスが“４”であり、第１のコ
ラムデコーダ１５においてデコーダ回路ＣＤ４が選択さ
れた場合、第２のコラムデコーダ１６′においてＮＡＮ
Ｄ回路ＮＡ４′、ＮＡ５′、ＮＡ６′、およびＮＡ７′
が選択される。この場合、選択ゲートトランジスタＴｒ
３，Ｔｒ３′〜Ｔｒ６，Ｔｒ６′がオン状態となり、内
部データ伝達線対Ｉ／Ｏ３，＊Ｉ／Ｏ３、Ｉ／Ｏ０，＊
Ｉ／Ｏ０、Ｉ／Ｏ１，＊Ｉ／Ｏ１、Ｉ／Ｏ２，＊Ｉ／Ｏ
２とビット線対ＢＬ３，＊ＢＬ３、ＢＬ４，＊ＢＬ４、
ＢＬ５，＊ＢＬ５、およびＢＬ６，＊ＢＬ６がそれぞれ
接続される。
【０３４５】内部列アドレスＣＡは“３”であり、Ｃ１
″＝“Ｈ”、Ｃ０″＝“Ｈ”、Ｓ０″＝Ｓ１″＝“Ｌ”
、かつＳ２″＝“Ｈ”となり、図３５に示す信号関係の
表より、第２の回路７１２ｂ″から制御信号ＩＳ１″が
発生される。この場合、ビット線対ＢＬ５，＊ＢＬ５が
内部データ伝達線対Ｉ／Ｏ１，＊Ｉ／Ｏ１を介して共通
データバスＤ０，＊Ｄ０に接続される。
【０３４６】外部列アドレスが“４”であり、第１のコ
ラムデコーダ１５においてデコーダ回路ＣＤ４が選択さ
れた場合、第２のコラムデコーダ１６′においては、Ｎ
ＡＮＤ回路ＮＡ４′、ＮＡ５′、ＮＡ６′、およびＮＡ
７′が選択され、選択ゲートトランジスタＴｒ４，Ｔｒ
４′〜Ｔｒ７，Ｔｒ７′がオン状態となる。この状態に
おいては、内部データ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０、
Ｉ／Ｏ１，＊Ｉ／Ｏ１、Ｉ／Ｏ２，＊Ｉ／Ｏ２、Ｉ／Ｏ
３，＊Ｉ／Ｏ３とビット線対ＢＬ４，＊ＢＬ４、ＢＬ５
，＊ＢＬ５、ＢＬ６，＊ＢＬ６、ＢＬ７，＊ＢＬ７がそ
れぞれ接続される。
【０３４７】内部列アドレスＣＡが“４”であるため、
Ｃ１″＝Ｃ０″＝“Ｌ”、かつＳ０″＝Ｓ１″＝Ｓ２″
＝“Ｌ”となる。この状態においては、図３４（Ａ）お
よび図３４（Ｂ）に示す入出力選択制御回路７１２（７
１２ａ″，７１２ｂ″）からは制御信号ＩＳ３″が発生
される。したがって、図３６に示す入出力選択回路にお
いて、転送ゲートトランジスタＴ４０ａ″，Ｔ４０ｂ″
がオン状態となり、ビット線対ＢＬ７，＊ＢＬ７が内部
データ伝達線対Ｉ／Ｏ３，＊Ｉ／Ｏ３を介して共通デー
タバスＤ０，＊Ｄ０に接続される。
【０３４８】以下、列アドレスが１増加するごとに、ビ
ット線対が順次内部データ伝達線対を介して共通データ
バスＤ０，＊Ｄ０へ接続される。このとき選択される内
部データ伝達線対は制御信号ＩＳ１″〜ＩＳ３″により
決定され、この制御信号は列アドレスの下位２ビットＣ
１″，Ｃ０″により決定される。
【０３４９】上述のような付加的な選択制御回路を設け
ておけば、内部に存在する不良列の数に応じて半導体記
憶装置のデータ入出力ビット数を設定することができ、
製品歩留のより高い半導体記憶装置を得ることができる
。
【０３５０】この構成は、さらに多ビットの構成に拡張
することができる。たとえば、５対のビット線対を同時
に選択するように構成するには、第２のコラムデコーダ
１６′に含まれるＮＡＮＤ回路が５つのデコーダ回路の
出力を受けるように接続される。このとき冗長用に１ビ
ット線対を割当てた場合には、任意の隣接または外部列
アドレスに対応する４ビットのメモリセルへの同時アク
セスが可能となり、通常の半導体記憶装置に用いられて
いるニブルモードまたはスタティックモードに代わる高
速モードとしても利用することができる。すなわち、任
意の外部列アドレスに応答して４ビットを同時に選択し
、この４ビットの同時に選択されたメモリセルを順次た
とえば最下位２ビットの列アドレスが規定するビット線
対からまたは内部データ出力線対の番号順に順次１ビッ
トの入出力バッファ（入出力回路）に接続する構成とす
れば、高速でデータの書込み／読出しを行なうことので
きる半導体記憶装置を得ることができる。
【０３５１】図３７はこの欠陥救済機能を備える半導体
記憶装置の列選択系のさらに他の構成例を概略的に示す
図である。図３７においてメモリセルアレイは２つのブ
ロックＭＢ１およびＭＢ２に分割される。
【０３５２】メモリセルブロックＭＢ１およびＭＢ２に
対して第２のコラムデコーダ１６ａおよび１６ｂが設け
られる。第１のメモリブロックＭＢ１は奇数番号のビッ
ト線対を含み、第２のメモリブロックＭＢ２は偶数番号
のビット線対を含む。この構成においては、１つのデコ
ーダ回路ＣＤｉが選択された場合、各メモリセルブロッ
クＭＢ１およびＭＢ２からそれぞれ１列が選択される。 メモリセルブロックＭＢ１の選択されたビット線対は内
部データ伝達線対Ｉ／Ｏ１，＊Ｉ／Ｏ１に接続される。 メモリセルブロックＭＢ２の選択されたビット線対は内
部データ伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０に接続される。 内部データ伝達線対Ｉ／Ｏ１，＊Ｉ／Ｏ１およびＩ／Ｏ
０，＊Ｉ／Ｏ０はＩ／Ｏ選択制御ブロック７０に接続さ
れる。この選択制御ブロック７０は、２対の内部データ
伝達線対Ｉ／Ｏ０，＊Ｉ／Ｏ０、およびＩ／Ｏ１，＊Ｉ
／Ｏ１のうちの一方を共通データバスＣＤＢ，＊ＣＤＢ
へ接続する。したがって、この図３７に示す回路構成に
おいても、１つのデコーダ回路により同時に選択される
ビット線対の組を変更することができ、図１４に示す構
成の場合と同様１列の不良列を救済することができる。
【０３５３】なお、上述の構成においては、入出力選択
回路７２の出力を入出力回路７へ伝達しているが、この
構成は、入出力回路７の入出力を入出力選択回路７２に
より選択して入出力バッファへ接続する構成としてもよ
く、また入出力回路７の内部においてこのデータ選択動
作を実行する構成としてもよい。
【０３５４】図３８はこの発明のさらに他の実施例であ
る半導体記憶装置の構成例を示す図である。図３８に示
す半導体記憶装置は図４９に示す半導体記憶装置の改良
を与える。図３８に示す半導体記憶装置のメモリセルア
レイは、ブロック１ａ，１ｂ，１ｃ，および１ｄの４つ
のブロックに分割される。メモリセルブロック１ａ〜１
ｄの各々に対応して、ノーマルローデコーダ３０ａ〜３
０ｄおよびスペアローデコーダ３１ａ〜３１ｄが設けら
れる。これらのローデコーダ３０ａ〜３０ｄおよび３１
ａ〜３１ｄの各々へはローアドレスバッファ２から内部
行アドレスが伝達される。
【０３５５】メモリセルブロック１ａ〜１ｄの各々に対
応してスペアロー（冗長ロー）メモリセルアレイ１０ａ
〜１０ｄが設けられる。さらに、各メモリセルアレイブ
ロックとデータの入出力を行なうために、（センスアン
プ＋Ｉ／Ｏ）ブロック６ａ〜６ｄが各メモリセルブロッ
ク１ａ〜１ｄに対応して設けられる。
【０３５６】図３８に示す半導体記憶装置はさらに、メ
モリセルブロック１ａ〜１ｄに対して共通に設けられる
第１のコラムデコーダ１５および第２のコラムデコーダ
１６を含む。第１のコラムデコーダ１５および第２のコ
ラムデコーダ１６の各メモリセルブロックにおける列選
択動作は上述の実施例の場合と同様である。
【０３５７】メモリセルブロック１ａ〜１ｄ各々のデー
タの入出力を行なうために入出力回路７ａおよび７ｂが
設けられる。入出力回路７ｂはメモリセルブロック１ａ
および１ｂとブロック６ａおよび６ｂを介してデータの
入出力を行なう。入出力回路７ｂは、ブロック６ｃおよ
び６ｄを介してメモリセルブロック１ｃおよび１ｄとデ
ータの入出力を行なう。
【０３５８】メモリセルブロック１ａ〜１ｄ各々に対応
して、不良列を救済するためにＩ／Ｏ選択制御ブロック
７０ａ〜７０ｄがそれぞれ設けられる。Ｉ／Ｏ選択制御
ブロック７０ａはメモリセルブロック１ａにおける不良
列の救済を行なう。Ｉ／Ｏ選択制御ブロック７０ｂはメ
モリセルブロック１ｂにおける不良列の救済を行なう。 Ｉ／Ｏ制御ブロック７０ｃおよび７０ｄはそれぞれメモ
リセルブロック１ｃおよび１ｄの不良列の救済を行なう
。
【０３５９】この図３８に示す構成においては、コラム
デコーダ１５および１６はそれぞれメモリセルブロック
１ａ〜１ｄに対して共通に設けられているが、Ｉ／Ｏ選
択制御ブロック７０ａ〜７０ｄが各メモリセルブロック
１ａ〜１ｄに対して独立にそれぞれ設けられているため
、各メモリセルブロック１ａ〜１ｄにおいて不良列の救
済を独立に実行することができる。したがって、図４９
に示す従来の半導体記憶装置の構成と比べ、冗長コラム
メモリセルアレイの利用効率を大幅に改善することがで
きる。各メモリセルブロックにおける冗長列の救済動作
は上で説明した不良列救済動作と同様であるため、その
説明は繰り返さない。
【０３６０】入出力回路７ａおよび７ｃからのデータＤ
１およびＤ２（共通データバス）はそのまま外部ピン端
子に接続される構成であってもよく、またさらに図示し
ない別の入出力回路により選択動作が行なわれ、一方の
データバス上のデータのみが外部ピン端子に接続される
構成であってもよい。
【０３６１】また、この図３８に示す半導体記憶装置の
構成においては、メモリセルブロック１ａ〜１ｄのすべ
てが動作状態となるのではなく、一方側の２つの隣接す
るメモリセルブロック（１ａおよび１ｂまたは１ｃおよ
び１ｄ）、またさらに１つのメモリセルブロックのみが
選択的に活性化される構成であってもよい。また、この
場合には、活性化されるメモリセルブロックに従って、
一方の入出力回路のみが活性化される。
【０３６２】図３９は、この発明に従う不良ビット救済
機能を備える半導体記憶装置のさらに他の実施例の構成
を概略的に示す図である。図３９においては、不良行を
救済するための構成が示される。図３９において、メモ
リセルアレイブロック１ａ〜１ｄ各々に対して冗長コラ
ムメモリセルアレイ１１ａ〜１１ｄがそれぞれ設けられ
る。メモリセルブロック１ａ〜１ｄに対して共通にコラ
ムアドレスバッファ４およびノーマルコラムデコーダ５
ａが設けられ、冗長コラムメモリセルアレイ１１ａ〜１
１ｄに対して共通にスペアコラムデコーダ５ｂが設けら
れる。各メモリセルブロック１ａ〜１ｄに対して（セン
スアンプ＋Ｉ／Ｏ）ブロック６ａ〜６ｄが設けられる。 （センスアンプ＋Ｉ／Ｏ）ブロック６ａおよび６ｂに対
して入出力回路７ａが設けられ、（センスアンプ＋Ｉ／
Ｏ）ブロック６ｃおよび６ｄに対して共通に入出力回路
７ｂが設けられる。
【０３６３】入出力回路７ａにおける内部データ伝達線
対選択動作を実行するために、Ｉ／Ｏ選択制御回路ブロ
ック７０ａが設けられ、入出力回路７ｂにおける内部デ
ータ伝達線対選択動作を行なうためにＩ／Ｏ選択制御回
路ブロック７０ｂが設けられる。
【０３６４】メモリセルブロック１ａおよび１ｂに対し
て共通にローデコーダ３００ａが設けられ、メモリセル
ブロック１ｃおよび１ｄに対して共通にローデコーダ３
００ｂが設けられる。ローデコーダ３００ａおよび３０
０ｂへはローアドレスバッファ２から内部行アドレスが
伝達される。
【０３６５】図４０は図３９に示すローデコーダ３００
（３００ａおよび３００ｂの一方）の構成を概略的に示
す図である。図４０において、ローデコーダ３００ａは
、内部行アドレスをデコードするためのＮＡＮＤ型デコ
ード回路ＲＤ０〜ＲＤ３、…と、デコード回路ＲＤ０〜
ＲＤ３、…の出力に応答してメモリセルブロック１ａお
よび１ｂからそれぞれ１本のワード線（図示せず）を選
択するためのＮＡＮＤ回路ＮＡ０〜ＮＡ３、…を含む。 デコーダ３００ａは、デコード回路をｎ個およびＮＡＮ
Ｄ回路をｎ＋１個含んでいるが、この図４０においては
、４個のデコード回路と対応の４個のＮＡＮＤ回路が代
表的に示される。メモリセルブロック１ａには偶数行ア
ドレスのワード線が配置され、メモリセルブロック１に
は奇数行アドレスのワード線が配置される。この構成に
おいては、１つの行デコード回路が選択された場合、メ
モリセルブロック１ａおよび１ｂからそれぞれ１本のワ
ード線が選択される。
【０３６６】メモリセルブロック１ａおよび１ｂは（セ
ンスアンプ＋Ｉ／Ｏ）ブロック６ａおよび６ｂを介して
Ｉ／Ｏ選択制御ブロック７０ａへ接続される。Ｉ／Ｏ選
択制御ブロック７０ａは、内部ローアドレスＲＡの一部
に応答してメモリセルブロック１ａおよび１ｂのいずれ
か一方のメモリセルを選択して共通データバスＣＤＢ，
＊ＣＤＢへ接続する。Ｉ／Ｏ選択制御ブロック７０ａの
選択制御動作は、与えられる制御信号が内部行アドレス
ＲＡおよび不良行アドレスとなる点が異なっているだけ
であり、その動作は前述の不良列救済時の動作と同様で
ある。
【０３６７】図３９および図４０に示す構成に従えば、
１つのメモリセルブロックからデータが読出されるだけ
であるが（このとき何ビットのデータが読出されるかは
任意である）、いずれか一方のメモリセルブロックにお
ける不良行を救済することができる。すなわち、この不
良行より上位の行アドレスと下位の行アドレスとに応じ
てＩ／Ｏ選択制御ブロック７０ａにおける制御動作（選
択動作）を切換えることにより、不良行を避けてメモリ
セルの選択動作を実行することができる。
【０３６８】上述の動作はメモリセルブロック１ｃおよ
び１ｄにおいても同様である。図３９に示す半導体記憶
装置の構成の場合、メモリセルブロック１ａ〜１ｄが同
時に活性化される必要はなく、メモリセルブロック１ａ
およびＩｂまたはメモリセルブロック１ｃおよび１ｄの
いずれか一方のブロックのみが活性化される構成であっ
てもよい。
【０３６９】図４０に示す半導体記憶装置における不良
行の救済動作は図３７に示す記憶装置の場合と同様であ
る。したがって、図３７に示すように、ブロック分割構
成でビット線対を救済する場合、Ｉ／Ｏ選択制御ブロッ
ク７０は、２つのメモリセルブロックに対して１つのみ
を設けるだけでよい。これは１つのメモリセルブロック
からのデータが選択されるからである。また、メモリセ
ルブロック１ａおよび１ｂまたはメモリセルブロック１
ｃおよび１ｄのいずれか一方のブロックのみが活性化さ
れる構成であってもよい。
【０３７０】なお上述の実施例においては半導体回路装
置としては半導体記憶装置を一例として説明している。 しかしながら、この半導体回路装置は、半導体記憶装置
に代えて、少なくとも列状に配置される複数の機能回路
からなる機能ブロックを有する機能ブロックに対しこの
機能ブロックから所望の機能回路を外部からのアドレス
信号により選択する構成であればよい。
【０３７１】図４１は、この発明に従う半導体回路装置
のさらに他の実施例の構成を示す図である。図４１にお
いて、半導体回路装置は、少なくとも列状に配列された
ｎ個の機能回路＃１〜＃ｎを含む機能ブロック１０４を
含む。この機能回路＃１〜＃ｎの各々は所定の機能を実
行する回路であれば、センサおよびそのセンサ出力を所
望の電気信号に変換する信号変換回路であってもよい。 またＣＣＤのような固体撮像素子でもよい。また、この
機能回路＃１〜＃２は所定の演算を実行する演算回路で
あってもよい。半導体回路装置は、この機能ブロック１
０４から所定の機能回路を選択して選択された機能回路
からのデータの書込みおよび／または読出しを実行する
機能を備える。
【０３７２】図４１に示す半導体回路装置は、機能ブロ
ック１０４に含まれる機能回路を指定するための選択信
号を発生する選択信号発生回路１０１と、この選択信号
をデコードして第１のブロック選択信号を発生する第１
のブロック選択回路１０２と、第１のブロック選択信号
に従って機能ブロック１０４から所定の複数の機能回路
を選択する信号を発生する第２のブロック選択回路１０
３を含む。半導体回路装置はさらに、この第２のブロッ
ク選択回路１０３により選択された機能回路を入出力選
択回路１０６へ接続するブロック入出力部１０５と、選
択信号発生回路１０１からの選択信号に応答して入出力
選択回路１０６における選択された機能回路をさらに選
択する入出力選択制御回路１０７とを含む。入出力選択
回路１０６により選択された機能回路は入出力回路１０
８へ接続されてこの装置外部と接続される。
【０３７３】図４１に示す半導体回路装置を図８に示す
半導体記憶装置と対比させると、選択信号発生回路１０
１は、コラムアドレスバッファ４に対応する。第１のブ
ロック選択回路１０２は、第１のコラムデコーダ１５に
対応する。第２のブロック選択回路１０３は、第２のコ
ラムデコーダ１６（１６′）に対応する。ブロック入出
力部１０５は、（センスアンプ＋Ｉ／Ｏ）ブロック６に
含まれるＩ／Ｏゲートブロックに対応する。入出力選択
回路１０６は、入出力選択回路７２に対応する。入出力
選択制御回路１０７は入出力選択制御回路７１に対応し
、入出力回路１０８は入出力回路７に対応する。したが
って、この図４１に示す半導体回路装置の動作は上述の
不良ビット救済時における不良行または不良列選択時の
動作と同様である。すなわち、この図４１に示す半導体
回路装置の動作は、メモリセルアレイ１が機能ブロック
１０４に置換えられただけであり、その詳細な説明は省
略する。
【０３７４】たとえばＣＣＤのように走査線毎にデータ
が読出されるように、機能ブロック１０４における機能
回路＃１〜＃ｎがそれぞれ並列に所定の処理を実行して
おり、そのうちの所定の機能回路の出力を外部でモニタ
または処理する場合、欠陥機能回路からは全く無意味な
処理結果が出力される。このような場合、選択された機
能回路からの出力をさらに処理する構成の場合、ある機
能回路が故障していれば、所望の処理結果を得ることが
できない。このような場合、本発明によればその欠陥機
能回路を除いて残りの機能回路出力のみを用いてある処
理を実行することが可能となり、バックアップ特性に優
れた信号処理システムを構築することができる。
【０３７５】この場合、入出力選択制御回路における不
良列アドレス（不良の機能回路を示すアドレス）を外部
からたとえばＤＩＰスイッチなどでプログラム可能とし
ておけば、大規模な信号処理装置においても本発明は適
用可能である。
【０３７６】また、このような不良列アドレスが外部か
らプログラム可能であるとする構成とすれば、機能ブロ
ック１０４に含まれる機能回路がすべて正常に動作して
いたとしても、この不良列アドレスを設定すれば任意の
機能回路を除いて機能回路の出力を連続して得ることが
可能となり、必要に応じて信号処理の対象を切換えるこ
とのできる柔軟性の高い信号処理システムを得ることが
できる。
【０３７７】なお、図７ないし図９に示すデコーダ回路
も不良ビット（不良機能）救済用に用いることができる
ことは言うまでもない。
【０３７８】
【発明の効果】第１の発明によれば、同時に複数の次段
回路が活性化されかつ同一の次段回路が異なるデコーダ
回路の出力に応答して重複して活性化されるため、同時
に活性化される次段回路の組合わせを自由に設定するこ
とが可能となり、一度の信号入力で同時に選択される次
段回路の組合わせに大きな自由度を与えることが可能と
なる。
【０３７９】第２の発明によれば、メモリセルアレイか
ら同時に複数の行または列が選択されかつ異なるデコー
ダ回路出力に従って同一の行または列が重複して選択さ
れるため、同時に選択される行または列の組合わせを自
由に設定することが可能となり、処理内容に応じて所望
の組合わせの行または列を選択することが可能となり、
高速で演算処理を実行することのできる半導体記憶装置
を得ることができる。
【０３８０】第３の発明によれば、アドレス信号をプリ
デコードしてグループ番号特定信号と要素番号特定信号
とを発生しかつこの両者の活性状態となるビットの数の
和が常に一定とし、このプリデコードにより得られたグ
ループ番号特定信号と要素番号特定信号とに応答して複
数の次段回路を選択するように構成したため、デコーダ
回路の規模を増大させることなく高速で所望の組合わせ
の次段回路を選択することのできる半導体回路装置を得
ることができる。
【０３８１】第４の発明によれば、アドレス信号に応答
して複数の機能回路を同時に選択し、かつこの同時に選
択される複数の機能回路の組合わせを変更可能なように
構成しかつこの同時に選択された複数の機能回路からさ
らに外部アドレスの一部を用いて少なくとも１個の機能
回路を選択しかつこの少なくとも１個の機能回路を選択
する態様を、除去すべき機能回路を示すアドレスと外部
アドレスとの大小に応じて切換えるように構成したため
、不必要な機能回路を選択することなく所望の組合わせ
の機能回路を連続して選択することが可能となる。
【０３８２】第５の発明によれば、外部アドレスに応じ
てメモリセルアレイから複数の行または列を同時に選択
しかつこの同時に選択される行または列の組合わせを変
更可能とし、かつさらに同時に選択されたメモリセルか
らさらに外部アドレスの一部を用いて列を選択するよう
に構成するとともに、不良行または不良列アドレスと選
択行または列アドレスとの大小関係に応じ選択される列
の選択態様を切換えるように構成したので、不良行また
は不良列とデコーダ回路とを切り離すためのリンク素子
を各デコーダ回路出力部に設ける必要がなくなる。また
、不良行または不良列を正常行または正常列で置換える
ために一旦活性状態となったノーマルデコーダを不活性
状態とする必要がなくなり、高速でアクセスすることの
できる半導体記憶装置が得られる。また、リンク素子を
用いていないため、デコーダ出力に設けられるリンク素
子の溶断時における溶断ヒューズに起因する信号線短絡
などの不良を防止することのできる信頼性の高い半導体
記憶装置を得ることができる。
【０３８３】第６の発明においては、第５の発明の効果
に加えて、各メモリセルブロック独立に不良行／不良列
の救済を実行することが可能となり、冗長メモリセルア
レイの利用効率の高い半導体記憶装置を得ることができ
る。
【図面の簡単な説明】
【図１】第２の発明に従う半導体回路装置の一実施例で
ある半導体記憶装置の全体の構成を概略的に示す図であ
る。
【図２】図１に示す半導体記憶装置の列選択系の構成を
具体的に示す図である。
【図３】図２に示す列選択系の変更例を示す図である。
【図４】図２に示す列選択系のさらに他の変更例を示す
図である。
【図５】図１に示す第２のコラムデコーダの他の構成例
を示す図である。
【図６】図５に示すデコーダ回路の入出力信号の関係を
一覧にして示す図である。
【図７】図５に示すデコーダ回路と組合わせて用いられ
る第１のコラムデコーダ回路（プリデコーダ回路）の具
体的構成の一例を示す図である。
【図８】図７に示すプリデコーダ回路の入力アドレスと
第１のプリデコーデッド信号との関係を一覧にして示す
図である。
【図９】図７に示すプリデコーダ回路の入出力信号の関
係を一覧にして示す図である。
【図１０】図１に示す半導体記憶装置のさらに他の実施
例における列選択系およびメモリセルブロックの構成を
概略的に示す図である。
【図１１】第２の発明に従う半導体記憶装置の行選択系
の構成を具体的に示す図である。
【図１２】第２の発明に従う半導体回路装置の他の構成
例を示す図である。
【図１３】第５の発明による半導体記憶装置の全体の構
成の一例を示す図である。
【図１４】図８に示す半導体記憶装置の列選択系の構成
を概略的に示す図である。
【図１５】図９に示す入出力選択制御回路の具体的構成
の一例を示す図である。
【図１６】図９に示すアドレス比較回路の構成の一例を
示す図である。
【図１７】図９に示す不良コラムアドレスプログラム回
路の具体的構成の一例を示す図である。
【図１８】第５の発明に従う半導体記憶装置の他の実施
例における列選択系の構成を概略的に示す図である。
【図１９】図１８に示す列選択系に適用される入出力制
御回路ブロックの構成を概略的に示す図である。
【図２０】図１９に示すアドレス変換回路の入力段の構
成の一例を示す図である。
【図２１】図２０に示す回路の入出力信号の関係を一覧
にして示す図である。
【図２２】図１９に示すアドレス変換回路の出力段の構
成の一例を具体的に示す図である。
【図２３】図１９に示す入出力選択回路の具体的構成の
一例を示す図である。
【図２４】図１９に示す入出力選択回路の具体的構成の
一例を示す図である。
【図２５】図１９に示す入出力選択回路の具体的構成の
一例を示す図である。
【図２６】図１９に示すアドレス比較回路および不良ア
ドレスプログラム回路の他の構成例を概略的に示す図で
ある。
【図２７】図１９に示すアドレス変換回路の入力段の他
の具体的構成の一例を示す図である。
【図２８】図２７に示す回路の入出力信号の関係を一覧
にして示す図である。
【図２９】図２７に示す回路と組合わせて用いられるア
ドレス変換回路の出力段の構成を示す図である。
【図３０】図２４ないし図２７に示す回路と組合わせて
用いられる入出力選択回路の具体的構成を示す図である
。
【図３１】図２４ないし図２７に示す回路と組合わせて
用いられる入出力選択回路の具体的構成を示す図である
。
【図３２】図２４ないし図２７に示す回路と組合わせて
用いられる入出力選択回路の具体的構成を示す図である
。
【図３３】図１９に示す入出力選択制御回路ブロックの
アドレス比較部分の構成のさらに他の実施例を示す図で
ある。
【図３４】図１９に示すアドレス変換回路のさらに他の
構成を示す図である。
【図３５】図３４に示すアドレス変換回路の入出力信号
の関係を一覧にして示す図である。
【図３６】図３４に示すアドレス変換回路と組合わせて
用いられる入出力選択回路の具体的構成を示す図である
。
【図３７】第６の発明に従う半導体記憶装置における列
選択系の構成を示す図である。
【図３８】図３７に示す半導体記憶装置のさらに他の変
更例を示す図である。
【図３９】図３８に示す半導体記憶装置の他の変更例を
示す図である。
【図４０】図３９に示す半導体記憶装置の行選択系の構
成の一例を具体的に示す図である。
【図４１】第４の発明による半導体回路装置の構成の一
例を示す図である。
【図４２】従来の半導体記憶装置の全体の構成を概略的
に示す図である。
【図４３】図４２に示すメモリセルアレイの構成を具体
的に示す図である。
【図４４】図４２に示す半導体記憶装置の列選択系の構
成の一例を具体的に示す図である。
【図４５】従来の半導体記憶装置の他の構成例を示す図
である。
【図４６】図４５に示す半導体記憶装置のコラムデコー
ダに含まれるデコーダ回路の構成の一例を示す図である
。
【図４７】図４６に示す単位コラムデコーダ回路の動作
を示す信号波形図である。
【図４８】従来の半導体記憶装置における単位コラムデ
コーダ回路出力部の他の構成例を示す図である。
【図４９】従来の半導体記憶装置のさらに他の構成例を
示す図である。
【符号の説明】
１，１ａ，１ｂ，１ｃ，１ｄ：メモリセルアレイ２：ロ
ーアドレスバッファ ３：ローデコーダ ３ａ，３０，３０ａ〜３０ｄ：ノーマルローデコーダ３
ｂ，３１，３１ａ〜３１ｄ：スペアローデコーダ４：コ
ラムアドレスバッファ ５：コラムデコーダ ５ａ：ノーマルコラムデコーダ ５ｂ：スペアコラムデコーダ ６：センスアンプ＋Ｉ／Ｏブロック ７，７ａ，７ｂ：入出力回路 １５：第１のコラムデコーダ １６，１６′：第２のコラムデコーダ １９−０〜１９−ｎ＋１：単位デコーダ回路２０−０〜
２０−ｎ＋１、２１−０〜２１−ｎ＋１、２２−０〜２
２−３、２ ５−０〜２５−３：第２のデコーダに含まれるＮＡＮＤ
回路 ３０−０〜３０−３：単位行デコーダ回路ＣＤ０〜ＣＤ
ｎ：単位列デコーダ回路 ＮＡ０〜ＮＡｎ＋１、ＮＡ０′〜ＮＡｎ＋１′：第２の
コラムデコーダに含まれるＮＡＮＤ回路７０：Ｉ／Ｏ選
択制御ブロック ７１：入出力選択制御回路 ７２：入出力選択回路 ８１，８２，８５ａ，８５ｂ，８５ｃ：アドレス比較回
路 ８３，８４，８７ａ，８７ｂ，８７ｃ：不良コラムプロ
グラム回路 ７１２：アドレス変換回路 １０１：選択信号発生回路 １０２：第１のブロック選択回路 １０３：第２のブロック選択回路 １０４：機能ブロック １０５：ブロック入出力部 １０６：入出力選択回路 １０７：入出力選択制御回路 ３００ａ，３００ｂ：第１および第２のローデコーダを
含むローデコーダ

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】　　複数の入力信号に応答して複数の次段
    回路を選択的に活性化するための半導体回路装置であっ
    て、複数のデコーダ回路を含み、前記複数の入力信号に
    応答して前記複数のデコーダ回路のうちの少なくとも１
    個を選択的に活性化するデコーダ手段を備え、前記複数
    のデコーダ回路の各々には前記複数の入力信号の予め定
    められた組合わせが割当てられており、かつ活性化され
    たデコーダ回路は活性化信号を発生し、前記デコーダ手
    段からの活性化信号を受け、該受けた活性化信号に対し
    て予め定められた組合わせの複数の次段回路を選択的に
    活性化する活性化手段を備え、前記活性化手段は異なる
    デコーダ回路からの活性化信号に対して重複して同一の
    次段回路を活性化する手段を含む、半導体回路装置。
  2. 【請求項２】　　各々が情報を記憶するメモリセルが行
    および列からなるマトリクス状に配置されたメモリセル
    アレイ、複数のデコーダ回路を含み、列アドレスに応答
    して前記複数のデコーダ回路のうちの少なくとも１個を
    選択的に活性化する第１のデコーダ手段を備え、活性化
    されたデコーダ回路は活性化信号を発生し、前記第１の
    デコーダ手段からの活性化信号を受け、前記メモリセル
    アレイから該受けた活性化信号に対して予め定められた
    組合わせの複数の列を選択する第２のデコーダ手段を備
    え、前記第２のデコーダ手段は前記第１のデコーダ手段
    の異なるデコーダ回路からの活性化信号に対して重複し
    て同一の列を活性化する手段を含む、半導体回路装置。
  3. 【請求項３】　　所定の関係に従って順次配置される複
    数の次段回路を選択するための半導体回路装置であって
    、前記複数の次段回路の各々はグループ番号と該グルー
    プにおける位置を示す要素番号とを有しており、外部か
    ら与えられる複数ビットのアドレス信号をプリデコード
    し、グループ番号特定信号と要素番号特定信号とを発生
    するプリデコード手段を備え、前記グループ番号特定信
    号と前記要素番号特定信号とはそれぞれ複数ビットから
    なり、かつ前記グループ番号特定信号における活性状態
    のビットの数と前記要素番号特定信号における活性状態
    のビットの数との和は常に同一であり、かつ前記プリデ
    コード手段からの前記グループ番号特定信号と前記要素
    番号特定信号とに応答して前記所定の関係において互い
    に隣接する複数の次段回路を選択するセレクト信号を発
    生するデコード手段を備える、半導体回路装置。
  4. 【請求項４】　　各々が所定の機能を行なう機能回路が
    少なくとも実質的な列状に配置された機能ブロック、外
    部から与えられる複数ビットからなる列アドレスに応答
    して前記機能ブロックから複数の列を選択する第１の列
    選択手段を備え、前記第１の列選択手段は異なる外部列
    アドレスに応答して同一の列を重複して選択する手段を
    含み、前記機能ブロックにおいて不良を示す機能回路を
    含む列を示す不良列アドレスを記憶するための記憶手段
    、前記記憶手段に記憶された不良列アドレスと前記外部
    列アドレスとの大きさを比較し、その大小関係に応じた
    信号を出力する比較手段、前記外部列アドレスの複数ビ
    ットのうちの少なくとも一部のビットに応答して前記第
    １の列選択手段により選択された複数の列からさらに少
    なくとも１本の列を選択する第２の列選択手段、および
    前記比較手段の出力信号に応答して前記第２の列選択手
    段の選択態様を切換え、これにより前記第２の列選択手
    段が前記不良機能回路を含む列を常に非選択状態となす
    ように設定する制御手段を含む、半導体回路装置。
  5. 【請求項５】　　各々が情報を記憶するメモリセルが行
    および列からなるマトリクス状に配置されたメモリセル
    アレイ、外部から与えられる列アドレスに応答して前記
    メモリセルアレイから複数の列を同時に選択する第１の
    列選択手段を備え、前記第１の列選択手段は異なる外部
    列アドレスに応答して同一の列を重複して選択する手段
    を含み、前記メモリセルアレイにおいて不良ビットを含
    む列を示す不良列アドレスを記憶する記憶手段、前記記
    憶手段に記憶された不良列アドレスと前記外部列アドレ
    スとの大きさを比較する比較手段、前記外部列アドレス
    の少なくとも一部に応答して前記第１の列選択手段より
    選択された複数の列からさらに少なくとも１本の列を選
    択する第２の列選択手段、および前記比較手段の出力信
    号に応答して前記第２の列選択手段の選択態様を切換え
    、これにより不良ビットを含む列が常時非選択状態とな
    るようにするための手段を備える、半導体回路装置。
  6. 【請求項６】各々がデータを記憶するメモリセルが行お
    よび列からなるマトリクス状に配列された複数のメモリ
    セルからなる第１のメモリセルブロック、各々がデータ
    を記憶するメモリセルが行および列からなるマトリクス
    状に配列された複数のメモリセルからなる第２のメモリ
    セルブロック、外部から与えられる行アドレスに応答し
    て前記第１および第２のメモリセルブロックからそれぞ
    れ１本の行を選択する第１の行選択手段、前記第１の行
    選択手段は異なる外部行アドレスに従って同一の行を重
    複して選択する手段を含み、前記第１および第２のメモ
    リブロックにおける不良ビットを含む不良行のアドレス
    を記憶する記憶手段、前記外部行アドレスと前記記憶手
    段に記憶された不良行アドレスとの大きさを比較する比
    較手段、外部列アドレスに応答して前記第１および第２
    のメモリセルブロックから対応の列を選択する第１の列
    選択手段、前記外部行アドレスの少なくとも一部に応答
    して前記第１および前記第２のメモリセルブロックから
    選択された列のうち一方のメモリセルブロックの列を選
    択する第２の列選択手段、および前記比較手段の出力信
    号に応答して前記第２の列選択手段の選択態様を切換え
    、これにより前記不良行アドレスが指定する行に含まれ
    るメモリセルを常時非選択状態とするための手段を備え
    る、半導体回路装置。
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