KR20190064098A - 반도체 장치, 및 그의 리페어 동작방법 - Google Patents

반도체 장치, 및 그의 리페어 동작방법 Download PDF

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변희진
송호욱
황선영
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에스케이하이닉스 주식회사
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 교대로 인접하여 배치되는 복수의 제1 신호 라인들 및 복수의 제2 신호 라인들, 상기 제1 및 제2 신호 라인들은 각각 다수의 메인 신호 라인들 및 적어도 하나의 스페어 신호 라인을 포함하고, 상기 제1 신호 라인들의 메인 신호 라인들을 통해 신호를 전송하되, 리페어 정보를 바탕으로, 상기 메인 신호 라인들 및 상기 제1 신호 라인들의 스페어 신호 라인 중, 인접한 신호 라인들로 신호 전송 경로를 시프트하는 제1 신호 전송부, 및 상기 제2 신호 라인들의 메인 신호 라인들을 통해 신호를 전송하되, 상기 리페어 정보를 바탕으로, 상기 메인 신호 라인들 및 상기 제2 신호 라인들의 스페어 신호 라인 중, 인접한 신호 라인들로 신호 전송 경로를 시프트하는 제2 신호 전송부를 제공할 수 있다.

Description

반도체 장치, 및 그의 리페어 동작방법{SEMICONDUCTOR DEVICE, AND REPAIR OPERATION METHOD THEREOF}
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 신호 라인의 불량을 리페어하는 반도체 장치 및 그 동작방법에 관한 것이다.
반도체 산업에서 다수의 반도체 칩들에 대한 패키지 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되어 왔다. 최근 들어서는 전기/전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라 다수의 반도체 칩들을 3차원으로 적층(3D stacking)하기 위한 다양한 패키지 기술들이 개발되고 있다.
멀티 칩 패키지(MCP: Multi-Chip Package)를 만드는 방식 중 하나인 스택(stack) 방식은 적어도 2개 이상의 반도체 칩들을 수직으로 쌓아 올리고, 관통 전극(through electrode) 및 범프(bump)를 이용하여 적층된 반도체 칩들을 상호 접속시킨다. 이러한 스택 패키지는 신호 전달이 관통 전극 및 범프에 의해 형성된 수직 입출력 라인을 통해 이루어지므로 빠른 동작 속도 및 소형화가 가능하다는 장점을 갖는다. 또한, 메모리 소자의 경우에 반도체 집적 공정에서 구현 가능한 메모리 용량보다 2배 이상의 메모리 용량을 갖도록 할 수 있다. 스택 패키지는 메모리 용량 증대는 물론 실장 밀도 및 실장 면적 사용의 효율성 측면에서 이점을 갖는다. 때문에, 스택 패키지에 대한 연구 및 개발이 가속화되고 있다.
도 1은 복수의 반도체 칩들(100)로 이루어진 스택 패키지를 나타내는 단면도이다. 도 1에는 상호 접속되어 적층된 3개의 반도체 칩들(100)이 일례로 도시되어 있다.
각각의 반도체 칩들(100)은 반도체 기판(110) 및 회로층(120)을 포함한다. 반도체 기판(110)은 제1면(111)과 이와 반대되는 제2면(112)을 갖고, 회로층(120)은 반도체 기판(110)의 제1면(111)과 맞닿는 제3면(121) 및 이와 반대되는 제4면(122)을 가진다.
반도체 기판(110)은 실리콘으로 이루어질 수 있고, 회로층(120)에는 칩 설계에 따른 집적 회로(미도시)가 형성될 수 있다. 회로층(120)의 제4면(122) 상에는 복수의 범프들(130)이 형성되고, 반도체 기판(110)에는 각각의 범프들(130)과 동일한 수직 라인 상에서 제1면(111) 및 제2면(112)을 관통하는 복수의 관통 전극들(140)이 형성된다.
관통 전극들(140)은 반도체 기판(110)을 관통하는 비아홀들을 형성하고, 비아홀들을 도전성 물질로 매립하여 형성할 수 있다. 각각의 관통 전극들(140)은 동일한 수직 라인 상에 형성된 범프(130)와 신호 라우팅(signal routing)을 통하여 전기적으로 연결된다.
즉, 반도체 칩들(100)은 범프(130) 및 관통 전극(140)이 상호 연결되도록 스택된다. 스택된 반도체 칩들(100)간 신호 전달은 관통 전극(140) 및 범프(130)에 의해 형성된 수직 입출력 신호 라인을 통해서 이루어진다. 이러한 신호 라인으로는 데이터(data), 어드레스(address), 커맨드(command), 클럭(clock) 또는 전원(VDD, VCC, VSS) 등의 칩 동작에 필요한 신호가 전송될 수 있다.
한편, 반도체 칩들(100)을 스택하거나 다른 시스템 구성 요소들과 함께 패키지하는 과정에서, 범프(130)나 관통 전극(140) 자체가 차단(open)되거나 인접한 신호 라인 간에 단락(short circuit)이 발생할 수 있다. 또는 신호 라인과 볼(ball)이 단락되는 등의 공정 상 불량이 발생할 수 있다. 이러한 불량에 의해 한 두 개의 범프, 관통 전극, 볼 등이 사용하지 못하게 되면, 결국 패키지를 전체를 사용할 수 없게 된다. 또는, 반도체 칩들(100)을 스택하기 전에 테스트를 실시하여 페일로 판정된 범프나 관통 전극을 갖는 반도체 칩(100)은 사용하지 않고 폐기 처분할 수 있다.
그런데, 반도체 칩(100)에는 다수의 범프들(130) 및 관통 전극들(140)이 형성되어 있고 이 중 어느 하나가 불량인데 반도체 칩(100)을 사용하지 못하고 폐기시키면 그 수율이 현저하게 떨어지게 된다. 따라서, 다수의 범프들(130) 및 관통 전극들(140)과 함께 스페어 범프(150) 및 스페어 관통 전극(160)이 포함되어 불량이 발생한 범프 및 관통 전극을 리페어할 수 있다.
본 발명은 불량이 발생하기 쉬운 인접한 신호 라인들을 각각 독립적으로 리페어하여, 회로 면적 증가나 전력 소모를 줄일 수 있는 반도체 장치 및 그 동작방법을 제공하고자 한다.
본 발명의 일실시예에 따른 반도체 장치는, 교대로 인접하여 배치되는 복수의 제1 신호 라인들 및 복수의 제2 신호 라인들, 상기 제1 및 제2 신호 라인들은 각각 다수의 메인 신호 라인들 및 적어도 하나의 스페어 신호 라인을 포함하고; 상기 제1 신호 라인들의 메인 신호 라인들을 통해 신호를 전송하되, 리페어 정보를 바탕으로, 상기 메인 신호 라인들 및 상기 제1 신호 라인들의 스페어 신호 라인 중, 인접한 신호 라인들로 신호 전송 경로를 시프트하는 제1 신호 전송부; 및 상기 제2 신호 라인들의 메인 신호 라인들을 통해 신호를 전송하되, 상기 리페어 정보를 바탕으로, 상기 메인 신호 라인들 및 상기 제2 신호 라인들의 스페어 신호 라인 중, 인접한 신호 라인들로 신호 전송 경로를 시프트하는 제2 신호 전송부를 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 장치는, 제1 반도체 칩을 관통하는 복수의 제1 관통 전극들; 상기 제1 반도체 칩을 관통하고 상기 제1 관통 전극들과 교대로 인접하여 배치되는 복수의 제2 관통 전극들, 상기 제1 및 제2 관통 전극들은 각각 N(N은 자연수)개의 메인 관통 전극들 및 적어도 하나의 스페어 관통 전극을 포함하고; 상기 제1 반도체 칩의 제1 출력 신호들을 각각 상기 제1 관통 전극들의 메인 관통 전극들을 통해 전송하되, 상기 메인 관통 전극들 중 K(K는 N 보다 작거나 같은 자연수) 번째 메인 관통 전극이 불량일 때, 상기 제1 출력 신호들 중 K 번째 내지 마지막 출력 신호들을 각각 K+1 번째 내지 N 번째 메인 관통 전극들 및 상기 스페어 관통 전극을 통해 전송하는 제1 신호 전송부; 및 상기 제1 반도체 칩의 제2 출력 신호들을 각각 상기 제2 관통 전극들의 메인 관통 전극들을 통해 전송하되, 상기 메인 관통 전극들 중 K 번째 메인 관통 전극이 불량일 때, 상기 제2 출력 신호들 중 K 번째 내지 마지막 출력 신호들을 각각 K+1 번째부터 N 번째 메인 관통 전극들 및 상기 스페어 관통 전극을 통해 전송하는 제2 신호 전송부를 포함할 수 있다.
본 기술에 따른 리페어 동작을 적용할 경우, 불량이 발생한 적어도 두 개 이상의 복수의 신호 라인들을 대체하면서도, 이를 위한 신호 라인 배치에 있어 추가적인 부담이 발생하지 않는다. 즉, 다수의 불량을 리페어하는 데에 따른 반도체 장치의 회로 면적 또는 신호 라우팅 복잡도가 증가하는 것을 방지할 수 있으며, 전력적으로도 한 개의 신호 라인을 리페어하는 소모량으로 대응이 가능하다. 또한, 본 발명의 리페어 동작은 다수의 신호 라인에 대응하는 입출력 패드나 관통 전극의 불량을 리페어하는 데에도 효과를 가질 수 있다.
도 1은 복수의 반도체 칩들로 이루어진 스택 패키지를 나타내는 단면도.
도 2a 및 도 2b는 리페어 동작을 수행하는 반도체 칩을 나타내는 블록도.
도 3은 본 발명의 실시예에 따른 반도체 장치를 나타내는 도면.
도 4는 도 3에 도시된 제1 반도체 칩을 나타내는 블록도.
도 5는 도 3에 도시된 제2 반도체 칩을 나타내는 블록도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
도 2a 및 도 2b는 리페어 동작을 수행하는 반도체 칩을 나타내는 블록도이다.
도 2a를 참조하면, 반도체 칩(200)은 신호 전송부(220)와 복수의 관통 전극들(260 및 280)을 포함할 수 있다. 반도체 칩(200)은 도 1에 도시된 복수의 적층된 반도체 칩들 중에 하나 일 수 있으며, 또는 본 발명의 실시예에 따라 단일 패키지일 수도 있다. 따라서, 복수의 관통 전극들(260 및 280) 역시 단일 또는 적층된 패키지에서 신호 라우팅을 위한 범프나 볼 등을 포함할 수 있으며, 아래에서는 관통 전극들(260 및 280)을 일례로 설명하고자 한다.
신호 전송부(220)는 반도체 칩(200)의 출력 라인들(DQ_TX)을 관통 전극들(260 및 280)과 연결하기 위한 복수의 선택부들(240)을 포함할 수 있다. 관통 전극들(260 및 280)은 다수의 메인 관통 전극들(260)과 함께 하나의 스페어 관통 전극(280)을 포함할 수 있다.
예를 들어, 반도체 칩(200)이 N-1개의 출력 라인들(DQ_TX<0:N-2>)을 포함하면, 이에 대응하여 N-1개의 메인 관통 전극들(260)을 포함될 수 있다. 이 때, 신호 전송부(220)는 N-1개의 메인 관통 전극들(260)과 하나의 스페어 관통 전극(280)에 대응하는 N개의 선택부들(240_1 내지 240_N)을 포함할 수 있다. N개의 선택부들(240_1 내지 240_N) 중 하나의 선택부(240_N)가 스페어 관통 전극(280)에 대응할 수 있다.
선택부들(240_1 내지 240_N)은 출력 라인들(DQ_TX<0:N-2>)과 관통 전극들(260 및 280) 사이에 신호 라우팅 경로를 선택한다. 선택부들(240_1 내지 240_N) 각각은 대응하는 출력 라인과 앞 단의 출력 라인으로부터 신호를 입력 받고, 선택 신호(SEL)에 따라 입력된 신호를 선택해 대응하는 관통 전극으로 출력한다. 예를 들어, K(1<K<N) 번째 선택부(240_K)는 K-1 번째 및 K 번째 출력 라인들(DQ_TX<K-2:K-1>)로부터 신호를 입력 받는다. 그리고, K 번째 선택부(240_K)는 대응하는 선택 신호(SEL)에 따라 둘 중 하나의 신호를 선택해, 선택된 신호를 K 번째 메인 관통 전극(260)으로 출력할 수 있다.
반도체 칩(200)이 정상적으로 동작할 때, 즉, 메인 관통 전극들(260)에 불량이 발생하지 않을 때, 제1 내지 제N-1 선택부들(240_1 내지 240_N-1)은 선택 신호들(SEL)에 응답해, 출력 라인들(DQ_TX<0:N-2>)의 신호들을 메인 관통 전극들(260)로 전송할 수 있다. 이때, 제N 선택부(240_N)는 비활성화되어, 스페어 관통 전극(280)은 사용되지 않는다.
반면, 메인 관통 전극들(260)에 불량이 발생하게 되면, 선택 신호들(SEL)이 조절되어 제N 선택부(240_N)가 활성화되고, 스페어 관통 전극(280)이 사용된다. 구체적으로, N-1번째 메인 관통 전극이 불량이면, 제N-1 선택부(240_N-1)가 비활성화되고, 제N 선택부(240_N)-가 활성화된다. 활성화된 제N 선택부(240_N)는 앞 단의 출력 라인(DQ_TX<N-2>)으로부터 스페어 관통 전극(280)으로 신호를 전송할 수 있다.
도 2a는 하나의 스페어 관통 전극(280)를 이용해 페일 메인 관통 전극(260)을 리페어하는 동작을 나타내고 있다. 이는 1-시프트 리페어 기술로 불릴 수 있으며, 복수의 선택부들(240_1 내지 240_N)은 2:1 멀티플렉서를 이용해 구현할 수 있다. 사용 중인 특정 메인 관통 전극(260) 한 개가 차단되거나 전원과 단락되어 불량일 때, 불량인 메인 관통 전극(260)을 건너뛰고 한 개씩 시프트하여 마지막에 스페어 관통 전극(280)을 사용하도록 하는 기술이다. 하지만, 이는 스페어 관통 전극(280)이 한 개뿐이므로, 두 개 이상의 메인 관통 전극들(260)에 불량이 났을 때에는 대응이 어렵다.
도 2b를 참조하면, 반도체 칩(210)은 신호 전송부(230)와 복수의 관통 전극들(270 및 290)을 포함할 수 있다. 신호 전송부(230)는 반도체 칩(210)의 출력 라인들(DQ_TX)을 관통 전극들(270 및 290)과 연결하기 위한 복수의 선택부들(250)을 포함할 수 있다. 관통 전극들(270 및 290)은 다수의 메인 관통 전극들(270)과 함께 두 개의 스페어 관통 전극들(290)을 포함할 수 있다.
예를 들어, 반도체 칩(210)이 N-2개의 출력 라인들(DQ_TX<0:N-3>)을 포함하면, 이에 대응하여 N-2개의 메인 관통 전극들(270)이 포함될 수 있다. 이 때, 신호 전송부(230)는 N-2개의 메인 관통 전극들(270)과 두 개의 스페어 관통 전극들(290)에 대응하는 N개의 선택부들(250_1 내지 250_N)을 포함할 수 있다. N개의 선택부들(250_1 내지 250_N) 중 두 개의 선택부들(250_N-1 및 250_N)이 스페어 관통 전극들(290)에 대응할 수 있다.
도 2a와는 달리, 선택부들(250_1 내지 250_N) 각각은 대응하는 출력 라인과 앞 단 및 그 이전 단의 출력 라인들로부터 신호를 입력 받고, 선택 신호들(SEL)에 따라, 입력된 신호를 선택해 대응하는 관통 전극으로 출력한다. 예를 들어, K'(2<K'<N-1) 번째 선택부(250_K')는 K'-2번째 내지 K'번째 출력 라인들(DQ_TX<K'-3:K'-1>)로부터 신호를 입력 받는다. 그리고, K' 번째 선택부(250_K')는 대응하는 선택 신호(SEL)에 따라 셋 중 하나의 신호를 선택해, 선택된 신호를 K'번째 메인 관통 전극(270)으로 출력할 수 있다.
앞서 설명한 바와 같이, 불량 메인 관통 전극이 발생하지 않을 때에는, 출력 라인들(DQ_TX<0:N-3>)의 신호들이 그대로 메인 관통 전극들(270)로 전송된다. 즉, 선택 신호(SEL)들에 응답해, 제1 내지 제N-2 선택부들(250_1 내지 250_N-2)은 대응하는 출력 라인들(DQ_TX<0:N-3>)의 신호들을 메인 관통 전극(270)들로 전송할 수 있다. 이때, 제N-1 및 제N 선택부들(250_N-1 및 250_N)은 비활성화되어, 스페어 관통 전극들(290)은 사용되지 않는다. 반면, 메인 관통 전극들(270)에 불량이 발생하게 되면, 선택 신호(SEL)들이 조절되어 제N-1 또는 제 N 선택부(250_N-1 또는 250_N)가 활성화되고, 스페어 관통 전극들(290)이 사용된다.
도 2b는 두 개의 스페어 관통 전극들(290)을 이용해 최대 두 개의 페일 관통 전극들, 예를 들면, 제3 및 제N-2 메인 관통전극들을 리페어하는 동작을 나타내고 있다. 메모리 칩(210)에서는 인접한 관통 전극들 또는 하나의 관통 전극이나 인접한 신호 라인 사이에 단락이 발생할 수 있다. 또한, 인접한 신호 라인들 사이에도 단락이 일어날 수 있으며, 이러한 경우 두 개의 관통 전극들을 사용하지 못하게 된다. 이 때에는, 이와 같은 2-시프트 리페어 기술을 통해 페일 관통 전극들을 대체할 수 있다.
하지만, 도 2b에 도시된 것과 같이, 2-시프트 리페어 기술은 스페어 관통 전극들(290) 두 개를 모두 사용할 경우를 대비하여, 앞 단의 출력 신호뿐만 아니라 그 이전 단의 출력 신호의 라인을 끌어와서 입출력을 연결해야 한다. 복수의 선택부들(250_1 내지 250_N)은 3:1 멀티플렉서를 이용해 구현해야 하며, 신호 라인을 설계하는데 있어 부담이 크고, 신호 품질 저하 및 전력 소모의 단점이 있다.
도 3은 본 발명의 실시예에 따른 반도체 장치(300)를 나타내는 도면이다.
본 발명의 실시예에 따라, 반도체 장치(300)는 제1 반도체 칩(310)을 포함할 수 있다. 제1 반도체 칩(310)은 교대로 인접하여 배치되는 복수의 제1 신호 라인들(ML1 및 SL1) 및 복수의 제2 신호 라인들(ML2 및 SL2)을 포함할 수 있다. 제1 신호 라인들(ML1 및 SL1)은 다수의 메인 신호 라인들(ML1) 및 적어도 하나의 스페어 신호 라인(SL1)을 포함할 수 있으며, 제2 신호 라인들(ML2 및 SL2)은 다수의 메인 신호 라인들(ML2) 및 적어도 하나의 스페어 신호 라인(SL2)을 포함할 수 있다.
이 때, 신호 라인들(ML1, SL1, ML2 및 SL2)은 제1 반도체 칩(310)을 관통하는 관통 전극들을 포함할 수 있다. 도 3에는 제1 신호 라인들(ML1 및 SL1) 및 제2 신호 라인들(ML2 및 SL2)이 각각 4개의 메인 신호 라인들과 하나의 스페어 신호 라인을 포함하는 것이 일례로 도시되어 있다. 이는 일 실시예에 따른 것으로, 본 발명이 이에 한정되는 것은 아니다.
제1 반도체 칩(310)은 복수의 출력 신호들(DQ_TX<0:7>)을 제1 신호 라인들(ML1 및 SL1) 및 제2 신호 라인들(ML2 및 SL2)을 통해 전송할 수 있다. 이를 위해, 제1 반도체 칩(310)은 제1 신호 전송부(312) 및 제2 신호 전송부(314)를 포함할 수 있다. 이때, 제1 신호 전송부(312)는 제1 신호 라인들(ML1 및 SL1)을 통해 홀수 번째 출력 신호들(DQ_TX<0,2,4,6>)을 전송하는 반면, 제2 신호 전송부(314)는 제2 신호 라인들(ML2 및 SL2)을 통해 짝수 번째 출력 신호들(DQ_TX<1,3,5,7>)을 전송할 수 있다.
구체적으로, 제1 신호 전송부(312)는 제1 신호 라인들(ML1 및 SL1)의 메인 신호 라인들(ML1)을 통해 신호 전송 경로를 형성하고, 홀수 번째 출력 신호들(DQ_TX<0,2,4,6>)을 각각 전송할 수 있다. 그리고, 메인 신호 라인들(ML1) 중 불량 신호 라인이 발생하면, 제1 신호 전송부(312)는 제1 신호 라인들(ML1 및 SL1)의 스페어 신호 라인(SL1)을 이용해 신호 전송 경로를 시프트할 수 있다. 즉, 리페어 정보(REPAIR)를 바탕으로, 제1 신호 전송부(312)는 메인 신호 라인들(ML1) 및 스페어 신호 라인(SL1) 중 인접한 신호 라인들로 신호 전송 경로를 시프트할 수 있다.
또한, 제2 신호 전송부(314)는 제2 신호 라인들(ML2 및 SL2)의 메인 신호 라인들(ML2)을 통해 신호 전송 경로를 형성하고, 짝수 번째 출력 신호들(DQ_TX<1,3,5,7>)을 각각 전송할 수 있다. 그리고, 메인 신호 라인들(ML2) 중 불량 신호 라인이 발생하면, 제2 신호 전송부(314)는 제2 신호 라인들(ML2 및 SL2)의 스페어 신호 라인(SL2)을 이용해 신호 전송 경로를 시프트할 수 있다. 즉, 리페어 정보(REPAIR)를 바탕으로, 제2 신호 전송부(314)는 메인 신호 라인들(ML2) 및 스페어 신호 라인(SL2) 중 인접한 신호 라인들로 신호 전송 경로를 시프트할 수 있다.
예를 들어, 도 3에 'X' 표시된 것처럼, 제1 신호 라인들(ML1 및 SL1)의 메인 신호 라인들(ML1) 중 세 번째 메인 신호 라인(ML1)에서 불량이 발생한 경우, 제1 신호 전송부(312)는 리페어 정보(REPAIR)를 바탕으로 세 번째 및 네 번째 메인 신호 라인들(ML1)을 통해 형성된 신호 전송 경로를 네 번째 메인 신호 라인(ML1) 및 스페어 신호 라인(SL1)으로 하나씩 시프트할 수 있다. 따라서, 제1 신호 전송부(312)는 다섯 번째, 일곱 번째 출력 신호들(DQ_TX<4, 6>)를 각각 네 번째 메인 신호 라인(ML1) 및 스페어 신호 라인(SL1)을 통해 전송할 수 있다. 제2 신호 전송부(314) 또한 제1 신호 전송부(312)와 유사하게 동작할 수 있으며, 제1 신호 전송부(312) 및 제2 신호 전송부(314)의 구성은 도 4를 통해 보다 더 구체적으로 설명하고자 한다.
도 3을 참조하면, 반도체 장치(300)는 제1 반도체 칩(310)과 상호 접속되어 적층된 제2 반도체 칩(320)을 더 포함할 수 있다.
제2 반도체 칩(320)은 제1 신호 라인들(ML1 및 SL1) 및 제2 신호 라인들(ML2 및 SL2)을 통해 복수의 입력 신호들(DQ_RX<0:7>)을 수신할 수 있다. 이를 위해, 제2 반도체 칩(320)은 제1 신호 수신부(322) 및 제2 신호 수신부(324)를 포함할 수 있다. 이때, 제1 신호 수신부(322)는 제1 신호 라인들(ML1 및 SL1)을 통해 홀수 번째 입력 신호들(DQ_RX<0,2,4,6>)을 수신하는 반면, 제2 신호 수신부(324)는 제2 신호 라인들(ML2 및 SL2)을 통해 짝수 번째 입력 신호들(DQ_RX<1,3,5,7>)을 수신할 수 있다.
제1 신호 수신부(322)는 제1 신호 라인들(ML1 및 SL1)의 메인 신호 라인들(ML1)을 통해 신호 수신 경로를 형성하고, 홀수 번째 입력 신호들(DQ_RX<0,2,4,6>)을 각각 수신할 수 있다. 그리고, 메인 신호 라인들(ML1) 중 불량 신호 라인이 발생하면, 제1 신호 수신부(322)는 제1 신호 라인들(ML1 및 SL1)의 스페어 신호 라인(SL1)을 이용해 신호 수신 경로를 시프트할 수 있다. 즉, 리페어 정보(REPAIR)를 바탕으로, 제1 신호 수신부(322)는 메인 신호 라인들(ML1) 및 스페어 신호 라인(SL1) 중 인접한 신호 라인들로 신호 수신 경로를 시프트할 수 있다.
제2 신호 수신부(324)는 제2 신호 라인들(ML2 및 SL2) 중 메인 신호 라인들(ML2)을 통해 신호 수신 경로를 형성하고, 짝수 번째 입력 신호들(DQ_RX<1,3,5,7>)을 각각 수신할 수 있다. 그리고, 메인 신호 라인들(ML2) 중 불량 신호 라인이 발생하면, 제2 신호 수신부(324)는 제2 신호 라인들(ML2 및 SL2)의 스페어 신호 라인(SL2)을 이용해 신호 수신 경로를 시프트할 수 있다. 즉, 리페어 정보(REPAIR)를 바탕으로, 제2 신호 수신부(324)는 메인 신호 라인들(ML2) 및 스페어 신호 라인(SL2) 중 인접한 신호 라인들로 신호 수신 경로를 시프트할 수 있다.
앞서 예를 든 것과 같이, 제1 신호 라인들(ML1 및 SL1)의 메인 신호 라인들(ML1) 중 세 번째 메인 신호 라인(ML1)에서 불량이 발생한 경우, 제1 신호 수신부(322)는 리페어 정보(REPAIR)를 바탕으로 세 번째 및 네 번째 메인 신호 라인들(ML1)을 통해 형성된 신호 수신 경로를 네 번째 메인 신호 라인(ML1) 및 스페어 신호 라인(SL1)으로 하나씩 시프트할 수 있다. 따라서, 제1 신호 수신부(322)는 다섯 번째, 일곱 번째 입력 신호들(DQ_RX<4, 6>)를 각각 네 번째 메인 신호 라인(ML1) 및 스페어 신호 라인(SL1)을 통해 수신할 수 있다. 제2 신호 수신부(324) 또한 제1 신호 수신부(322)와 유사하게 동작할 수 있으며, 제1 신호 수신부(322) 및 제2 신호 수신부(324)의 구성은 도 5를 통해 보다 더 구체적으로 설명하고자 한다.
물론, 신호 라인들(ML1, SL1, ML2 및 SL2)은 제1 반도체 칩(310) 및 제2 반도체 칩(320) 사이에 전기적으로 연결되어 제1 반도체 칩(310) 및 제2 반도체 칩(320)의 관통 전극들과 동일한 수직 라인선 상에 배치되는 범프들을 포함할 수 있다. 따라서, 리페어 정보(REPAIR)는 복수의 관통 전극들이나 복수의 범프들 중 불량이 발생한 관통 전극 또는 범프에 관한 정보를 포함할 수 있다.
도 3은 반도체 장치(300)가 적층된 제1 반도체 칩(310) 및 제2 반도체 칩(320)을 포함하는 것을 일례로 나타내고 있으나, 본 발명의 실시예에 따라 반도체 장치(300)는 단일 반도체 패키지, 즉, 제1 반도체 칩(310) 또는 제2 반도체 칩(320)을 포함할 수 할 수 있다. 이에 따라, 제1 반도체 칩(310) 또는 제2 반도체 칩(320)은 신호 전송부(312 및 314) 및 신호 수신부(322 및 324)를 모두 포함해 외부의 장치와 신호를 송수신할 수 있다. 제1 반도체 칩(310)은 신호 전송부(312 및 314) 및 신호 수신부(322 및 324)를 모두 포함해 제1 신호 라인들(ML1 및 SL1) 및 제2 신호 라인들(ML2 및 SL2)을 통해 외부의 장치와 신호를 송수신할 수 있다.
본 발명의 실시예에 따른 리페어 동작의 첫 번째 단계로, 동종의 신호 라인들에 대해서 짝수 번째(even number)와 홀수 번째(odd number) 신호 라인들로 그룹을 구분할 수 있다. 즉, 같은 그룹의 신호 라인들이 인접하여 배치되지 않고, 서로 다른 그룹의 신호 라인들이 인접하여 배치될 수 있다. 이 때, 각각의 그룹은 적어도 하나의 스페어 신호 라인을 포함할 수 있다.
그리고, 두 번째 단계에서 불량이 발생하면 각각의 그룹에 대해 1-시프트 리페어 기술을 적용할 수 있다. 하나의 신호 라인이 차단되거나 인접한 신호 라인들이 단락되어 불량이 발생할 수 있다. 인접 신호 라인들이 단락된다 하더라도 다른 그룹에서 각각 하나의 신호 라인에 불량이 발생한 것과 같다.
따라서, 각 그룹에서 신호 라인들을 한 개씩 건너뛰어 스페어 신호 라인으로 불량이 발생한 신호 라인을 리페어할 수 있다. 각 그룹 당 하나씩 총 두 개의 불량 신호 라인들에 대해 대응이 가능할 수 있다. 앞서 설명한 것과 같이, 실제 두 개의 신호 라인들이 단락되어 사용하지 못하게 되는 상황이 쉽게 발생할 수 있는데, 이에 대해 신호 라인의 배치나 회로적인 부담을 늘리지 않으면서 대응할 수 있다.
도 4는 도 3에 도시된 제1 반도체 칩(310)을 나타내는 회로도이다. 제1 반도체 칩(310)은 제1 신호 전송부(312) 및 제2 신호 전송부(314)를 포함할 수 있다.
제1 신호 전송부(312)는 제1 신호 생성부(410) 및 복수의 제1 선택부들(420)을 포함할 수 있다. 제1 신호 생성부(410)는 리페어 정보(REPAIR)에 따라 복수의 제1 선택 신호들(SEL1)을 생성할 수 있다. 복수의 제1 선택부들(420)은 제1 신호 라인들(ML1 및 SL1)에 각각 대응하며, 제1 선택 신호들(SEL1)에 따라 대응하는 신호 라인 또는 앞 단의 신호 라인에 해당하는 신호를 선택해 출력할 수 있다.
도 4에는 제1 반도체 칩(310)이 2N 개의 출력 신호들(DQ_TX<0:2N-1>)을 전송할 때, 제1 신호 전송부(312)가 N 개의 홀수 번째 출력 신호들(DQ_TX<0:2N-2>)을 전송하고, 제2 신호 전송부(314)가 N 개의 짝수 번째 출력 신호들(DQ_TX<1:2N-1>)을 전송하는 것이 일례로 도시되어 있다. 따라서, N 개의 홀수 번째 출력 신호들(DQ_TX<0:2N-2>)에 대응해, 제1 반도체 칩(310)은 N 개의 제1 메인 신호 라인들(ML1)과 적어도 한 개의 제1 스페어 신호 라인(SL1)을 포함할 수 있다. 또한, N 개의 짝수 번째 출력 신호들(DQ_TX<1:2N-1>)에 대응해, 제1 반도체 칩(310)은 N 개의 제2 메인 신호 라인들(ML2)과 적어도 한 개의 제2 스페어 신호 라인(SL2)을 포함할 수 있다.
앞서 설명한 바와 같이, 제1 신호 라인들(ML1 및 SL1) 및 제2 신호 라인들(ML2 및 SL2)은 제1 반도체 칩(310)을 관통하는 제1 관통 전극들(MT1 및 ST1) 및 제2 관통 전극들(MT2 및 ST2)에 대응할 수 있다. 따라서, 제1 관통 전극들(MT1 및 ST2) 역시 N 개의 제1 메인 관통 전극들(MT1)과 적어도 한 개의 제1 스페어 관통 전극(ST1)을 포함하고, 제2 관통 전극들(MT2 및 ST2)들도 N 개의 제2 메인 관통 전극들(MT2)과 적어도 한 개의 제2 스페어 관통 전극(ST2)을 포함할 수 있다.
제1 신호 전송부(312) 홀수 번째 출력 신호들(DQ_TX<0:2N-2>)을 제1 메인 관통 전극들(MT1)을 통해 전송할 수 있다. 이때, 제1 메인 관통 전극들(MT1) 중 K(1≤K≤N) 번째 제1 메인 관통 전극(MT1)이 불량일 때, 홀수 번째 출력 신호들(DQ_TX<0:2N-2>) 중 K 번째 내지 마지막 출력 신호들(DQ_TX<2K-2:2N-2>)을 각각 K+1 번째 내지 N 번째 제1 메인 관통 전극들(MT1) 및 제1 스페어 관통 전극(ST1)을 통해 전송할 수 있다.
도 4에 도시된 실시예에 따라, 제1 신호 전송부(312)는 제1 관통 전극들(MT1 및 ST1)에 대응해 N+1 개의 제1 선택부들(420)을 포함할 수 있다. 이때, N+1 개의 제1 선택부들(420) 중 K'(1<K'<N+1) 번째 제1 선택부(420)는 홀수 번째 출력 신호들(DQ_TX<0:2N-2>) 중 K' 번째 및 K'-1 번째 출력 신호들을 입력 받을 수 있다. 또한, K' 번째 제1 선택부(420)는 대응하는 제1 선택 신호(SEL1)에 응답해, 입력 받은 출력 신호들 중 하나를 선택해 제1 관통 전극들(MT1 및 ST1) 중 K' 번째 관통 전극으로 출력할 수 있다.
반면, N+1 개의 제1 선택부들(420) 중, 첫 번째(K'=1) 제1 선택부(420)는 홀수 번째 출력 신호들(DQ_TX<0:2N-2>) 중 첫 번째 출력 신호(DQ_TX<0>)만 입력 받고, 대응하는 제1 선택 신호(SEL1)에 응답해, 첫 번째 출력 신호(DQ_TX<0>)를 선택적으로 제1 관통 전극들(MT1 및 ST1) 중 첫 번째 관통 전극으로 출력할 수 있다. 마찬가지로, N+1 개의 제1 선택부들(420) 중, 마지막(K'=N+1) 제1 선택부(420)는 홀수 번째 출력 신호들(DQ_TX<0:2N-2>) 중 마지막 출력 신호(DQ_TX<2N-2>)만 입력 받고, 대응하는 제1 선택 신호(SEL1)에 응답해, 마지막 출력 신호(DQ_TX<2N-2>)를 선택적으로 제1 관통 전극들(MT1 및 ST1) 중 마지막 관통 전극, 즉, 제1 스페어 관통 전극(ST1)으로 출력할 수 있다.
본 발명의 실시예에 따른 제1 신호 전송부(312)의 동작을 살펴보면, 제1 메인 관통 전극들(MT1)에 불량이 발생하지 않을 때, 제1 신호 생성부(410)는 리페어 정보(REPAIR)에 따라 복수의 제1 선택 신호들(SEL1)을 모두 활성화하여 출력할 수 있다. 활성화된 제1 선택 신호들(SEL1)에 응답해, 첫 번째 내지 N 번째 제1 선택부들(420)은 각각 첫 번째 내지 N 번째 출력 신호들(DQ_TX<0:2N-2>)을 선택하여 N 개의 제1 메인 관통 전극들(MT1)로 각각 출력할 수 있다. 이때, N+1 번째, 즉, 마지막 제1 선택부(420)에 의해 접지 전압(VSS)이 선택되어 제1 스페어 관통 전극(ST1)으로 출력된다 하더라도 이는 무시될 수 있다.
반면, 제1 메인 관통 전극들(MT1) 중 K(1≤K≤N) 번째 제1 메인 관통 전극(MT1)이 불량일 때, 제1 신호 생성부(410)는 리페어 정보(REPAIR)에 따라 복수의 제1 선택 신호들(SEL1) 중 첫 번째 내지 K 번째 제1 선택 신호들(SEL1)을 활성화하고, K+1 번째 내지 마지막 제1 선택 신호들(SEL1)을 비활성화할 수 있다. 비활성화된 제1 선택 신호들(SEL1)들에 응답해, K+1 번째 내지 N+1 번째 제1 선택부들(420)은 각각 K 번째 내지 N 번째 출력 신호들(DQ_TX<2K-2:2N-2>)을 선택하여 K+1 번째 내지 N 번째 제1 메인 관통 전극들(MT1) 및 제1 스페어 관통 전극(ST1)으로 각각 출력할 수 있다. 따라서, 제1 신호 전송부(312)는 제1 관통 전극들(MT1 및 ST1) 중, 첫 번째 내지 K-1 번째 제1 메인 관통 전극들(MT1)을 통해 첫 번째 내지 K-1 번째 출력 신호들(DQ_TX<0:2K-4)>)을 전송하고, K+1 번째 내지 N 번째 제1 메인 관통 전극들(MT1) 및 제1 스페어 관통 전극(ST1)을 통해 K 번째 내지 N 번째 출력 신호들(DQ_TX<2K-2:2N-2>)을 전송할 수 있다.
이때, 불량 관통 전극에 대응하는 K 번째 제1 선택부(420)의 선택 신호(SEL1)는 활성화 또는 비활성화 될 수 있다. 불량 관통 전극을 통해 어떤 신호가 전송되더라도, 제2 반도체 칩(320)의 제1 신호 수신부(322)에 의해 수신 경로가 시프트되어 무시될 수 있기 때문이다. 이에 대해서는 도 5를 통해 보다 더 구체적으로 설명하고자 한다.
도 4의 제2 신호 전송부(314)는 제1 신호 전송부(312)와 유사하게 동작할 수 있다. 제2 신호 전송부(314)는 출력 신호들(DQ_TX<0:2N-1>) 중 N 개의 짝수 번째 출력 신호들(DQ_TX<1:2N-1>)을 N 개의 제2 메인 관통 전극들(MT2)을 통해 전송할 수 있다. 이를 위해, 제2 신호 전송부(314)는 제2 신호 생성부(430) 및 복수의 제2 선택부들(440)을 포함할 수 있다.
따라서, 제2 메인 관통 전극들(MT2) 중 불량 관통 전극이 발생하지 않으면, 제2 신호 생성부(430)는 리페어 정보(REPAIR)에 따라 복수의 제2 선택 신호들(SEL2)을 활성화할 수 있다. 활성화된 제2 선택 신호들(SEL2)에 응답해, 첫 번째 내지 N 번째 제2 선택부들(440)은 각각 첫 번째 내지 N 번째 출력 신호들(DQ_TX<1:2N-1>)을 선택하여 N 개의 제2 메인 관통 전극들(MT2)로 각각 출력할 수 있다. 이때, N+1 번째, 즉, 마지막 제2 선택부(440)에 의해 접지 전압(VSS)이 선택되어 제2 스페어 관통 전극(ST2)으로 출력된다 하더라도 이는 무시될 수 있다.
반면, 제2 메인 관통 전극들(ML2) 중 K(1≤K≤N) 번째 제2 메인 관통 전극(MT2)에 불량이 발생하면, 제2 신호 생성부(430)는 리페어 정보(REPAIR)에 따라 복수의 제2 선택 신호들(SEL2) 중 K+1 번째 이후의 제2 선택 신호들(SEL2)을 비활성화할 수 있다. 비활성화된 제2 선택 신호들(SEL2)들에 응답해, K+1 번째 내지 N+1 번째 제2 선택부(440)들은 각각 K 번째 내지 N 번째 출력 신호들(DQ_TX<2K-1:2N-1>)을 선택하여 K+1 번째 내지 N 번째 제2 메인 관통 전극들(MT2) 및 제2 스페어 관통 전극(ST2)으로 각각 출력할 수 있다. 따라서, 제2 신호 전송부(314)는 제2 관통 전극들(MT2 및 ST2) 중, 첫 번째 내지 K-1 번째 제2 메인 관통 전극들(MT2)을 통해 첫 번째 내지 K-1 번째 출력 신호들(DQ_TX<1:2K-3)>)을 전송하고, K+1 번째 내지 N 번째 제2 메인 관통 전극들(MT2) 및 제2 스페어 관통 전극(ST2)을 통해 K 번째 내지 N 번째 출력 신호들(DQ_TX<2K-1:2N-1>)을 전송할 수 있다.
도 5는 도 3에 도시된 제2 반도체 칩(320)을 나타내는 회로도이다. 제2 반도체 칩(320)은 제1 신호 수신부(322) 및 제2 신호 수신부(324)를 포함할 수 있다.
제1 신호 수신부(322)는 제1 신호 생성부(510) 및 복수의 제1 선택부들(520)을 포함할 수 있다. 제1 신호 생성부(510)는 리페어 정보(REPAIR)에 따라 복수의 제1 선택 신호들(SEL1')을 생성할 수 있다. 복수의 제1 선택부들(520)은 제1 메인 신호 라인들(ML1)에 각각 대응하며, 제1 선택 신호들(SEL1')에 따라 대응하는 신호 라인 또는 뒷 단의 신호 라인에 해당하는 신호를 선택해 수신할 수 있다.
도 5에는 제2 반도체 칩(320)이 2N 개의 입력 신호들(DQ_RX<0:2N-1>)을 수신할 때, 제1 신호 수신부(322)가 N 개의 홀수 번째 입력 신호들(DQ_RX<0:2N-2>)을 수신하고, 제2 신호 수신부(324)가 N 개의 짝수 번째 입력 신호들(DQ_RX<1:2N-1>)을 수신하는 것이 일례로 도시되어 있다. 따라서, 제 제1 신호 수신부(322)가 N 개의 홀수 번째 입력 신호들(DQ_RX<0:2N-2>)을 N 개의 제1 메인 관통 전극들(MT1)과 적어도 한 개의 제1 스페어 관통 전극(ST1)을 통해 수신하고, 제2 신호 수신부(324)가 N 개의 짝수 번째 입력 신호들(DQ_RX<1:2N-1>)을 N 개의 제2 메인 관통 전극들(MT2)과 적어도 한 개의 제2 스페어 관통 전극(ST2)을 통해 수신할 수 있다.
제1 신호 수신부(322)는 홀수 번째 입력 신호들(DQ_RX<0:2N-2>)을 제1 메인 관통 전극들(MT1)을 통해 수신할 수 있다. 이때, 제1 메인 관통 전극들(MT1) 중 K(1≤K≤N) 번째 제1 메인 관통 전극(MT1)이 불량일 때, 홀수 번째 입력 신호들(DQ_RX<0:2N-2>) 중 K 번째 내지 마지막 압력 신호들(DQ_RX<2K-2:2N-2>)을 각각 K+1 번째 내지 N 번째 제1 메인 관통 전극들(MT1) 및 제1 스페어 관통 전극(ST1)을 통해 수신할 수 있다.
도 5에 도시된 실시예에 따라, 제1 신호 수신부(322)는 제1 메인 관통 전극들(MT1)에 대응해 N 개의 제1 선택부들(520)을 포함할 수 있다. 이때, N 개의 제1 선택부들(520) 중 K 번째 제1 선택부(520)는 제1 관통 전극들(MT1 및 ST1) 중 대응하는 관통 전극 및 이후 단의 관통 전극의 신호들을 수신할 수 있다. 또한, K 번째 제1 선택부(520)는 대응하는 제1 선택 신호(SEL1')에 응답해, 수신 신호들 중 하나를 선택해 K 번째 입력 신호(DQ_RX<2K-2>)로 출력할 수 있다.
본 발명의 실시예에 따른 제1 신호 수신부(322)의 동작을 설명하면, 제1 메인 관통 전극들(MT1) 중 불량 관통 전극이 발생하지 않으면, 제1 신호 생성부(510)는 리페어 정보(REPAIR)에 따라 복수의 제1 선택 신호들(SEL1')을 활성화할 수 있다. 활성화된 제1 선택 신호들(SEL1')에 응답해, 첫 번째 내지 N 번째 제1 선택부들(520)은 각각 N 개의 제1 메인 관통 전극들(MT1)로부터 전송되는 신호를 첫 번째 내지 N 번째 입력 신호들(DQ_RX<0:2N-2>)로 출력할 수 있다.
반면, 제1 메인 관통 전극들(MT1) 중 K 번째 제1 메인 관통 전극(MT1)에 불량이 발생하면, 제1 신호 생성부(510)는 리페어 정보(REPAIR)에 따라 복수의 제1 선택 신호들(SEL1') 중 K 번째 이후의 제1 선택 신호들(SEL1')을 비활성화할 수 있다. 비활성화된 제1 선택 신호들(SEL1')들에 응답해, K 번째 내지 N 번째 제1 선택부들(520)은 K+1 번째 내지 N 번째 제1 메인 관통 전극들(MT1) 및 제1 스페어 관통 전극(ST1)으로부터 전송되는 신호를 K 번째 내지 N 번째 입력 신호들(DQ_RX<2K-2:2N-2>)로 출력할 수 있다. 따라서, 제1 신호 수신부(322)는 제1 관통 전극들(MT1 및 ST1) 중, 첫 번째 내지 K-1 번째 제1 메인 관통 전극들(MT1)을 통해 첫 번째 내지 K-1 번째 입력 신호들(DQ_RX<0:2K-4)>)을 수신하고, K+1 번째 내지 N 번째 제1 메인 관통 전극들(MT1) 및 제1 스페어 관통 전극(ST1)을 통해 K 번째 내지 N 번째 입력 신호들(DQ_RX<2K-2:2N-2>)을 수신할 수 있다.
도 5의 제2 신호 수신부(324)는 제1 신호 수신부(322)와 유사하게 동작할 수 있다. 제2 신호 수신부(324)는 입력 신호들(DQ_RX<0:2N-1>) 중 N 개의 짝수 번째 입력 신호들(DQ_RX<1:2N-1>)을 N 개의 제2 메인 관통 전극들(MT2)을 통해 수신할 수 있다. 이를 위해, 제2 신호 수신부(324)는 제2 신호 생성부(530) 및 복수의 제2 선택부들(540)들을 포함할 수 있다.
따라서, 제2 메인 관통 전극들(MT2) 중 불량 관통 전극이 발생하지 않으면, 제2 신호 생성부(530)는 리페어 정보(REPAIR)에 따라 복수의 제2 선택 신호들(SEL2')을 활성화할 수 있다. 활성화된 제2 선택 신호들(SEL2')에 응답해, 첫 번째 내지 N 번째 제2 선택부들(540)은 각각 N 개의 제1 메인 관통 전극들(MT2)로부터 전송되는 신호를 첫 번째 내지 N 번째 입력 신호들(DQ_RX<1:2N-1>)로 출력할 수 있다.
반면, 제2 메인 관통 전극들(ML2) 중 K 번째 제2 메인 관통 전극(MT2)에 불량이 발생하면, 제2 신호 생성부(530)는 리페어 정보(REPAIR)에 따라 복수의 제2 선택 신호들(SEL2') 중 K 번째 이후의 제2 선택 신호들(SEL2')을 비활성화할 수 있다. 비활성화된 제2 선택 신호들(SEL2')들에 응답해, K 번째 내지 N 번째 제2 선택부(540)들은 각각 K+1 번째 내지 N 번째 제2 메인 관통 전극들(MT2) 및 제2 스페어 관통 전극(ST2)으로부터 전송되는 신호를 K 번째 내지 N 번째 입력 신호들(DQ_RX<2K-1:2N-1>)로 출력할 수 있다. 따라서, 제2 신호 수신부(324)는 제2 관통 전극들(MT2 및 ST2) 중, 첫 번째 내지 K-1 번째 제2 메인 관통 전극들(MT2)을 통해 첫 번째 내지 K-1 번째 입력 신호들(DQ_RX<1:2K-3)>)을 수신하고, K+1 번째 내지 N 번째 제2 메인 관통 전극들(MT2) 및 제2 스페어 관통 전극(ST2)을 통해 K 번째 내지 N 번째 입력 신호들(DQ_RX<2K-1:2N-1>)을 수신할 수 있다.
이상에서 살펴본 봐와 같이, 반도체 장치에서 인접한 관통 전극들 또는 입출력 라인들 사이에 단락이 발생해 각각 불량으로 처리될 수 있다. 이때, 본 발명의 실시예에 따른 리페어 동작은 불량이 발생한 각각의 관통 전극들을 독립적으로 스페어 관통 전극들로 대체할 수 있다. 따라서, 발생 가능성이 높은 복수의 인접한 불량 관통 전극들 간의 불량을 리페어함에 있어, 반도체 장치는 면적이 증가하거나 추가 전력을 소모하지 않고 리페어 동작을 수행할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (20)

  1. 교대로 인접하여 배치되는 복수의 제1 신호 라인들 및 복수의 제2 신호 라인들, 상기 제1 및 제2 신호 라인들은 각각 다수의 메인 신호 라인들 및 적어도 하나의 스페어 신호 라인을 포함하고;
    상기 제1 신호 라인들의 메인 신호 라인들을 통해 신호를 전송하되, 리페어 정보를 바탕으로, 상기 메인 신호 라인들 및 상기 제1 신호 라인들의 스페어 신호 라인 중, 인접한 신호 라인들로 신호 전송 경로를 시프트하는 제1 신호 전송부; 및
    상기 제2 신호 라인들의 메인 신호 라인들을 통해 신호를 전송하되, 상기 리페어 정보를 바탕으로, 상기 메인 신호 라인들 및 상기 제2 신호 라인들의 스페어 신호 라인 중, 인접한 신호 라인들로 신호 전송 경로를 시프트하는 제2 신호 전송부를 포함하는,
    반도체 장치.
  2. 제1항에 있어서,
    상기 제1 신호 전송부 및 상기 제2 신호 전송부 각각은,
    상기 리페어 정보에 따라 복수의 선택 신호들을 생성하는 신호 생성부; 및
    상기 선택 신호들을 각각 입력 받고, 상기 메인 신호 라인들 및 상기 스페어 신호 라인에 각각 대응하는 복수의 선택부들을 포함하는 반도체 장치.
  3. 제2항에 있어서,
    상기 선택 신호들에 각각 응답해, 상기 선택부들은 대응하는 신호 라인 또는 앞 단의 신호 라인에 해당하는 신호를 선택해 출력하는 반도체 장치.
  4. 제2항에 있어서,
    상기 선택부들은 각각 상기 선택 신호들에 응답해 동작하는 멀티플렉서를 포함하는 반도체 장치.
  5. 제1항에 있어서,
    상기 제1 신호 라인들의 메인 신호 라인들을 통해 신호를 수신하되, 상기 리페어 정보를 바탕으로, 상기 메인 신호 라인들 및 상기 제1 신호 라인들의 스페어 신호 라인 중, 인접한 신호 라인들로 신호 수신 경로를 시프트하는 제1 신호 수신부; 및
    상기 제2 신호 라인들의 메인 신호 라인들을 통해 신호를 수신하되, 상기 리페어 정보를 바탕으로, 상기 메인 신호 라인들 및 상기 제2 신호 라인들의 스페어 신호 라인 중, 인접한 신호 라인들로 신호 수신 경로를 시프트하는 제2 신호 수신부를 더 포함하는 반도체 장치.
  6. 제5항에 있어서,
    상기 제1 신호 수신부 및 상기 제2 신호 수신부 각각은,
    상기 리페어 정보에 따라 복수의 선택 신호들을 생성하는 신호 생성부; 및
    상기 선택 신호들을 각각 입력 받고, 상기 메인 신호 라인들에 각각 대응하는 복수의 선택부들을 포함하는 반도체 장치.
  7. 제6항에 있어서,
    상기 선택 신호들에 각각 응답해, 상기 선택부들은 대응하는 신호 라인 또는 뒷 단의 신호 라인에 해당하는 신호를 선택해 수신하는 반도체 장치.
  8. 제1항에 있어서,
    상기 반도체 장치는.
    상기 제1 및 제2 신호 라인들에 대응하는 복수의 범프들을 포함하는 반도체 패키지를 포함하고,
    상기 리페어 정보는 상기 복수의 범프들 중 불량이 발생한 범프에 관한 정보를 포함하는 반도체 장치.
  9. 제1항에 있어서,
    상기 반도체 장치는.
    서로 적층되어 상기 제1 및 제2 신호 라인들을 통해 신호를 전송 및 수신하는 복수의 반도체 칩들을 포함하고,
    상기 반도체 칩들은 각각 상기 제1 및 제2 신호 라인들에 대응하는 복수의 관통 전극들을 포함하는 반도체 장치.
  10. 제9항에 있어서,
    상기 리페어 정보는 상기 복수의 관통 전극들 중 불량이 발생한 관통 전극에 관한 정보를 포함하는 반도체 장치.
  11. 제1 반도체 칩을 관통하는 복수의 제1 관통 전극들;
    상기 제1 반도체 칩을 관통하고 상기 제1 관통 전극들과 교대로 인접하여 배치되는 복수의 제2 관통 전극들, 상기 제1 및 제2 관통 전극들은 각각 N(N은 자연수)개의 메인 관통 전극들 및 적어도 하나의 스페어 관통 전극을 포함하고;
    상기 제1 반도체 칩의 제1 출력 신호들을 각각 상기 제1 관통 전극들의 메인 관통 전극들을 통해 전송하되, 상기 메인 관통 전극들 중 K(K는 N 보다 작거나 같은 자연수) 번째 메인 관통 전극이 불량일 때, 상기 제1 출력 신호들 중 K 번째 내지 마지막 출력 신호들을 각각 K+1 번째 내지 N 번째 메인 관통 전극들 및 상기 스페어 관통 전극을 통해 전송하는 제1 신호 전송부; 및
    상기 제1 반도체 칩의 제2 출력 신호들을 각각 상기 제2 관통 전극들의 메인 관통 전극들을 통해 전송하되, 상기 메인 관통 전극들 중 K 번째 메인 관통 전극이 불량일 때, 상기 제2 출력 신호들 중 K 번째 내지 마지막 출력 신호들을 각각 K+1 번째부터 N 번째 메인 관통 전극들 및 상기 스페어 관통 전극을 통해 전송하는 제2 신호 전송부를 포함하는,
    반도체 장치.
  12. 제11항에 있어서,
    상기 제1 신호 전송부는,
    리페어 정보에 따라 복수의 선택 신호들을 생성하는 신호 생성부; 및
    상기 선택 신호들을 각각 입력 받고, 상기 제1 관통 전극들의 메인 관통 전극들 및 스페어 관통 전극에 각각 대응하는 복수의 선택부들을 포함하는 반도체 장치.
  13. 제12항에 있어서,
    상기 선택 신호들에 각각 응답해, 상기 선택부들은 상기 제1 출력 신호들 중 대응하는 순서 또는 이전 순서의 출력 신호를 선택해 출력하는 반도체 장치.
  14. 제12항에 있어서,
    상기 메인 관통 전극들 중 K 번째 메인 관통 전극이 불량일 때, 상기 신호 생성부는 상기 선택 신호들 중, 첫 번째 내지 K 번째 선택 신호들을 활성화하고, K+1 번째 내지 마지막 선택 신호들을 비활성화하는 반도체 장치.
  15. 제14항에 있어서,
    상기 비활성화된 K+1 번째 내지 마지막 선택 신호들에 응답해, 상기 선택부들 중 K+1 번째 내지 마지막 선택부들은 상기 K 번째 내지 마지막 출력 신호들을 각각 상기 K+1 번째 내지 N 번째 메인 관통 전극들 및 상기 스페어 관통 전극으로 출력하는 반도체 장치.
  16. 제14항에 있어서,
    상기 활성화된 첫 번째 내지 K 번째 선택 신호들에 응답해, 상기 선택부들 중 첫 번째 내지 K 번째 선택부들은 상기 제1 출력 신호들 중 첫 번째 내지 K 번째 출력 신호들을 각각 상기 메인 관통 전극들 중 첫 번째 내지 K 번째 메인 관통 전극들로 출력하는 반도체 장치.
  17. 제11항에 있어서,
    상기 제1 반도체 칩의 제1 입력 신호들을 각각 상기 제1 관통 전극들의 메인 관통 전극들을 통해 수신하되, 상기 메인 관통 전극들 중 K 번째 메인 관통 전극이 불량일 때, 상기 제1 입력 신호들 중 K 번째 내지 마지막 입력 신호들을 각각 K+1 번째 내지 N 번째 메인 관통 전극들 및 상기 스페어 관통 전극을 통해 수신하는 제1 신호 수신부; 및
    상기 제1 반도체 칩의 제2 입력 신호들을 각각 상기 제2 관통 전극들의 메인 관통 전극들을 통해 수신하되, 상기 메인 관통 전극들 중 K 번째 메인 관통 전극이 불량일 때, 상기 제2 입력 신호들 중 K 번째 내지 마지막 입력 신호들을 각각 K+1 번째부터 N 번째 메인 관통 전극들 및 상기 스페어 관통 전극을 통해 수신하는 제2 신호 수신부를 더 포함하는 반도체 장치.
  18. 제17항에 있어서,
    상기 제1 신호 수신부는,
    리페어 정보에 따라 복수의 선택 신호들을 출력하는 신호 생성부; 및
    상기 선택 신호들을 각각 입력 받고, 상기 제1 관통 전극들의 메인 관통 전극들에 각각 대응하는 복수의 선택부들을 포함하고,
    상기 선택부들은 상기 선택 신호들에 각각 응답해, 상기 제1 관통 전극들 중 대응하는 순서 또는 이후 순서의 제1 관통 전극의 신호를 선택해 수신하는 반도체 장치.
  19. 제11항에 있어서,
    상기 제1 반도체 칩에 적층된 제2 반도체 칩;
    상기 제1 반도체 칩 및 상기 제2 반도체 칩 사이에 전기적으로 연결되어 상기 제1 관통 전극들과 동일한 수직 라인선 상에 배치된 복수의 제1 범프들; 및
    상기 제1 반도체 칩 및 상기 제2 반도체 칩 사이에 전기적으로 연결되어 상기 제2 관통 전극들과 동일한 수직 라인선 상에 배치된 복수의 제2 범프들을 더 포함하는 반도체 장치.
  20. 제19항에 있어서,
    상기 제1 범프들 중 K 번째 범프가 불량일 때, 상기 제1 신호 전송부는 상기 제1 출력 신호들 중, K 번째 내지 마지막 출력 신호들을 각각 K+1 번째 내지 N 번째 메인 관통 전극들 및 상기 스페어 관통 전극을 통해 전송하고,
    상기 제2 범프들 중 K 번째 범프가 불량일 때, 상기 제2 신호 전송부는 상기 제2 출력 신호들 중, K 번째 내지 마지막 출력 신호들을 각각 K+1 번째 내지 N 번째 메인 관통 전극들 및 상기 스페어 관통 전극을 통해 전송하는 반도체 장치.

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