TW201333488A - 半導體積體電路 - Google Patents

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Abstract

一種半導體積體電路包括經由貫孔而彼此耦合之複數半導體晶片，其中該等複數半導體晶片中的一最下方半導體晶片係配置成產生一第一測試脈衝訊號，並經由該貫孔而傳送該第一測試脈衝訊號；該等複數半導體晶片中的一最上方半導體晶片係配置成產生一第二測試脈衝訊號，同時實質維持與該第一測試脈衝訊號之一時間差，並經由該貫孔而傳送該第二測試脈衝訊號；以及該等複數半導體晶片係配置成響應於該第一測試脈衝訊號與該第二測試脈衝訊號而產生測試結果訊號，以用於判定該等貫孔是否有缺陷。

Description

半導體積體電路
本發明一般係關於一種半導體電路，尤指一種半導體積體電路。
半導體積體電路是藉由堆疊複數晶片以增進集成度而被製成。
其中，已經積極進行對一貫孔(例如一直通矽晶穿孔(TSV,Through Silicon Via))半導體積體電路之研究。
根據此一方法，係堆疊複數晶片並形成直通矽晶穿孔，使得所有的晶片都彼此耦合。
在使用直通矽晶穿孔的半導體積體電路中，製程中會發生各種缺陷。亦即，可能會發生例如空洞(void)之缺陷(表示傳導材料並未填入直通矽晶穿孔中)、因晶片彎曲或凸塊材料移動所致之凸塊接觸失效，或是在直通矽晶穿孔中產生裂痕。
當這類缺陷發生時，在晶片間即無法進行各種訊號的傳送或電源的供應，而導致半導體積體電路中之嚴重操作錯誤。
就此方面，需要根據這類缺陷之發生的確認測試以及測試結果來執行一修復作業。
在一傳統技術中，係已使用一種方法，其藉由利用一外部設備來檢驗輸出至一半導體積體電路外部之一測試訊 號，並切斷一修復熔絲。
然而，由於半導體積體電路包括複數直通矽晶穿孔，因此需要藉由利用外部設備來觀察貫孔或儲存一系列資料，並使用一修復程式等來測試貫孔中的缺陷發生及修復這些缺陷。
因此，在傳統技術之半導體積體電路中，會增加測試時間與測試相關資料，會因可用通道與一測試設備之一記憶體的限制而降低測試效率，且額外需要執行一修復作業之時間，而導致半導體積體電路的製造產量下降。
本文說明了一種可減少測試與修復時間之半導體積體電路。
在一具體實施例中，一種半導體積體電路包括經由貫孔而彼此耦合之複數半導體晶片，其中該等複數半導體晶片中的一最下方半導體晶片係配置成產生一第一測試脈衝訊號，並經由該貫孔而傳送該第一測試脈衝訊號；該等複數半導體晶片中的一最上方半導體晶片係配置成產生一第二測試脈衝訊號，同時實質維持與該第一測試脈衝訊號之一時間差，並經由該貫孔而傳送該第二測試脈衝訊號；以及該等複數半導體晶片係配置成響應於該第一測試脈衝訊號與該第二測試脈衝訊號而產生測試結果訊號，以用於判定該等貫孔是否有缺陷。
在一具體實施例中，一種半導體積體電路包括經由貫 孔而彼此耦合之複數半導體晶片，其中該等複數半導體晶片中的一最下方半導體晶片係配置成產生一第一測試脈衝訊號，並經由該貫孔而傳送該第一測試脈衝訊號；該等複數半導體晶片中的一最上方半導體晶片係配置成產生一第二測試脈衝訊號，同時實質維持與該第一測試脈衝訊號之一時間差，並經由該貫孔傳送該第二測試脈衝訊號；以及該等複數半導體晶片係配置成響應於該第一測試脈衝訊號與該第二測試脈衝訊號而產生測試結果訊號，以用於判定該等貫孔是否有缺陷，並響應於該等測試結果訊號而改變耦合至有缺陷之貫孔的訊號路徑以修復貫孔。
在根據一具體實施例之一半導體積體電路中，係減少了測試與修復時間，進而導致製造產量的提升。
在下文中，將參照如附圖式，透過各種具體實施例來詳細說明根據本發明之一半導體積體電路。
首先，根據一具體實施例之一半導體積體電路係可實行自我測試與修復。
如第1圖所示，根據一具體實施例之一半導體積體電路100係藉由堆疊複數晶片而配置，亦即一主晶片101、一從屬晶片0(201)以及一從屬晶片1(301)。
主晶片101、從屬晶片0(201)及從屬晶片1(301)係經由複數直通矽晶穿孔(TSV,Through Silicon Vias)(在下文中稱為貫孔)而彼此耦合。
複數貫孔可依其目的而分類為正常貫孔、修復貫孔以及專用貫孔。
正常貫孔係用以傳送正常作業相關訊號，例如指令、資料、位址等。
修復貫孔係用以在正常貫孔中發生缺陷時替換正常貫孔。
專用貫孔係用以傳送包括測試控制訊號之獨立訊號。
主晶片101係包括一傳送/接收單元110、一測試單元120、一修復單元130與一測試控制訊號產生單元140。
傳送/接收單元110係配置成執行主晶片101與另一晶片(亦即從屬晶片0(201))之間的一訊號傳送/接收作業。
測試單元120係配置成藉由利用測試控制訊號，並透過傳送/接收單元110與其他晶片通訊而執行一測試作業。
測試作業係為了測試貫孔中之缺陷發生。
修復單元130係配置成響應於測試結果而執行一修復作業。
修復作業可改變傳送/接收單元110的一訊號傳送/接收路徑。
測試控制訊號產生單元140係配置成產生具有預定時序之複數測試控制訊號。
從屬晶片0(201)包括一傳送/接收單元210、一測試單元220與一修復單元230。
傳送/接收單元210係配置成執行從屬晶片0(201)與其他晶片(亦即主晶片101與從屬晶片1(301))之間一訊 號傳送/接收作業。
測試單元220係配置成藉由利用測試控制訊號，並與傳送/接收單元210通訊以執行一測試作業。
測試作業係為了測試貫孔中之缺陷發生。
修復單元230係配置成響應於藉由測試單元220執行的測試結果而執行一修復作業。
修復作業可改變傳送/接收單元210的一訊號傳送/接收路徑。
從屬晶片1(301)包括一傳送/接收單元310、一測試單元320與一修復單元330。
傳送/接收單元310係配置成執行從屬晶片1(301)與其他晶片(亦即從屬晶片0(201))之間的一訊號傳送/接收作業。
測試單元320係配置成藉由利用測試控制訊號，並與傳送/接收單元310通訊以執行一測試作業。
測試作業係為了測試貫孔中之缺陷發生。
修復單元330係配置成響應於測試單元320執行的測試結果而執行一修復作業。
修復作業可改變傳送/接收單元310的一訊號傳送/接收路徑。
主晶片101、從屬晶片0(201)與從屬晶片1(301)的配置將參照如附圖式而加以說明。
參閱第2圖，將說明第1圖之測試單元120、測試單元220與測試單元320的配置。同時，第2圖說明與測試單元 120、測試單元220與測試單元320的整體電路配置中之一貫孔對應的一部分電路配置。
主晶片的測試單元120係包括一AND閘AND1、具有正反器122(DFF)與正反器123(DFF)之一位移邏輯元件、一脈衝產生器124、一驅動器125以及一傳送器/接收器121(TX/RX)。
AND閘AND1係配置成對一測試脈衝訊號SIG_M與一測試控制訊號TTSVOS執行一AND運算，並提供一結果訊號來作為正反器122(DFF)與正反器123(DFF)的一時脈訊號。正反器122(DFF)與正反器123(DFF)係響應於一重置訊號RST而被初始化。
位移邏輯元件(亦即正反器122(DFF)與正反器123(DFF))係配置成響應於AND閘AND1的輸出而依序偏移一邏輯高位訊號(亦即一電源供應器電壓VDD的位準)，並產生一測試結果訊號SELT_M。亦即，當測試脈衝訊號SIG_M產生兩次時，正反器122(DFF)與正反器123(DFF)係啟動測試結果訊號SELT_M。
脈衝產生器124係配置成響應於一測試控制訊號TTSVOS_P1而產生一脈衝。
驅動器125係配置成響應於測試控制訊號TTSVOS_P1而驅動脈衝產生器124的輸出，並產生測試脈衝訊號SIG_M。
傳送器/接收器121係配置成將自驅動器125輸出之測試脈衝訊號SIG_M經由其自身傳送功能而傳送至一貫孔 502，傳送器/接收器121之自身傳送功能是在測試控制訊號TTSVOS_P1之一啟動時段中被啟動。
傳送器/接收器121係配置成經由其自身接收功能而接收作為測試脈衝訊號SIG_M的一訊號，而此訊號係經由貫孔502而傳送，其中傳送器/接收器121之自身接收功能是在一測試控制訊號TTSVOS_P2之一啟動時段中被啟動。
從屬晶片0的測試單元220係包括一AND閘AND2、正反器222(DFF)與正反器223(DFF)以及一傳送器/接收器221(TX/RX)。
AND閘AND2係配置成對一測試脈衝訊號SIG_S0與測試控制訊號TTSVOS執行一AND運算，並提供一結果訊號以作為正反器222(DFF)與正反器223(DFF)的一時脈訊號。正反器222(DFF)與正反器223(DFF)係響應於一重置訊號RST而被初始化。
正反器222(DFF)與正反器223(DFF)係配置成響應於AND閘AND2的輸出而依序偏移邏輯高位訊號(亦即電源供應器電壓VDD的位準)，並產生一測試結果訊號SELT_S0。亦即，當測試脈衝訊號SIG_S0產生兩次時，正反器222(DFF)與正反器223(DFF)係啟動測試結果訊號SELT_S0。
傳送器/接收器221係配置成經由其自身接收功能而接收作為測試脈衝訊號SIG_S0的訊號，而這些訊號係經由貫孔501與貫孔502而傳送，其中傳送器/接收器221之自身接收功能是在測試控制訊號TTSVOS之一啟動時段中被啟 動。
從屬晶片1的測試單元320係包括一AND閘AND3、具有正反器322(DFF)與正反器323(DFF)之一位移邏輯元件、一脈衝產生器324、一驅動器325以及一傳送器/接收器321(TX/RX)。
AND閘AND3係配置成對一測試脈衝訊號SIG_1與測試控制訊號TTSVOS執行一AND運算，並提供一結果訊號以作為正反器322(DFF)與正反器323(DFF)的一時脈訊號。正反器322(DFF)與正反器323(DFF)係響應於一重置訊號RST而被初始化。
位移邏輯元件(亦即正反器322(DFF)與正反器323(DFF))係配置成響應於AND閘AND3的輸出而依序偏移邏輯高位訊號(亦即電源供應器電壓VDD的位準)，並產生一測試結果訊號SELT_S1。亦即，當測試脈衝訊號SIG_S1產生兩次時，正反器322(DFF)與正反器323(DFF)係啟動該測試結果訊號SELT_S1。
脈衝產生器324係配置成響應於測試控制訊號TTSVOS_P2而產生一脈衝。
驅動器325係配置成響應於測試控制訊號TTSVOS_P2而驅動脈衝產生器324的輸出，並產生測試脈衝訊號SIG_S1。
傳送器/接收器321係配置成將自驅動器325所傳送之測試脈衝訊號SIG_S1經由其自身傳送功能而傳送至貫孔501，傳送器/接收器321之自身傳送功能是在測試控制訊 號TTSVOS_P2之一啟動時段中被啟動。
傳送器/接收器321係配置成經由其自身接收功能而接收作為該測試脈衝訊號SIG_S1的一訊號，而此訊號係經由貫孔501而傳送，其中傳送器/接收器321之自身接收功能是在測試控制訊號TTSVOS_P1之一啟動時段中被啟動。
參閱第2圖與第3圖至第5圖，將說明根據一具體實施例之測試作業。
如第3圖所示，測試控制訊號包括分類為測試控制訊號TTSVOS、測試控制訊號TTSVOS_P1、測試控制訊號TTSVOS_P2、測試控制訊號SETEN與測試控制訊號TTSVOSEND之複數測試控制訊號。
測試控制訊號TTSVOS定義了一測試時段。
測試控制訊號TTSVOS_P1具有一啟動時段，其相應於測試控制訊號TTSVOS之一整個啟動時段的一第一半部。
測試控制訊號TTSVOS_P2具有一啟動時段，其相應於測試控制訊號TTSVOS之該整個啟動時段的一第二半部。
測試控制訊號SETEN係於測試控制訊號TTSVOS之啟動時段結束之後被啟動。
測試控制訊號TTSVOSEND係在測試控制訊號TTSVOS之啟動時段結束的時間點所產生的一脈衝訊號。
在下文中，將參閱第2圖與第3圖來說明當貫孔中沒有缺陷發生時的測試作業。
主晶片的測試單元120係配置成響應於測試控制訊號TTSVOS_P1而產生測試脈衝訊號SIG_M。
由於測試單元120的傳送功能係於測試控制訊號TTSVOS_P1之啟動時段啟動，測試單元120係傳送測試脈衝訊號SIG_M至貫孔502。
測試脈衝訊號SIG_M係經由貫孔502而被傳送至從屬晶片0的測試單元220，並可經由貫孔501而被傳送至從屬晶片1的測試單元320。
測試單元320係響應於測試控制訊號TTSVOS_P2而產生測試脈衝訊號SIG_S1。
由於測試單元320的傳送功能係於測試控制訊號TTSVOS_P2之啟動時段啟動，測試單元320係傳送測試脈衝訊號SIG_S1至貫孔501。
測試脈衝訊號SIG_S1係經由貫孔501而傳送至測試單元220，並可經由貫孔502而傳送至測試單元120。
由於測試單元120的接收功能係於測試控制訊號TTSVOS_P2之啟動時段啟動，測試單元120係接收測試脈衝訊號SIG_S1作為測試脈衝訊號SIG_M。
因此，測試單元120可響應於由測試單元120所產生兩次以及自外部設備接收之測試脈衝訊號SIG_M，而於測試控制訊號TTSVOS之啟動時段啟動測試結果訊號SELT_M。
此時，測試結果訊號SELT的啟動係定義了所有貫孔皆正常。
測試單元220係接收於測試控制訊號TTSVOS之啟動時段，將測試脈衝訊號SIG_M與測試脈衝訊號SIG_S1作 為測試脈衝訊號SIG_S0。
由於測試脈衝訊號SIG_S0係於測試控制訊號TTSVOS之啟動時段產生兩次，測試單元220係響應於第二測試脈衝訊號SIG_S0而啟動測試結果訊號SELT_S0。
測試單元320也響應於由測試單元320所產生兩次以及自外部設備接收之測試脈衝訊號SIG_S1，而於測試控制訊號TTSVOS之啟動時段啟動測試結果訊號SELT_S1。
接著，參閱第2圖與第4圖，將說明當主晶片與從屬晶片0之間的貫孔502有缺陷時的測試作業。
主晶片的測試單元120係配置成響應於測試控制訊號TTSVOS_P1而產生測試脈衝訊號SIG_M。
由於測試單元120的傳送功能係於測試控制訊號TTSVOS_P1之啟動時段啟動，測試單元120係傳送測試脈衝訊號SIG_M至貫孔502。
然而，由於貫孔502有缺陷，測試脈衝訊號SIG_M並不傳送至從屬晶片0的測試單元220以及從屬晶片1的測試單元320。
因此，對於測試控制訊號TTSVOS_P1之啟動時段而言，並不產生測試脈衝訊號SIG_S1與測試脈衝訊號SIG_S0。
同時，測試單元320係響應於測試控制訊號TTSVOS_P2而產生測試脈衝訊號SIG_S1。
由於測試單元320的傳送功能係於測試控制訊號TTSVOS_P2之啟動時段啟動，測試單元320係傳送測試脈 衝訊號SIG_S1至貫孔501。
測試脈衝訊號SIG_S1係經由貫孔501而傳送至測試單元220，但不傳送至測試單元120。
因此，測試脈衝訊號SIG_M並不於測試控制訊號TTSVOS_P2之啟動時段而產生。
結果，由於測試脈衝訊號SIG_M僅為測試控制訊號TTSVOS之啟動時段產生一次，因此測試單元120並不啟動測試結果訊號SELT_M。
由於測試脈衝訊號SIG_S0僅為測試控制訊號TTSVOS之啟動時段產生一次，因此測試單元220並不啟動測試結果訊號SELT_S0。
由於測試脈衝訊號SIG_S1僅為測試控制訊號TTSVOS之啟動時段產生一次，因此測試單元320並不啟動測試結果訊號SELT_S1。
接著，參閱第2圖與第5圖，將說明當從屬晶片0與從屬晶片1之間的貫孔501有缺陷時的測試作業。
主晶片的測試單元120係配置成響應於測試控制訊號TTSVOS_P1而產生測試脈衝訊號SIG_M。
由於測試單元120的傳送功能係於測試控制訊號TTSVOS_P1之啟動時段啟動，測試單元120係傳送測試脈衝訊號SIG_M至貫孔502。
測試脈衝訊號SIG_M係傳送至從屬晶片0的測試單元220。
然而，由於貫孔501是有缺陷的，因此測試脈衝訊號 SIG_M並不傳送至從屬晶片1的測試單元320。
因此，在測試控制訊號TTSVOS_P1之啟動時段，並不產生測試脈衝訊號SIG_S1。
同時，測試單元320係響應於測試控制訊號TTSVOS_P2而產生測試脈衝訊號SIG_S1。
由於測試單元320的傳送功能係於測試控制訊號TTSVOS_P2之啟動時段啟動，測試單元320係傳送測試脈衝訊號SIG_S1至貫孔501。
然而，由於貫孔501是有缺陷的，因此測試脈衝訊號SIG_S1並不傳送至測試單元220與測試單元120。
因此，測試脈衝訊號SIG_M與測試脈衝訊號SIG_S0並不於測試控制訊號TTSVOS_P2之啟動時段而產生。
結果，由於測試脈衝訊號SIG_M僅於測試控制訊號TTSVOS之啟動時段產生一次，因此測試單元120並不啟動測試結果訊號SELT_M。
由於測試脈衝訊號SIG_S0僅於測試控制訊號TTSVOS之啟動時段產生一次，因此測試單元220並不啟動測試結果訊號SELT_S0。
由於測試脈衝訊號SIG_S1僅於測試控制訊號TTSVOS之啟動時段產生一次，因此測試單元320並不啟動測試結果訊號SELT_S1。
在第2圖的配置中，在所有從屬晶片中，最上方從屬晶片的一測試單元係具有不同於其他從屬晶片之測試單元的配置。此外，最上方從屬晶片的測試單元係具有與主晶 片的測試單元實質相同的配置。
就此方面，第6圖說明了所有從屬晶片的測試單元之配置都彼此實質相同的一個具體實施例。
一測試單元120具有與第2圖所示者實質相同的配置。
一測試單元220’係具有與第2圖所示之測試單元220實質相同的配置，除了增加的邏輯閘AND閘AND11以及NAND閘ND11至NAND閘ND13以外。
AND閘AND11係配置成使一測試控制訊號TTSVOS_P2與一訊號SLAVE_TOP組合，並產生一傳送致能訊號TX_EN。
訊號SLAVE_TOP係僅於最上方從屬晶片而啟動。
亦即，測試控制訊號TTSVOS_P2係透過AND閘AND11而與訊號SLAVE_TOP組合，因此僅有最上方從屬晶片可執行傳送，而其他從屬晶片係僅可執行接收。
NAND閘ND11至NAND閘ND13係配置成對一測試控制訊號TTSVOS_P1與訊號SLAVE_TOP執行一NAND運算；對一測試控制訊號TTSVOS與訊號SLAVE_TOPB執行一NAND運算；以及對NAND運算結果進行一NAND運算，並產生一接收致能訊號RX_EN。
亦即，使用NAND閘ND11至NAND閘ND13，除了最上方從屬晶片以外的其他從屬晶片係可於測試控制訊號TTSVOS之啟動時段執行接收，且最上方從屬晶片係可僅於測試控制訊號TTSVOS_P1之啟動時段執行接收。
因此，由於在最上方從屬晶片中未提供測試單元 220’，因此訊號SLAVE_TOP為未啟動，使得可於測試控制訊號TTSVOS之啟動時段進行接收。
測試單元320’係具有與第2圖之測試單元320實質相同的配置，除了邏輯閘AND閘AND12以及NAND閘ND14至NAND閘ND16以外。
AND閘AND12係配置成使一測試控制訊號TTSVOS_P2與一訊號SLAVE_TOP組合，並產生傳送致能訊號TX_EN。
亦即，測試控制訊號TTSVOS_P2係透過AND閘AND12而與訊號SLAVE_TOP組合，因此僅有最上方從屬晶片可執行傳送，而其他從屬晶片係僅可執行接收。
NAND閘ND14至NAND閘ND16係配置成對一測試控制訊號TTSVOS_P1與訊號SLAVE_TOP執行一NAND運算；對測試控制訊號TTSVOS與訊號SLAVE_TOPB執行一NAND運算；以及對NAND算結果進行一NAND作業，並產生接收致能訊號RX_EN。
亦即，使用NAND閘ND14至NAND閘ND16，除了最上方從屬晶片以外的其他從屬晶片係可於測試控制訊號TTSVOS之啟動時段執行接收，且最上方從屬晶片係可僅為測試控制訊號TTSVOS_P1之啟動時段執行接收。
因此，由於在最上方從屬晶片中未提供測試單元320’，因此訊號SLAVE_TOP為未啟動，使得可於測試控制訊號TTSVOS_P1之啟動時段進行接收，並可於測試控制訊號TTSVOS_P2之啟動時段進行傳送。
如第7圖所示，主晶片的修復單元130係配置成藉由使用響應於測試控制訊號(亦即，測試控制訊號TTSVOSEND、測試控制訊號SETEN以及測試結果訊號SELT<0：n-1>)而產生之選擇訊號SEL<0：n-1>來將有缺陷的貫孔替換為修復貫孔。
修復單元130係包括複數正反器DFF與複數邏輯閘。
複數正反器DFF係配置成接收測試控制訊號TTSVOSEND以作為一時脈訊號，並分別啟動測試結果訊號SELT<0：n-1>的未啟動訊號之後的選擇訊號SEL<0：n-1>。
此外，第1圖之修復單元230與修復單元330係具有與修復單元130實質相同之配置。
參閱第8圖，將提供第1圖中主晶片101的傳送/接收單元110與從屬晶片0(201)的傳送/接收單元210之修復方法的說明。
參閱第8圖，在複數貫孔TSV0至貫孔TSVn-1與貫孔TSV_repair中，貫孔TSV0至貫孔TSVn-1為正常貫孔，貫孔TSV_repair係一修復貫孔，且省略了用於傳送一測試控制訊號與一選擇訊號之專用貫孔。
主晶片101的傳送/接收單元110可包括複數傳送器/接收器TX/RX。
複數傳送器/接收器TX/RX係配置成分別多工處理傳送路徑與接收路徑。
舉例而言，當在一測試結果中貫孔TSV0至貫孔 TSVn-1為正常，複數傳送器/接收器TX/RX係基本上被設定為響應於選擇訊號SEL<0：n-1>而接收與其本身次序相應之訊號SIG<0：n-1>(為了方便說明，從第8圖的左側及右側增加)。在此時，並不使用修復貫孔TSV_repair。
舉例而言，當在測試結果中第一貫孔TSV0為有缺陷時，使用一位移方法來將訊號SIG<0：n-1>依序分配至有缺陷之貫孔以外的其他貫孔TSV1至貫孔TSVn-1。
複數傳送器/接收器TX/RX係耦合至用於傳送訊號SIG<0：n-1>的複數條訊號線，以及複數貫孔TSV0至貫孔TSVn-1以及貫孔TSV_repair，以處理上述位移方法。
舉例而言，一傳送器/接收器111係耦合至用於傳送複數訊號SIG<0>與訊號SIG<1>之訊號線，耦合至複數貫孔TSV0與貫孔TSV1，並接收選擇訊號SEL<0：1>以作為訊號選擇之控制訊號。
一傳送器/接收器211也耦合至用於傳送複數訊號SIG<0>與訊號SIG<1>之訊號線，耦合至複數貫孔TSV1與貫孔TSV2，並接收選擇訊號SEL<0：1>以作為訊號選擇之控制訊號。
其他傳送器/接收器TX/RX係可以與傳送器/接收器111相同方式耦合至訊號線與貫孔。
因此，當貫孔TSV0為有缺陷時，主晶片係經由偏移之貫孔TSV1至貫孔TSVn-1與貫孔TSV_repair而將經由貫孔TSV0至貫孔TSVn-1所傳送的訊號SIG<0：n-1>傳送至從屬晶片0。
亦即，當貫孔TSV0為有缺陷時，傳送器/接收器111係根據選擇訊號SEL<0：1>而選擇訊號SIG<0>，並可經由貫孔TSV1而傳送訊號SIG<0>至從屬晶片0(201)。
從屬晶片0(201)的傳送/接收單元210具有之配置係與主晶片101的傳送/接收單元110的配置實質相同。
此外，從屬晶片1(301)的傳送/接收單元310(未示)具有之配置係與主晶片101的傳送/接收單元110的配置實質相同。
各種具體實施例雖已說明如上，但熟習該領域技術之人將瞭解本文所述具體實施例係僅為舉例之用。因此，不應基於所述具體實施例而限制本文所述之半導體積體電路。
100‧‧‧半導體積體電路
101‧‧‧主晶片
110‧‧‧傳送/接收單元
111‧‧‧傳送器/接收器
120‧‧‧測試單元
121‧‧‧傳送器/接收器
122‧‧‧正反器
123‧‧‧正反器
124‧‧‧脈衝產生器
125‧‧‧驅動器
130‧‧‧修復單元
140‧‧‧測試控制訊號產生單元
201‧‧‧從屬晶片0
210‧‧‧傳送/接收單元
211‧‧‧傳送器/接收器
220‧‧‧測試單元
220’‧‧‧測試單元
221‧‧‧傳送器/接收器
222‧‧‧正反器
223‧‧‧正反器
224‧‧‧脈衝產生器
225‧‧‧驅動器
230‧‧‧修復單元
301‧‧‧從屬晶片1
310‧‧‧傳送/接收單元
320‧‧‧測試單元
320’‧‧‧測試單元
321‧‧‧傳送器/接收器
322‧‧‧正反器
323‧‧‧正反器
324‧‧‧脈衝產生器
325‧‧‧驅動器
330‧‧‧修復單元
501‧‧‧貫孔
502‧‧‧貫孔
AND1‧‧‧AND閘
AND2‧‧‧AND閘
AND3‧‧‧AND閘
AND11‧‧‧AND閘
AND12‧‧‧AND閘
DFF‧‧‧正反器
ND11-ND16‧‧‧NAND閘
RST‧‧‧重置訊號
RX_EN‧‧‧接收致能訊號
SEL<0：n-1>‧‧‧選擇訊號
SELT_M‧‧‧測試結果訊號
SELT_M<0：n>‧‧‧測試結果訊號
SELT<0：n-1>‧‧‧測試結果訊號
SELT_S0‧‧‧測試結果訊號
SELT_S1‧‧‧測試結果訊號
SETEN‧‧‧測試控制訊號
SIG<0：n-1>‧‧‧訊號
SIG_M‧‧‧測試脈衝訊號
SIG_S0‧‧‧測試脈衝訊號
SIG_S1‧‧‧測試脈衝訊號
SIG_1‧‧‧測試脈衝訊號
SLAVE_TOP‧‧‧訊號
SLAVE_TOPB‧‧‧訊號
TSV‧‧‧貫孔
TSV<0：n-1>‧‧‧貫孔
TSV_repair‧‧‧修復貫孔；貫孔
TTSVOS‧‧‧測試控制訊號
TTSVOSEND‧‧‧測試控制訊號
TTSVOS_P1‧‧‧測試控制訊號
TTSVOS_P2‧‧‧測試控制訊號
TX_EN‧‧‧傳送致能訊號
VDD‧‧‧電源供應器電壓
本發明的特徵、態樣與具體實施例係搭配所附圖式進行說明，其中：第1圖是根據一具體實施例之半導體積體電路100的方塊圖。
第2圖是說明第1圖的測試單元120、測試單元220與測試單元320之配置的方塊圖。
第3圖至第5圖是根據一具體實施例之半導體積體電路100的測試控制訊號之波形圖。
第6圖是說明第1圖之測試單元120、測試單元220’與測試單元320’之配置的另一實例之方塊圖。
第7圖是說明第1圖之修復單元130的配置之電路圖。
第8圖是第1圖的傳送/接收單元110與傳送/接收單元210和直通矽晶穿孔之間的連接關係圖。
100‧‧‧半導體積體電路
101‧‧‧主晶片
110‧‧‧傳送/接收單元
120‧‧‧測試單元
130‧‧‧修復單元
140‧‧‧測試控制訊號產生單元
201‧‧‧從屬晶片0
210‧‧‧傳送/接收單元
220‧‧‧測試單元
230‧‧‧修復單元
301‧‧‧從屬晶片1
310‧‧‧傳送/接收單元
320‧‧‧測試單元
330‧‧‧修復單元
TSV‧‧‧貫孔

Claims (25)

  1. 一種半導體積體電路，係包含經由貫孔而彼此耦合之複數半導體晶片，其中該等複數半導體晶片中的一最下方半導體晶片係配置成產生一第一測試脈衝訊號，並經由該貫孔而傳送該第一測試脈衝訊號，該等複數半導體晶片中的一最上方半導體晶片係配置成產生一第二測試脈衝訊號，同時實質維持與該第一測試脈衝訊號之一時間差，並經由該貫孔而傳送該第二測試脈衝訊號，以及該等複數半導體晶片係配置成響應於該第一測試脈衝訊號與該第二測試脈衝訊號而產生測試結果訊號，以用於判定該等貫孔是否有缺陷。
  2. 如申請專利範圍第1項所述之半導體積體電路，其中該最下方半導體晶片包含：一傳送/接收單元，係配置成傳送一內部訊號至該貫孔，或接收經由該貫孔所傳送之一訊號；以及一測試單元，係配置成在一第一時序產生該第一測試脈衝訊號，並響應於該第一測試脈衝訊號與該第二測試脈衝訊號而產生該測試結果訊號。
  3. 如申請專利範圍第2項所述之半導體積體電路，其中該最下方半導體晶片更包含：一測試控制訊號產生單元，係配置成產生第一測試控制訊號至第三測試控制訊號，以用於控制該第一測試脈衝 訊號的產生時序與該測試結果訊號的產生時序。
  4. 如申請專利範圍第3項所述之半導體積體電路，其中該測試單元包含：一位移邏輯元件，係配置成於該第一測試控制訊號之一啟動時段接收該第一測試脈衝訊號與該第二測試脈衝訊號以作為一時脈訊號，偏移一電源供應器電壓之一位準，並啟動該測試結果訊號；一脈衝產生器，係配置成響應於該第二測試控制訊號而產生該第一測試脈衝訊號；以及一傳送器/接收器，係配置成於該第二測試控制訊號之一啟動時段傳送該第一測試脈衝訊號至該貫孔，並於該第三測試控制訊號之一啟動時段而自該貫孔接收該第二測試脈衝訊號。
  5. 如申請專利範圍第4項所述之半導體積體電路，其中該位移邏輯元件包含：一第一正反器與一第二正反器，係配置成依序偏移該電源供應器電壓之一位準。
  6. 如申請專利範圍第3項所述之半導體積體電路，其中該最上方半導體晶片包含：一傳送/接收單元，係配置成傳送一內部訊號至該貫孔，或接收經由該貫孔所傳送之一訊號；以及一測試單元，其係配置成在一第二時序產生該第二測試脈衝訊號，並響應於該第一測試脈衝訊號與該第二測試脈衝訊號而產生該測試結果訊號。
  7. 如申請專利範圍第6項所述之半導體積體電路，其中該測試單元包含：一位移邏輯元件，係配置成於該第一測試控制訊號之一啟動時段接收該第一測試脈衝訊號與該第二測試脈衝訊號以作為一時脈訊號，偏移一電源供應器電壓之一位準，並啟動該測試結果訊號；一脈衝產生器，係配置成響應於該第三測試控制訊號而產生該第二測試脈衝訊號；以及一傳送器/接收器，係配置成於該第二測試控制訊號之一啟動時段而自該貫孔接收該第一測試脈衝訊號，並於該第三測試控制訊號之一啟動時段而傳送該第二測試脈衝訊號至該貫孔。
  8. 如申請專利範圍第7項所述之半導體積體電路，其中該位移邏輯元件包含：一第一正反器及一第二正反器，係配置成依序偏移該電源供應器電壓的一位準。
  9. 如申請專利範圍第3項所述之半導體積體電路，其中除了該最下方半導體晶片與該最上方半導體晶片以外的剩餘半導體晶片中之每一半導體晶片包含：一傳送/接收單元，係配置成傳送一內部訊號至該貫孔，或接受經由該貫孔所傳送之一訊號；以及一測試單元，係配置成響應於該第一測試脈衝訊號與該第二測試脈衝訊號而產生該測試結果訊號。
  10. 如申請專利範圍第9項所述之半導體積體電路，其中該測 試單元包含：一位移邏輯元件，係配置成於該第一測試控制訊號之一啟動時段接收該第一測試脈衝訊號與該第二測試脈衝訊號以作為一時脈訊號，偏移一電源供應器電壓之一位準，並啟動該測試結果訊號；以及一傳送器/接收器，係配置成於該第一測試控制訊號之啟動時段而自該貫孔接收該第一測試脈衝訊號與該第二測試脈衝訊號。
  11. 如申請專利範圍第10項所述之半導體積體電路，其中該位移邏輯元件包含：一第一正反器與一第二正反器，係配置成依序偏移該電源供應器電壓的一位準。
  12. 一種半導體積體電路，其包含經由貫孔而彼此耦合之複數半導體晶片，其中該等複數半導體晶片中的一最下方半導體晶片係配置成產生一第一測試脈衝訊號，並經由該貫孔而傳送該第一測試脈衝訊號，該等複數半導體晶片中的一最上方半導體晶片係配置成產生一第二測試脈衝訊號，同時實質維持與該第一測試脈衝訊號之一時間差，並經由該貫孔而傳送該第二測試脈衝訊號，以及該等複數半導體晶片係配置成響應於該第一測試脈衝訊號與該第二測試脈衝訊號而產生測試結果訊號，以用於判定該等貫孔是否有缺陷，並響應於該等測試結果訊號 而改變耦合至有缺陷之貫孔的訊號路徑以修復貫孔。
  13. 如申請專利範圍第12項所述之半導體積體電路，其中該最下方半導體晶片包含：一傳送/接收單元，係配置成具有響應於一選擇訊號而設定之一訊號路徑，傳送一內部訊號至該貫孔，或接收經由該貫孔所傳送之一訊號；一測試單元，係配置成在一第一時序產生該第一測試脈衝訊號，並響應於該第一測試脈衝訊號與該第二測試脈衝訊號而產生該測試結果訊號；以及一修復單元，係配置成響應於該測試結果訊號而改變該選擇訊號。
  14. 如申請專利範圍第13項所述之半導體積體電路，其中該最下方半導體晶片更包含：一測試控制訊號產生單元，係配置成產生第一測試控制訊號至第三測試控制訊號，用於控制該第一測試脈衝訊號的產生時序與該測試結果訊號的產生時序。
  15. 如申請專利範圍第14項所述之半導體積體電路，其中該測試單元包含：一位移邏輯元件，係配置成於該第一測試控制訊號之一啟動時段接收該第一測試脈衝訊號與該第二測試脈衝訊號以作為一時脈訊號，偏移一電源供應器電壓之一位準，並啟動該測試結果訊號；一脈衝產生器，係配置成響應於該第二測試控制訊號而產生該第一測試脈衝訊號；以及 一傳送器/接收器，係配置成於該第二測試控制訊號之一啟動時段傳送該第一測試脈衝訊號至該貫孔，並於該第三測試控制訊號之一啟動時段而自該貫孔接收該第二測試脈衝訊號。
  16. 如申請專利範圍第15項所述之半導體積體電路，其中該位移邏輯元件包含：一第一正反器與一第二正反器，係配置成依序偏移該電源供應器電壓之一位準。
  17. 如申請專利範圍第14項所述之半導體積體電路，其中該最上方半導體晶片包含：一傳送/接收單元，係配置成具有響應於一選擇訊號而設定之一訊號路徑，傳送一內部訊號至該貫孔，或接收經由該貫孔所傳送之一訊號；一測試單元，係配置成在一第二時序產生該第二測試脈衝訊號，並響應於該第一測試脈衝訊號與該第二測試脈衝訊號而產生該測試結果訊號；以及一修復單元，係配置成響應於該測試結果訊號而改變該選擇訊號。
  18. 如申請專利範圍第14項所述之半導體積體電路，其中該測試單元包含：一位移邏輯元件，係配置成於該第一測試控制訊號之一啟動時段接收該第一測試脈衝訊號與該第二測試脈衝訊號以作為一時脈訊號，偏移一電源供應器電壓之一位準，並啟動該測試結果訊號； 一脈衝產生器，係配置成響應於該第三測試控制訊號而產生該第二測試脈衝訊號；以及一傳送器/接收器，係配置成於該第二測試控制訊號之一啟動時段而自該貫孔接收該第一測試脈衝訊號，並於該第三測試控制訊號之一啟動時段傳送該第二測試脈衝訊號至該貫孔。
  19. 如申請專利範圍第18項所述之半導體積體電路，其中該位移邏輯元件包含：一第一正反器與一第二正反器，係配置成依序偏移該電源供應器電壓之一位準。
  20. 如申請專利範圍第14項所述之半導體積體電路，其中除了該最下方半導體晶片與該最上方半導體晶片以外的剩餘半導體晶片中的每一半導體晶片係包含：一傳送/接收單元，係配置成具有響應於一選擇訊號而設定之一訊號路徑，傳送一內部訊號至該貫孔，或接收經由該貫孔所傳送之一訊號；一測試單元，係配置成響應於該第一測試脈衝訊號與該第二測試脈衝訊號而產生該測試結果訊號；以及一修復單元，係配置成響應於該測試結果訊號而改變該選擇訊號。
  21. 如申請專利範圍第20項所述之半導體積體電路，其中該測試單元包含：一位移邏輯元件，係配置成於該第一測試控制訊號之一啟動時段接收該第一測試脈衝訊號與該第二測試脈衝 訊號以作為一時脈訊號，偏移一電源供應器電壓之一位準，並啟動該測試結果訊號；以及一傳送器/接收器，係配置成於該第一測試控制訊號之啟動時段而自該貫孔接收該第一測試脈衝訊號與該第二測試脈衝訊號。
  22. 如申請專利範圍第21項所述之半導體積體電路，其中該位移邏輯元件包含：一第一正反器與一第二正反器，係配置成依序偏移該電源供應器電壓之一位準。
  23. 如申請專利範圍第14項所述之半導體積體電路，其中該等複數貫孔係包含複數專用貫孔，用以傳送該第一測試控制訊號至該第三測試控制訊號。
  24. 如申請專利範圍第9項所述之半導體積體電路，其中該最下方半導體晶片係為一主晶片。
  25. 如申請專利範圍第9項所述之半導體積體電路，其中除了該最下方半導體晶片以外的所有半導體晶片皆係為從屬晶片。
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