KR20200127534A - 반도체칩 - Google Patents

반도체칩 Download PDF

Info

Publication number
KR20200127534A
KR20200127534A KR1020190051864A KR20190051864A KR20200127534A KR 20200127534 A KR20200127534 A KR 20200127534A KR 1020190051864 A KR1020190051864 A KR 1020190051864A KR 20190051864 A KR20190051864 A KR 20190051864A KR 20200127534 A KR20200127534 A KR 20200127534A
Authority
KR
South Korea
Prior art keywords
signal
electrode
enabled
circuit
transmission
Prior art date
Application number
KR1020190051864A
Other languages
English (en)
Inventor
최선명
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020190051864A priority Critical patent/KR20200127534A/ko
Priority to US16/685,667 priority patent/US10903191B2/en
Priority to CN201911176683.5A priority patent/CN111883189B/zh
Publication of KR20200127534A publication Critical patent/KR20200127534A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G11C29/4401—Indication or identification of errors, e.g. for repair for self repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/702—Masking faults in memories by using spares or by reconfiguring by replacing auxiliary circuits, e.g. spare voltage generators, decoders or sense amplifiers, to be used instead of defective ones
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1096—Write circuits, e.g. I/O line write drivers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06596—Structural arrangements for testing

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

반도체칩은 단방향 관통전극 및 다수의 양방향 관통전극을 통해 적층되는 제1 반도체장치 및 제2 반도체장치를 포함하고, 상기 단방향 관통전극 및 상기 다수의 양방향 관통전극에 대한 불량정보를 포함하는 다수의 전달제어신호에 의해 상기 단방향 관통전극 및 상기 다수의 양방향 관통전극에 포함된 불량이 발생한 관통전극을 리페어한다.

Description

반도체칩{SEMICONDUCTOR CHIP}
본 발명은 관통전극을 리페어하는 반도체칩에 관한 것이다.
최근에는 반도체장치의 집적도를 높이는 방식의 3D (three-dimentional) 반도체장치가 개발되고 있다. 3D 반도체장치는 다수의 반도체장치를 수직으로 적층하여 동일한 공간에서 최대의 집적도를 구현할 수 있다.
이와 같은 3D 반도체장치를 구현하기 위해서 적층된 복수개의 칩을 실리콘 비아(Via)로 관통시켜 모든 칩을 전기적으로 연결하는 TSV(Trough Silicon Via) 방식이 사용되고 있다. TSV를 이용하는 반도체장치는 각각의 칩을 수직으로 관통하여 연결하므로, 와이어를 이용한 배선을 통해 각각의 칩을 연결하는 반도체장치보다 패키지 면적을 더욱 효율적으로 감소시킬 수 있다.
또한, 반도체장치의 TSV는 제품으로 출하되기 전에 다양한 테스트를 거쳐 검증되는데 테스트결과 불량이 발생한 TSV를 리페어하는 다양한 방법들이 요구되고 있다.
본 발명의 배경기술은 미국 공개 특허 US2010-0060310에 개시되어 있다.
본 발명은 라이트동작 및 리드동작에서 리페어동작 시 단방향 관통전극을 양방향 관통전극으로 리페어하고, 양방향 관통전극을 또 다른 양방향 관통전극으로 리페어하는 반도체칩을 제공한다.
이를 위해 본 발명은 단방향 관통전극 및 다수의 양방향 관통전극을 통해 적층되는 제1 반도체장치 및 제2 반도체장치를 포함하고, 상기 단방향 관통전극 및 상기 다수의 양방향 관통전극에 대한 불량정보를 포함하는 다수의 전달제어신호에 의해 상기 단방향 관통전극 및 상기 다수의 양방향 관통전극에 포함된 불량이 발생한 관통전극을 리페어하는 반도체칩을 제공한다.
또한, 본 발명은 단방향 관통전극 및 제1 내지 제4 양방향 관통전극에 연결되는 제1 반도체장치를 포함하고, 상기 단방향 관통전극 및 상기 제1 내지 제4 양방향 관통전극에 대한 불량정보를 포함하는 제1 내지 제5 전달제어신호에 의해 상기 단방향 관통전극 및 상기 제1 내지 제4 양방향 관통전극에 포함된 불량이 발생한 관통전극을 리페어하는 반도체칩을 제공한다.
본 발명에 의하면 라이트동작 및 리드동작에서 리페어동작 시 단방향 관통전극을 양방향 관통전극으로 리페어하고, 양방향 관통전극을 또 다른 양방향 관통전극으로 리페어함으로써 불량이 발생한 관통전극을 리페어하기 위한 효율을 증가할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체칩의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 제1 반도체장치에 포함된 리페어제어회로의 구성을 도시한 회로도이다.
도 3은 도 1에 도시된 관통전극들과 제1 및 제2 경로제어회로의 연결을 도시한 도면이다.
도 4는 도 3에 도시된 제1 경로제어회로에 포함된 제1 전달회로의 구성을 도시한 회로도이다.
도 5는 도 3에 도시된 제1 경로제어회로에 포함된 제2 전달회로의 구성을 도시한 회로도이다.
도 6은 도 3에 도시된 제2 경로제어회로에 포함된 제6 전달회로의 구성을 도시한 회로도이다.
도 7은 도 3에 도시된 제2 경로제어회로에 포함된 제7 전달회로의 구성을 도시한 회로도이다.
도 8은 도 3에 도시된 제2 경로제어회로에 포함된 제8 전달회로의 구성을 도시한 회로도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이 본 발명의 일 실시예에 따른 반도체칩(1)은 제1 반도체장치(10), 단방향 관통전극(21), 제1 양방향 관통전극(22), 제2 양방향 관통전극(23), 제3 양방향 관통전극(24), 제4 양방향 관통전극(25) 및 제2 반도체장치(30)를 포함할 수 있다. 제1 반도체장치(10)와 제2 반도체장치(20)는 단방향 관통전극(21), 제1 양방향 관통전극(22), 제2 양방향 관통전극(23), 제3 양방향 관통전극(24), 제4 양방향 관통전극(25)을 통해 적층될 수 있다. 도 1에 도시된 제1 반도체장치(10)와 제2 반도체장치(20)는 5개의 관통전극(TSV:Trough Silicon Via)을 통해 적층되도록 도시되어 있지만 제1 반도체장치(10)와 제2 반도체장치(20)를 적층하기 위한 관통전극(TSV:Trough Silicon Via)의 수는 실시예에 따라 다양하게 설정될 수 있다.
제1 반도체장치(10)는 리페어제어회로(11) 및 제1 경로제어회로(12)를 포함할 수 있다.
리페어제어회로(11)는 라이트동작 시 인에이블되는 라이트인에이블신호(WEN)를 생성할 수 있다. 리페어제어회로(11)는 리드동작 시 인에이블되는 리드인에이블신호(REN)를 생성할 수 있다. 리페어제어회로(11)는 라이트동작 및 리드동작 시 제1 내지 제5 전달제어신호(TCON<1:5>)를 생성할 수 있다. 제1 내지 제5 전달제어신호(TCON<1:5>)는 단방향 관통전극(21), 제1 양방향 관통전극(22), 제2 양방향 관통전극(23), 제3 양방향 관통전극(24), 제4 양방향 관통전극(25)에 대한 불량정보를 포함하는 신호로 설정될 수 있다. 제1 전달제어신호(TCON<1>)는 단방향 관통전극(21)에 불량이 발생하는 경우 인에이블되는 신호로 설정될 수 있다. 제2 전달제어신호(TCON<2>)는 제1 양방향 관통전극(22)에 불량이 발생하는 경우 인에이블되는 신호로 설정될 수 있다. 제3 전달제어신호(TCON<3>)는 제2 양방향 관통전극(23)에 불량이 발생하는 경우 인에이블되는 신호로 설정될 수 있다. 제4 전달제어신호(TCON<4>)는 제3 양방향 관통전극(24)에 불량이 발생하는 경우 인에이블되는 신호로 설정될 수 있다. 제5 전달제어신호(TCON<5>)는 제4 양방향 관통전극(25)에 불량이 발생하는 경우 인에이블되는 신호로 설정될 수 있다.
제1 경로제어회로(12)는 라이트인에이블신호(WEN)가 인에이블되는 경우 제1 내지 제5 전달제어신호(TCON<1:5>)에 의해 단방향 관통전극(21), 제1 양방향 관통전극(22), 제2 양방향 관통전극(23), 제3 양방향 관통전극(24) 및 제4 양방향 관통전극(25) 중 불량이 발생한 관통전극의 경로를 인접한 관통전극으로 리페어할 수 있다. 제1 경로제어회로(12)는 라이트인에이블신호(WEN)가 인에이블되는 경우 리페어된 단방향 관통전극(21), 제1 양방향 관통전극(22), 제2 양방향 관통전극(23), 제3 양방향 관통전극(24) 및 제4 양방향 관통전극(25)을 통해 제1 내지 제5 신호(S1,S2,S3,S4,S5)를 출력할 수 있다. 제1 경로제어회로(12)는 리드인에이블신호(REN)가 인에이블되는 경우 제1 내지 제5 전달제어신호(TCON<1:5>)에 의해 단방향 관통전극(21), 제1 양방향 관통전극(22), 제2 양방향 관통전극(23), 제3 양방향 관통전극(24) 및 제4 양방향 관통전극(25) 중 불량이 발생한 관통전극의 경로를 인접한 관통전극으로 리페어할 수 있다. 제1 경로제어회로(12)는 리드인에이블신호(REN)가 인에이블되는 경우 리페어된 단방향 관통전극(21), 제1 양방향 관통전극(22), 제2 양방향 관통전극(23), 제3 양방향 관통전극(24) 및 제4 양방향 관통전극(25)을 통해 제1 내지 제5 신호(S1,S2,S3,S4,S5)를 입력받을 수 있다.
단방향 관통전극(21), 제1 양방향 관통전극(22), 제2 양방향 관통전극(23), 제3 양방향 관통전극(24), 제4 양방향 관통전극(25)은 제1 반도체장치(10) 및 제2 반도체장치(30)를 적층하기 위한 일반적인 관통전극(TSV:Trough Silicon Via)로 구현될 수 있다. 단방향 관통전극(21)은 라이트동작 시 제1 반도체장치(10)에서 생성되는 제1 신호(S1)를 제2 반도체장치(30)에 전달하기 위한 관통전극(TSV:Trough Silicon Via)로 구현될 수 있다. 여기서, 단방향이라 함은 제1 반도체장치(10)로부터 제2 반도체장치(30)로 출력되는 신호의 방향을 의미한다. 제1 양방향 관통전극(22), 제2 양방향 관통전극(23), 제3 양방향 관통전극(24), 제4 양방향 관통전극(25)은 라이트동작 및 리드동작 시 제1 반도체장치(10) 및 제2 반도체장치(30)에서 생성되는 제2 내지 제5 신호(S2,S3,S4,S5)를 전달하기 위한 관통전극(TSV:Trough Silicon Via)로 구현될 수 있다. 여기서, 양방향이라 함은 제1 반도체장치(10)와 제2 반도체장치(30) 사이의 입출력되는 신호의 방향을 의미한다. 도 1에 도시된 제1 양방향 관통전극(22), 제2 양방향 관통전극(23), 제3 양방향 관통전극(24), 제4 양방향 관통전극(25)을 통해 적층되는 반도체장치는 2개의 제1 반도체장치(10) 및 제2 반도체장치(30)로 구현되어 있지만 실시예에 따라 다양한 수의 반도체장치가 수직으로 적층되도록 구현될 수 있다.
이와 같은 제1 반도체장치(10)는 단방향 관통전극(21), 제1 양방향 관통전극(22), 제2 양방향 관통전극(23), 제3 양방향 관통전극(24), 제4 양방향 관통전극(25)에 대한 불량정보를 포함하는 제1 내지 제5 전달제어신호(TCON<1:5>)에 의해 단방향 관통전극(21), 제1 양방향 관통전극(22), 제2 양방향 관통전극(23), 제3 양방향 관통전극(24), 제4 양방향 관통전극(25)에 포함된 불량이 발생한 관통전극을 리페어할 수 있다.
제2 반도체장치(30)는 제2 경로제어회로(31)를 포함할 수 있다.
제2 경로제어회로(31)는 라이트인에이블신호(WEN)가 인에이블되는 경우 제1 내지 제5 전달제어신호(TCON<1:5>)에 의해 단방향 관통전극(21), 제1 양방향 관통전극(22), 제2 양방향 관통전극(23), 제3 양방향 관통전극(24) 및 제4 양방향 관통전극(25) 중 불량이 발생한 관통전극의 경로를 인접한 관통전극으로 리페어할 수 있다. 제2 경로제어회로(31)는 라이트인에이블신호(WEN)가 인에이블되는 경우 리페어된 단방향 관통전극(21), 제1 양방향 관통전극(22), 제2 양방향 관통전극(23), 제3 양방향 관통전극(24) 및 제4 양방향 관통전극(25)을 통해 제1 내지 제5 신호(S1,S2,S3,S4,S5)를 입력 받을 수 있다. 제2 경로제어회로(31)는 리드인에이블신호(REN)가 인에이블되는 경우 제1 내지 제5 전달제어신호(TCON<1:5>)에 의해 단방향 관통전극(21), 제1 양방향 관통전극(22), 제2 양방향 관통전극(23), 제3 양방향 관통전극(24) 및 제4 양방향 관통전극(25) 중 불량이 발생한 관통전극의 경로를 인접한 관통전극으로 리페어할 수 있다. 제2 경로제어회로(31)는 리드인에이블신호(REN)가 인에이블되는 경우 리페어된 단방향 관통전극(21), 제1 양방향 관통전극(22), 제2 양방향 관통전극(23), 제3 양방향 관통전극(24) 및 제4 양방향 관통전극(25)을 통해 제1 내지 제5 신호(S1,S2,S3,S4,S5)를 출력할 수 있다.
이와 같은 제2 반도체장치(30)는 단방향 관통전극(21), 제1 양방향 관통전극(22), 제2 양방향 관통전극(23), 제3 양방향 관통전극(24), 제4 양방향 관통전극(25)에 대한 불량정보를 포함하는 제1 내지 제5 전달제어신호(TCON<1:5>)에 의해 단방향 관통전극(21), 제1 양방향 관통전극(22), 제2 양방향 관통전극(23), 제3 양방향 관통전극(24), 제4 양방향 관통전극(25)에 포함된 불량이 발생한 관통전극을 리페어할 수 있다.
도 2를 참고하면, 리페어제어회로(11)는 인에이블신호생성회로(100) 및 전달제어신호생성회로(110)를 포함할 수 있다.
인에이블신호생성회로(100)는 인버터들(IV11,IV12,IV13) 및 낸드게이트들(NAND11,NAND12)로 구현될 수 있다. 인에이블신호생성회로(100)는 라이트개시신호(WTS) 및 슬라이스신호(SLC)의 로직레벨에 따라 선택적으로 인에이블되는 라이트인에이블신호(WEN) 및 리드인에이블신호(REN)를 생성할 수 있다. 인에이블신호생성회로(100)는 슬라이스신호(SLC)가 로직하이레벨로 인에이블되고 라이트개시신호(WTS)가 로직하이레벨로 인에이블되는 경우 로직하이레벨로 인에이블되는 라이트인에이블신호(WEN)를 생성할 수 있다. 인에이블신호생성회로(100)는 슬라이스신호(SLC)가 로직하이레벨로 인에이블되고 라이트개시신호(WTS)가 로직로우레벨로 디스에이블되는 경우 로직하이레벨로 인에이블되는 리드인에이블신호(REN)를 생성할 수 있다. 라이트개시신호(WTS)는 라이동작 시 로직하이레벨로 인에이블되고 리드동작 시 로직로우레벨로 디스에이블되는 신호로 설정될 수 있다. 슬라이스신호(SLC)는 제1 반도체장치(10)와 제2 반도체장치(3O)에서 라이트동작 및 리드동작을 수행하기 위해 로직하이레벨로 인에이블되는 신호로 설정될 수 있다.
전달제어신호생성회로(110)는 제1 전달제어신호생성회로(111), 제2 전달제어신호생성회로(112), 제3 전달제어신호생성회로(113), 제4 전달제어신호생성회로(114) 및 제5 전달제어신호생성회로(115)를 포함할 수 있다.
제1 전달제어신호생성회로(111)는 노어게이트들(NOR11,NOR12), 인버터들(IV14,IV15) 및 낸드게이트(NAND13)로 구현될 수 있다. 제1 전달제어신호생성회로(111)는 접지전압(VSS)에 의해 제1 리페어정보신호(RP<1>)의 로직레벨에 따라 제1 전달제어신호(TCON<1>) 및 제1 전달리페어신호(TRP<1>)를 생성할 수 있다. 제1 전달제어신호생성회로(121)는 로직로우레벨의 접지전압(VSS)에 의해 제1 리페어정보신호(RP<1>)가 로직하이레벨인 경우 로직하이레벨로 인에이블되는 제1 전달제어신호(TCON<1>)를 생성할 수 있다. 제1 전달제어신호생성회로(121)는 로직로우레벨의 접지전압(VSS)에 의해 제1 리페어정보신호(RP<1>)가 로직하이레벨인 경우 로직하이레벨로 인에이블되는 제1 전달리페어신호(TRP<1>)를 생성할 수 있다. 제1 리페어정보신호(RP<1>)는 단방향 관통전극(21)에 불량이 발생하는 경우 로직하이레벨로 인에이블되는 신호로 설정될 수 있다.
제2 전달제어신호생성회로(112)는 노어게이트들(NOR13,NOR14), 인버터들(IV16,IV17) 및 낸드게이트(NAND14)로 구현될 수 있다. 제2 전달제어신호생성회로(112)는 접지전압(VSS)에 의해 제2 리페어정보신호(RP<2>) 및 제1 전달리페어신호(TRP<1>)의 로직레벨에 따라 제2 전달제어신호(TCON<2>)를 생성할 수 있다. 제2 전달제어신호생성회로(112)는 로직로우레벨의 접지전압(VSS)에 의해 제2 리페어정보신호(RP<2>)가 로직하이레벨인 경우 로직하이레벨로 인에이블되는 제2 전달제어신호(TCON<2>)를 생성할 수 있다. 제2 전달제어신호생성회로(112)는 제1 전달리페어신호(TRP<1>)가 로직하이레벨인 경우 로직하이레벨로 인에이블되는 제2 전달제어신호(TCON<2>)를 생성할 수 있다. 제2 전달제어신호생성회로(112)는 제2 리페어정보신호(RP<2>) 및 제1 전달리페어신호(TRP<1>) 중 어느 하나가 로직하이레벨인 경우 로직하이레벨로 인에이블되는 제2 전달리페어신호(TRP<2>)를 생성할 수 있다. 제2 리페어정보신호(RP<2>)는 제1 양방향 관통전극(22)에 불량이 발생하는 경우 로직하이레벨로 인에이블되는 신호로 설정될 수 있다.
제3 전달제어신호생성회로(113)는 노어게이트들(NOR15,NOR16), 인버터들(IV18,IV19) 및 낸드게이트(NAND15)로 구현될 수 있다. 제3 전달제어신호생성회로(113)는 접지전압(VSS)에 의해 제3 리페어정보신호(RP<3>) 및 제2 전달리페어신호(TRP<2>)의 로직레벨에 따라 제3 전달제어신호(TCON<3>)를 생성할 수 있다. 제3 전달제어신호생성회로(113)는 로직로우레벨의 접지전압(VSS)에 의해 제3 리페어정보신호(RP<3>)가 로직하이레벨인 경우 로직하이레벨로 인에이블되는 제3 전달제어신호(TCON<3>)를 생성할 수 있다. 제3 전달제어신호생성회로(113)는 제2 전달리페어신호(TRP<2>)가 로직하이레벨인 경우 로직하이레벨로 인에이블되는 제3 전달제어신호(TCON<3>)를 생성할 수 있다. 제3 전달제어신호생성회로(113)는 제3 리페어정보신호(RP<3>) 및 제2 전달리페어신호(TRP<2>) 중 어느 하나가 로직하이레벨인 경우 로직하이레벨로 인에이블되는 제3 전달리페어신호(TRP<3>)를 생성할 수 있다. 제3 리페어정보신호(RP<3>)는 제2 양방향 관통전극(23)에 불량이 발생하는 경우 로직하이레벨로 인에이블되는 신호로 설정될 수 있다.
제4 전달제어신호생성회로(114)는 노어게이트들(NOR17,NOR18), 인버터들(IV20,IV21) 및 낸드게이트(NAND16)로 구현될 수 있다. 제4 전달제어신호생성회로(114)는 접지전압(VSS)에 의해 제4 리페어정보신호(RP<4>) 및 제3 전달리페어신호(TRP<3>)의 로직레벨에 따라 제4 전달제어신호(TCON<4>)를 생성할 수 있다. 제4 전달제어신호생성회로(114)는 로직로우레벨의 접지전압(VSS)에 의해 제4 리페어정보신호(RP<4>)가 로직하이레벨인 경우 로직하이레벨로 인에이블되는 제4 전달제어신호(TCON<4>)를 생성할 수 있다. 제4 전달제어신호생성회로(114)는 제3 전달리페어신호(TRP<3>)가 로직하이레벨인 경우 로직하이레벨로 인에이블되는 제4 전달제어신호(TCON<4>)를 생성할 수 있다. 제4 전달제어신호생성회로(114)는 제4 리페어정보신호(RP<4>) 및 제3 전달리페어신호(TRP<3>) 중 어느 하나가 로직하이레벨인 경우 로직하이레벨로 인에이블되는 제4 전달리페어신호(TRP<4>)를 생성할 수 있다. 제4 리페어정보신호(RP<4>)는 제3 양방향 관통전극(24)에 불량이 발생하는 경우 로직하이레벨로 인에이블되는 신호로 설정될 수 있다.
제5 전달제어신호생성회로(115)는 노어게이트(NOR19), 인버터(IV22) 및 낸드게이트(NAND17)로 구현될 수 있다. 제5 전달제어신호생성회로(115)는 접지전압(VSS)에 의해 제5 리페어정보신호(RP<5>) 및 제4 전달리페어신호(TRP<4>)의 로직레벨에 따라 제5 전달제어신호(TCON<5>)를 생성할 수 있다. 제5 전달제어신호생성회로(115)는 로직로우레벨의 접지전압(VSS)에 의해 제5 리페어정보신호(RP<5>)가 로직하이레벨인 경우 로직하이레벨로 인에이블되는 제5 전달제어신호(TCON<5>)를 생성할 수 있다. 제5 전달제어신호생성회로(115)는 제4 전달리페어신호(TRP<4>)가 로직하이레벨인 경우 로직하이레벨로 인에이블되는 제5 전달제어신호(TCON<5>)를 생성할 수 있다. 제5 리페어정보신호(RP<5>)는 제4 양방향 관통전극(25)에 불량이 발생하는 경우 로직하이레벨로 인에이블되는 신호로 설정될 수 있다.
도 3은 단방향 관통전극(21), 단방향 관통전극(21), 제1 양방향 관통전극(22), 제2 양방향 관통전극(23), 제3 양방향 관통전극(24), 제4 양방향 관통전극(25)들과 제1 경로제어회로(12) 및 제2 경로제어회로(31)의 연결을 도시한 도면이다.
제1 경로제어회로(12)는 제1 전달회로(121), 제2 전달회로(122), 제3 전달회로(123), 제4 전달회로(124) 및 제5 전달회로(125)를 포함할 수 있다.
제1 전달회로(121)는 단방향 관통전극(21)에 연결되어 제1 신호(S1)를 입출력할 수 있다. 제1 전달회로(121)는 라이트인에이블신호(WEN)가 인에이블되는 경우 제1 전달제어신호(TCON<1>)의 로직레벨에 따라 커맨드(CMD)를 제1 신호(S1)로 출력할 수 있다. 제1 전달회로(121)는 라이트인에이블신호(WEN)가 인에이블되는 경우 제1 전달제어신호(TCON<1>)의 로직레벨에 따라 커맨드(CMD)의 입력을 차단할 수 있다.
제2 전달회로(122)는 제1 양방향 관통전극(22)에 연결되어 제2 신호(S2)를 입출력할 수 있다. 제2 전달회로(122)는 라이트인에이블신호(WEN)가 인에이블되는 경우 제2 전달제어신호(TCON<2>)의 로직레벨에 따라 제1 데이터(D1)로부터 제2 신호(S2)를 생성할 수 있다. 제2 전달회로(122)는 라이트인에이블신호(WEN)가 인에이블되는 경우 제2 전달제어신호(TCON<2>)의 로직레벨에 따라 커맨드(CMD)로부터 제2 신호(S2)를 생성할 수 있다. 제2 전달회로(122)는 리드인에이블신호(REN)가 인에이블되는 경우 제2 신호(S2)로부터 제1 데이터(D1)를 생성할 수 있다.
제3 전달회로(123)는 제2 양방향 관통전극(23)에 연결되어 제3 신호(S3)를 입출력할 수 있다. 제3 전달회로(123)는 라이트인에이블신호(WEN)가 인에이블되는 경우 제3 전달제어신호(TCON<3>)의 로직레벨에 따라 제1 데이터(D1)로부터 제3 신호(S3)를 생성할 수 있다. 제3 전달회로(123)는 라이트인에이블신호(WEN)가 인에이블되는 경우 제3 전달제어신호(TCON<3>)의 로직레벨에 따라 제2 데이터(D2)로부터 제3 신호(S3)를 생성할 수 있다. 제3 전달회로(123)는 리드인에이블신호(REN)가 인에이블되는 경우 제3 신호(S3)로부터 제2 데이터(D2)를 생성할 수 있다.
제4 전달회로(124)는 제3 양방향 관통전극(24)에 연결되어 제4 신호(S4)를 입출력할 수 있다. 제4 전달회로(124)는 라이트인에이블신호(WEN)가 인에이블되는 경우 제4 전달제어신호(TCON<4>)의 로직레벨에 따라 제2 데이터(D2)로부터 제4 신호(S4)를 생성할 수 있다. 제4 전달회로(124)는 라이트인에이블신호(WEN)가 인에이블되는 경우 제4 전달제어신호(TCON<4>)의 로직레벨에 따라 제3 데이터(D3)로부터 제4 신호(S4)를 생성할 수 있다. 제4 전달회로(124)는 리드인에이블신호(REN)가 인에이블되는 경우 제4 신호(S4)로부터 제3 데이터(D3)를 생성할 수 있다.
제5 전달회로(125)는 제4 양방향 관통전극(25)에 연결되어 제5 신호(S5)를 입출력할 수 있다. 제5 전달회로(125)는 라이트인에이블신호(WEN)가 인에이블되는 경우 제5 전달제어신호(TCON<5>)의 로직레벨에 따라 제3 데이터(D3)로부터 제5 신호(S5)를 생성할 수 있다. 제5 전달회로(125)는 라이트인에이블신호(WEN)가 인에이블되는 경우 제5 전달제어신호(TCON<5>)의 로직레벨에 따라 제4 데이터(D4)로부터 제5 신호(S5)를 생성할 수 있다. 제5 전달회로(125)는 리드인에이블신호(REN)가 인에이블되는 경우 제5 신호(S5)로부터 제4 데이터(D4)를 생성할 수 있다.
제2 경로제어회로(31)는 제6 전달회로(311), 제7 전달회로(312), 제8 전달회로(313), 제9 전달회로(314) 및 제10 전달회로(315)를 포함할 수 있다.
제6 전달회로(311)는 단방향 관통전극(21)에 연결되어 제1 신호(S1)를 입력받을 수 있다. 제6 전달회로(311)는 라이트인에이블신호(WEN)가 인에이블되는 경우 제1 전달제어신호(TCON<1>)의 로직레벨에 따라 제1 신호(S1)를 내부커맨드(ICMD)로 출력할 수 있다. 제6 전달회로(311)는 라이트인에이블신호(WEN)가 인에이블되는 경우 제1 전달제어신호(TCON<1>)의 로직레벨에 따라 제1 신호(S1)의 입력을 차단할 수 있다.
제7 전달회로(312)는 제1 양방향 관통전극(22)에 연결되어 제2 신호(S2)를 입출력할 수 있다. 제7 전달회로(312)는 라이트인에이블신호(WEN)가 인에이블되는 경우 제2 신호(S2)로부터 제5 데이터(D5)를 생성할 수 있다. 제7 전달회로(312)는 리드인에이블신호(REN)가 인에이블되는 경우 제2 전달제어신호(TCON<2>)의 로직레벨에 따라 제5 데이터(D5)로부터 제2 신호(S2)를 생성할 수 있다. 제7 전달회로(312)는 리드인에이블신호(REN)가 인에이블되는 경우 제2 전달제어신호(TCON<2>)의 로직레벨에 따라 제5 데이터(D5)의 입력을 차단할 수 있다.
제8 전달회로(313)는 제2 양방향 관통전극(23)에 연결되어 제3 신호(S3)를 입출력할 수 있다. 제8 전달회로(313)는 라이트인에이블신호(WEN)가 인에이블되는 경우 제3 신호(S3)로부터 제6 데이터(D6)를 생성할 수 있다. 제8 전달회로(313)는 리드인에이블신호(REN)가 인에이블되는 경우 제3 전달제어신호(TCON<3>)의 로직레벨에 따라 제5 데이터(D5)로부터 제3 신호(S3)를 생성할 수 있다. 제8 전달회로(313)는 리드인에이블신호(REN)가 인에이블되는 경우 제3 전달제어신호(TCON<3>)의 로직레벨에 따라 제6 데이터(D6)로부터 제3 신호(S3)를 생성할 수 있다.
제9 전달회로(314)는 제3 양방향 관통전극(24)에 연결되어 제4 신호(S4)를 입출력할 수 있다. 제9 전달회로(314)는 라이트인에이블신호(WEN)가 인에이블되는 경우 제4 신호(S4)로부터 제7 데이터(D7)를 생성할 수 있다. 제9 전달회로(314)는 리드인에이블신호(REN)가 인에이블되는 경우 제4 전달제어신호(TCON<4>)의 로직레벨에 따라 제6 데이터(D6)로부터 제4 신호(S4)를 생성할 수 있다. 제9 전달회로(314)는 리드인에이블신호(REN)가 인에이블되는 경우 제4 전달제어신호(TCON<4>)의 로직레벨에 따라 제7 데이터(D7)로부터 제4 신호(S4)를 생성할 수 있다.
제10 전달회로(315)는 제4 양방향 관통전극(25)에 연결되어 제5 신호(S5)를 입출력할 수 있다. 제10 전달회로(315)는 라이트인에이블신호(WEN)가 인에이블되는 경우 제5 신호(S5)로부터 제8 데이터(D8)를 생성할 수 있다. 제10 전달회로(315)는 리드인에이블신호(REN)가 인에이블되는 경우 제5 전달제어신호(TCON<5>)의 로직레벨에 따라 제7 데이터(D7)로부터 제5 신호(S5)를 생성할 수 있다. 제10 전달회로(315)는 리드인에이블신호(REN)가 인에이블되는 경우 제5 전달제어신호(TCON<5>)의 로직레벨에 따라 제8 데이터(D8)로부터 제5 신호(S5)를 생성할 수 있다.
도 4를 참고하면, 제1 전달회로(121)는 제1 버퍼회로(210) 및 제1 구동회로(220)를 포함할 수 있다.
제1 버퍼회로(210)는 인버터들(IV31,IV32)로 구현될 수 있다. 제1 버퍼회로(210)는 제1 전달제어신호(TCON<1>)가 로직로우레벨로 디스에이블되는 경우 커맨드(CMD)를 반전 버퍼링하여 제1 전달신호(TS<1>)를 생성할 수 있다. 제1 버퍼회로(210)는 제1 전달제어신호(TCON<1>)가 로직하이레벨로 인에이블되는 경우 커맨드(CMD)의 입력을 차단할 수 있다.
제1 구동회로(220)는 인버터(IV33), 낸드게이트(NAND31), 노어게이트(NOR31), PMOS 트랜지스터(P31) 및 NMOS 트랜지스터(N31)로 구현될 수 있다. 제1 구동회로(220)는 라이트인에이블신호(WEN)가 로직하이레벨로 인에이블되는 경우 제1 전달신호(TS<1>)의 로직레벨에 따라 제1 신호(S1)를 생성할 수 있다. 제1 구동회로(220)는 라이트인에이블신호(WEN)가 로직하이레벨로 인에이블되고 제1 전달신호(TS<1>)가 로직하이레벨인 경우 제1 신호(S1)를 전원전압(VDD) 레벨로 구동하여 로직하이레벨의 제1 신호(S1)를 생성할 수 있다. 제1 구동회로(220)는 라이트인에이블신호(WEN)가 로직하이레벨로 인에이블되고 제1 전달신호(TS<1>)가 로직로우레벨인 경우 제1 신호(S1)를 접지전압(VSS) 레벨로 구동하여 로직로우레벨의 제1 신호(S1)를 생성할 수 있다.
도 5를 참고하면, 제2 전달회로(122)는 제1 라이트전달회로(230) 및 제1 리드전달회로(240)를 포함할 수 있다.
제1 라이트전달회로(230)는 제1 선택전달회로(231) 및 제2 구동회로(232)를 포함할 수 있다.
제1 선택전달회로(231)는 제2 전달제어신호(TCON<2>)가 로직하이레벨로 인에이블되는 경우 커맨드(CMD)를 반전 버퍼링하여 제2 전달신호(TS<2>)를 생성할 수 있다. 제1 선택전달회로(231)는 제2 전달제어신호(TCON<2>)가 로직로우레벨로 디스에이블되는 경우 제1 데이터(D1)를 반전 버퍼링하여 제2 전달신호(TS<2>)를 생성할 수 있다.
제2 구동회로(232)는 인버터(IV41), 낸드게이트(NAND41), 노어게이트(NOR41), PMOS 트랜지스터(P41) 및 NMOS 트랜지스터(N41)로 구현될 수 있다. 제2 구동회로(232)는 라이트인에이블신호(WEN)가 로직하이레벨로 인에이블되는 경우 제2 전달신호(TS<2>)의 로직레벨에 따라 제2 신호(S2)를 생성할 수 있다. 제2 구동회로(232)는 라이트인에이블신호(WEN)가 로직하이레벨로 인에이블되고 제2 전달신호(TS<2>)가 로직하이레벨인 경우 제2 신호(S2)를 전원전압(VDD) 레벨로 구동하여 로직하이레벨의 제2 신호(S2)를 생성할 수 있다. 제2 구동회로(232)는 라이트인에이블신호(WEN)가 로직하이레벨로 인에이블되고 제2 전달신호(TS<2>)가 로직로우레벨인 경우 제2 신호(S2)를 접지전압(VSS) 레벨로 구동하여 로직로우레벨의 제2 신호(S2)를 생성할 수 있다.
제1 리드전달회로(240)는 제2 버퍼회로(241) 및 제3 구동회로(242)를 포함할 수 있다.
제2 버퍼회로(241)는 인버터(IV42)로 구현될 수 있다. 제2 버퍼회로(241)는 제2 신호(S2)를 반전 버퍼링하여 제3 전달신호(TS<3>)를 생성할 수 있다.
제3 구동회로(242)는 인버터(IV43), 낸드게이트(NAND42), 노어게이트(NOR42), PMOS 트랜지스터(P42) 및 NMOS 트랜지스터(N42)로 구현될 수 있다. 제3 구동회로(242)는 리드인에이블신호(REN)가 로직하이레벨로 인에이블되는 경우 제3 전달신호(TS<3>)의 로직레벨에 따라 제1 데이터(D1)를 생성할 수 있다. 제3 구동회로(242)는 리드인에이블신호(REN)가 로직하이레벨로 인에이블되고 제3 전달신호(TS<3>)가 로직하이레벨인 경우 제1 데이터(D1)를 전원전압(VDD) 레벨로 구동하여 로직하이레벨의 제1 데이터(D1)를 생성할 수 있다. 제3 구동회로(242)는 리드인에이블신호(REN)가 로직하이레벨로 인에이블되고 제3 전달신호(TS<3>)가 로직로우레벨인 경우 제1 데이터(D1)를 접지전압(VSS) 레벨로 구동하여 로직로우레벨의 제1 데이터(D1)를 생성할 수 있다.
한편, 도 3에 도시된 제3 내지 제5 전달회로(123~125)는 도 5에 도시된 제2 전달회로(122)와 입출력신호만 상이할 뿐 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
도 6을 참고하면, 제6 전달회로(311)는 제3 버퍼회로(410) 및 제4 구동회로(420)를 포함할 수 있다.
제3 버퍼회로(410)는 인버터들(IV51,IV52)로 구현될 수 있다. 제3 버퍼회로(410)는 제1 전달제어신호(TCON<1>)가 로직로우레벨로 디스에이블되는 경우 제1 신호(S1)를 반전 버퍼링하여 제4 전달신호(TS<4>)를 생성할 수 있다. 제3 버퍼회로(410)는 제1 전달제어신호(TCON<1>)가 로직하이레벨로 인에이블되는 경우 제1 신호(S1)의 입력을 차단할 수 있다.
제4 구동회로(420)는 인버터(IV53), 낸드게이트(NAND51), 노어게이트(NOR51), PMOS 트랜지스터(P51) 및 NMOS 트랜지스터(N51)로 구현될 수 있다. 제4 구동회로(420)는 라이트인에이블신호(WEN)가 로직하이레벨로 인에이블되는 경우 제4 전달신호(TS<4>)의 로직레벨에 따라 내부커맨드(ICMD)를 생성할 수 있다. 제4 구동회로(420)는 라이트인에이블신호(WEN)가 로직하이레벨로 인에이블되고 제4 전달신호(TS<4>)가 로직하이레벨인 경우 내부커맨드(ICMD)를 전원전압(VDD) 레벨로 구동하여 로직하이레벨의 내부커맨드(ICMD)를 생성할 수 있다. 제4 구동회로(420)는 라이트인에이블신호(WEN)가 로직하이레벨로 인에이블되고 제4 전달신호(TS<4>)가 로직로우레벨인 경우 내부커맨드(ICMD)를 접지전압(VSS) 레벨로 구동하여 로직로우레벨의 내부커맨드(ICMD)를 생성할 수 있다.
도 7을 참고하면, 제7 전달회로(312)는 제2 라이트전달회로(430) 및 제2 리드전달회로(440)를 포함할 수 있다.
제2 라이트전달회로(230)는 제4 버퍼회로(431) 및 제5 구동회로(432)를 포함할 수 있다.
제4 버퍼회로(431)는 인버터(IV61)로 구현될 수 있다. 제4 버퍼회로(431)는 제2 신호(S2)를 반전 버퍼링하여 제5 전달신호(TS<5>)를 생성할 수 있다.
제5 구동회로(432)는 인버터(IV62), 낸드게이트(NAND61), 노어게이트(NOR61), PMOS 트랜지스터(P61) 및 NMOS 트랜지스터(N61)로 구현될 수 있다. 제5 구동회로(432)는 라이트인에이블신호(WEN)가 로직하이레벨로 인에이블되는 경우 제5 전달신호(TS<5>)의 로직레벨에 따라 제5 데이터(D5)를 생성할 수 있다. 제5 구동회로(432)는 라이트인에이블신호(WEN)가 로직하이레벨로 인에이블되고 제5 전달신호(TS<5>)가 로직하이레벨인 경우 제5 데이터(D5)를 전원전압(VDD) 레벨로 구동하여 로직하이레벨의 제5 데이터(D5)를 생성할 수 있다. 제5 구동회로(432)는 라이트인에이블신호(WEN)가 로직하이레벨로 인에이블되고 제5 전달신호(TS<5>)가 로직로우레벨인 경우 제5 데이터(D5)를 접지전압(VSS) 레벨로 구동하여 로직로우레벨의 제5 데이터(D5)를 생성할 수 있다.
제2 리드전달회로(440)는 제5 버퍼회로(441) 및 제6 구동회로(442)를 포함할 수 있다.
제5 버퍼회로(441)는 인버터들(IV63,IV64)로 구현될 수 있다. 제2 버퍼회로(241)는 제2 전달제어신호(TCON<2>)가 로직로우레벨로 디스에이블되는 경우 제5 데이터(D5)를 반전 버퍼링하여 제6 전달신호(TS<6>)를 생성할 수 있다. 제5 버퍼회로(441)는 제2 전달제어신호(TCON<2>)가 로직하이레벨로 인에이블되는 경우 제5 데이터(D5)의 입력을 차단할 수 있다.
제6 구동회로(442)는 인버터(IV65), 낸드게이트(NAND62), 노어게이트(NOR62), PMOS 트랜지스터(P62) 및 NMOS 트랜지스터(N62)로 구현될 수 있다. 제6 구동회로(442)는 리드인에이블신호(REN)가 로직하이레벨로 인에이블되는 경우 제6 전달신호(TS<6>)의 로직레벨에 따라 제2 신호(S2)를 생성할 수 있다. 제6 구동회로(442)는 리드인에이블신호(REN)가 로직하이레벨로 인에이블되고 제6 전달신호(TS<6>)가 로직하이레벨인 경우 제2 신호(S2)를 전원전압(VDD) 레벨로 구동하여 로직하이레벨의 제2 신호(S2)를 생성할 수 있다. 제6 구동회로(442)는 리드인에이블신호(REN)가 로직하이레벨로 인에이블되고 제6 전달신호(TS<6>)가 로직로우레벨인 경우 제2 신호(S2)를 접지전압(VSS) 레벨로 구동하여 로직로우레벨의 제2 신호(S2)를 생성할 수 있다.
도 8을 참고하면, 제8 전달회로(313)는 제3 라이트전달회로(450) 및 제3 리드전달회로(460)를 포함할 수 있다.
제3 라이트전달회로(450)는 제6 버퍼회로(451) 및 제7 구동회로(452)를 포함할 수 있다.
제6 버퍼회로(451)는 인버터(IV71)로 구현될 수 있다. 제6 버퍼회로(451)는 제3 신호(S3)를 반전 버퍼링하여 제7 전달신호(TS<7>)를 생성할 수 있다.
제7 구동회로(452)는 인버터(IV72), 낸드게이트(NAND71), 노어게이트(NOR71), PMOS 트랜지스터(P71) 및 NMOS 트랜지스터(N71)로 구현될 수 있다. 제7 구동회로(452)는 라이트인에이블신호(WEN)가 로직하이레벨로 인에이블되는 경우 제7 전달신호(TS<7>)의 로직레벨에 따라 제6 데이터(D6)를 생성할 수 있다. 제7 구동회로(452)는 라이트인에이블신호(WEN)가 로직하이레벨로 인에이블되고 제7 전달신호(TS<7>)가 로직하이레벨인 경우 제6 데이터(D6)를 전원전압(VDD) 레벨로 구동하여 로직하이레벨의 제6 데이터(D6)를 생성할 수 있다. 제7 구동회로(452)는 라이트인에이블신호(WEN)가 로직하이레벨로 인에이블되고 제7 전달신호(TS<7>)가 로직로우레벨인 경우 제6 데이터(D6)를 접지전압(VSS) 레벨로 구동하여 로직로우레벨의 제6 데이터(D6)를 생성할 수 있다.
제3 리드전달회로(460)는 제2 선택전달회로(461) 및 제8 구동회로(462)를 포함할 수 있다.
제2 선택전달회로(461)는 제3 전달제어신호(TCON<3>)가 로직하이레벨로 인에이블되는 경우 제5 데이터(D5)를 반전 버퍼링하여 제8 전달신호(TS<8>)를 생성할 수 있다. 제2 선택전달회로(461)는 제3 전달제어신호(TCON<3>)가 로직로우레벨로 디스에이블되는 경우 제6 데이터(D6)를 반전 버퍼링하여 제8 전달신호(TS<8>)를 생성할 수 있다.
제8 구동회로(462)는 인버터(IV73), 낸드게이트(NAND72), 노어게이트(NOR72), PMOS 트랜지스터(P72) 및 NMOS 트랜지스터(N72)로 구현될 수 있다. 제8 구동회로(462)는 리드인에이블신호(REN)가 로직하이레벨로 인에이블되는 경우 제8 전달신호(TS<8>)의 로직레벨에 따라 제3 신호(S3)를 생성할 수 있다. 제8 구동회로(462)는 리드인에이블신호(REN)가 로직하이레벨로 인에이블되고 제8 전달신호(TS<8>)가 로직하이레벨인 경우 제3 신호(S3)를 전원전압(VDD) 레벨로 구동하여 로직하이레벨의 제3 신호(S3)를 생성할 수 있다. 제8 구동회로(462)는 리드인에이블신호(REN)가 로직하이레벨로 인에이블되고 제8 전달신호(TS<8>)가 로직로우레벨인 경우 제3 신호(S3)를 접지전압(VSS) 레벨로 구동하여 로직로우레벨의 제3 신호(S3)를 생성할 수 있다.
한편, 도 3에 도시된 제9 및 제10 전달회로(314,315)는 도 8에 도시된 제8 전달회로(313)와 입출력신호만 상이할 뿐 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
도 1 내지 도 8을 참고하여 본 발명의 반도체칩(1)의 라이트동작 시 리페어동작을 예를 들어 설명하되, 단방향 관통전극(21)에 불량이 발생한 경우와 제1 양방향 관통전극(22)에 불량이 발생한 경우를 나누어 설명하면 다음과 같다.
우선, 라이트동작 시 단방향 관통전극(21)에 불량이 발생한 경우의 리페어동작을 설명하면 다음과 같다.
리페어제어회로(11)는 라이트동작 시 인에이블되는 라이트인에이블신호(WEN)를 생성한다. 리페어제어회로(11)는 라이트동작 시 제1 내지 제5 전달제어신호(TCON<1:5>)를 생성한다. 이때, 단방향 관통전극(21)에 불량이 발생되므로 제1 내지 제5 전달제어신호(TCON<1:5>)는 모두 로직하이레벨로 인에이블된다.
제1 전달회로(121)는 라이트인에이블신호(WEN)가 로직하이레벨로 인에이블되고 제1 전달제어신호(TCON<1>)가 로직하이레벨로 인에이블되므로 커맨드(CMD)의 입력을 차단한다. 이때, 단방향 관통전극(21)에 불량이 발생하므로 제1 신호(S1)가 전달되지 않는다.
제2 전달회로(122)는 라이트인에이블신호(WEN)가 로직하이레벨로 인에이블되고 제2 전달제어신호(TCON<2>)가 로직하이레벨로 인에이블되므로 커맨드(CMD)로부터 제2 신호(S2)를 생성한다. 제2 전달회로(122)는 제1 양방향 관통전극(22)에 연결되어 제2 신호(S2)를 출력한다.
제3 전달회로(123)는 라이트인에이블신호(WEN)가 로직하이레벨로 인에이블되고 제3 전달제어신호(TCON<3>)가 로직하이레벨로 인에이블되므로 제1 데이터(D1)로부터 제3 신호(S3)를 생성한다. 제3 전달회로(123)는 제2 양방향 관통전극(23)에 연결되어 제3 신호(S3)를 출력한다.
제4 전달회로(124)는 라이트인에이블신호(WEN)가 로직하이레벨로 인에이블되고 제4 전달제어신호(TCON<4>)가 로직하이레벨로 인에이블되므로 제2 데이터(D2)로부터 제4 신호(S4)를 생성한다. 제4 전달회로(124)는 제3 양방향 관통전극(24)에 연결되어 제4 신호(S4)를 출력한다.
제5 전달회로(125)는 라이트인에이블신호(WEN)가 로직하이레벨로 인에이블되고 제5 전달제어신호(TCON<5>)가 로직하이레벨로 인에이블되므로 제3 데이터(D3)로부터 제5 신호(S5)를 생성한다. 제5 전달회로(125)는 제4 양방향 관통전극(25)에 연결되어 제5 신호(S5)를 출력한다.
제6 전달회로(311)는 라이트인에이블신호(WEN)가 로직하이레벨로 인에이블되므로 제1 신호(S1)로부터 내부커맨드(ICMD)를 생성하는데, 단방향 관통전극(21)에 불량이 발생하므로 제1 신호(S1)가 전달되지 않아 내부커맨드(ICMD)를 생성하지 않는다.
제7 전달회로(312)는 라이트인에이블신호(WEN)가 로직하이레벨로 인에이블되므로 제2 신호(S2)로부터 제5 데이터(D5)를 생성한다. 제7 전달회로(312)는 제1 양방향 관통전극(22)에 연결되어 제2 신호(S2)를 입력받는다. 이때, 제5 데이터(D5)는 커맨드(CMD)로부터 생성된다. 즉, 제5 데이터(D5)는 내부커맨드(ICMD)로 사용된다.
제8 전달회로(313)는 라이트인에이블신호(WEN)가 로직하이레벨로 인에이블되므로 제3 신호(S3)로부터 제6 데이터(D6)를 생성한다. 제8 전달회로(313)는 제2 양방향 관통전극(23)에 연결되어 제3 신호(S3)를 입력받는다. 이때, 제6 데이터(D6)는 제1 데이터(D1)로부터 생성된다.
제9 전달회로(314)는 라이트인에이블신호(WEN)가 로직하이레벨로 인에이블되므로 제4 신호(S4)로부터 제7 데이터(D7)를 생성한다. 제9 전달회로(314)는 제3 양방향 관통전극(24)에 연결되어 제4 신호(S4)를 입력받는다. 이때, 제7 데이터(D7)는 제2 데이터(D2)로부터 생성된다.
제10 전달회로(315)는 라이트인에이블신호(WEN)가 로직하이레벨로 인에이블되므로 제5 신호(S5)로부터 제8 데이터(D8)를 생성한다. 제10 전달회로(315)는 제4 양방향 관통전극(25)에 연결되어 제5 신호(S5)를 입력받는다. 이때, 제8 데이터(D8)는 제3 데이터(D3)로부터 생성된다.
다음으로, 라이트동작 시 제1 양방향 관통전극(22)에 불량이 발생한 경우의 리페어동작을 설명하면 다음과 같다.
리페어제어회로(11)는 라이트동작 시 인에이블되는 라이트인에이블신호(WEN)를 생성한다. 리페어제어회로(11)는 라이트동작 시 제1 내지 제5 전달제어신호(TCON<1:5>)를 생성한다. 이때, 제1 양방향 관통전극(22)에 불량이 발생되므로 제1 내지 제5 전달제어신호(TCON<1:5>) 중 제1 전달제어신호(TCON<1>)는 로직로우레벨로 디스에이블되고, 제2 내지 제5 전달제어신호(TCON<2:5>)가 모두 로직하이레벨로 인에이블된다.
제1 전달회로(121)는 라이트인에이블신호(WEN)가 로직하이레벨로 인에이블되고 제1 전달제어신호(TCON<1>)가 로직로우레벨로 디스에이블되므로 커맨드(CMD)로부터 제1 신호(S1)를 생성한다. 제1 전달회로(121)는 단방향 관통전극(21)에 연결되어 제1 신호(S1)를 출력한다.
제2 전달회로(122)는 라이트인에이블신호(WEN)가 로직하이레벨로 인에이블되고 제2 전달제어신호(TCON<2>)가 로직하이레벨로 인에이블되므로 커맨드(CMD)로부터 제2 신호(S2)를 생성한다. 제2 전달회로(122)는 제1 양방향 관통전극(22)에 연결되어 제2 신호(S2)를 출력한다. 이때, 제1 양방향 관통전극(22)에 불량이 발생하므로 제2 신호(S2)가 전달되지 않는다.
제3 전달회로(123)는 라이트인에이블신호(WEN)가 로직하이레벨로 인에이블되고 제3 전달제어신호(TCON<3>)가 로직하이레벨로 인에이블되므로 제1 데이터(D1)로부터 제3 신호(S3)를 생성한다. 제3 전달회로(123)는 제2 양방향 관통전극(23)에 연결되어 제3 신호(S3)를 출력한다.
제4 전달회로(124)는 라이트인에이블신호(WEN)가 로직하이레벨로 인에이블되고 제4 전달제어신호(TCON<4>)가 로직하이레벨로 인에이블되므로 제2 데이터(D2)로부터 제4 신호(S4)를 생성한다. 제4 전달회로(124)는 제3 양방향 관통전극(24)에 연결되어 제4 신호(S4)를 출력한다.
제5 전달회로(125)는 라이트인에이블신호(WEN)가 로직하이레벨로 인에이블되고 제5 전달제어신호(TCON<5>)가 로직하이레벨로 인에이블되므로 제3 데이터(D3)로부터 제5 신호(S5)를 생성한다. 제5 전달회로(125)는 제4 양방향 관통전극(25)에 연결되어 제5 신호(S5)를 출력한다.
제6 전달회로(311)는 라이트인에이블신호(WEN)가 로직하이레벨로 인에이블되고 제1 전달제어신호(TCON<1>)가 로직로우레벨로 디스에이블되므로 제1 신호(S1)로부터 내부커맨드(ICMD)를 생성한다. 제6 전달회로(311)는 단방향 관통전극(21)에 연결되어 제1 신호(S1)를 입력받는다.
제7 전달회로(312)는 라이트인에이블신호(WEN)가 로직하이레벨로 인에이블되므로 제2 신호(S2)로부터 제5 데이터(D5)를 생성하는데, 제1 양방향 관통전극(22)에 불량이 발생하므로 제2 신호(S2)가 전달되지 않아 제5 데이터(D5)를 생성하지 않는다.
제8 전달회로(313)는 라이트인에이블신호(WEN)가 로직하이레벨로 인에이블되므로 제3 신호(S3)로부터 제6 데이터(D6)를 생성한다. 제8 전달회로(313)는 제2 양방향 관통전극(23)에 연결되어 제3 신호(S3)를 입력받는다. 이때, 제6 데이터(D6)는 제1 데이터(D1)로부터 생성된다.
제9 전달회로(314)는 라이트인에이블신호(WEN)가 로직하이레벨로 인에이블되므로 제4 신호(S4)로부터 제7 데이터(D7)를 생성한다. 제9 전달회로(314)는 제3 양방향 관통전극(24)에 연결되어 제4 신호(S4)를 입력받는다. 이때, 제7 데이터(D7)는 제2 데이터(D2)로부터 생성된다.
제10 전달회로(315)는 라이트인에이블신호(WEN)가 로직하이레벨로 인에이블되므로 제5 신호(S5)로부터 제8 데이터(D8)를 생성한다. 제10 전달회로(315)는 제4 양방향 관통전극(25)에 연결되어 제5 신호(S5)를 입력받는다. 이때, 제8 데이터(D8)는 제3 데이터(D3)로부터 생성된다.
이와 같은 본 발명의 일실시예에 따른 반도체칩(1)은 라이트동작 및 리드동작에서 리페어동작 시 단방향 관통전극을 양방향 관통전극으로 리페어하고, 양방향 관통전극을 또 다른 양방향 관통전극으로 리페어함으로써 불량이 발생한 관통전극을 리페어하기 위한 효율을 증가할 수 있다.
1. 반도체칩 10. 제1 반도체장치
11. 리페어제어회로 12. 제1 경로제어회로
21. 단방향 관통전극 22. 제1 양방향 관통전극
23. 제2 양방향 관통전극 24. 제3 양방향 관통전극
25. 제4 양방향 관통전극 30. 제2 반도체장치
31. 제2 경로제어회로 100. 인에이블신호생성회로
110. 전달제어신호생성회로 111. 제1 전달제어신호생성회로
112. 제2 전달제어신호생성회로 113. 제3 전달제어신호생성회로
114. 제4 전달제어신호생성회로 115. 제5 전달제어신호생성회로
121. 제1 전달회로 122. 제2 전달회로
123. 제3 전달회로 124. 제4 전달회로
125. 제5 전달회로 210. 제1 버퍼회로
220. 제1 구동회로 230. 제1 라이트전달회로
231. 제1 선택전달회로 232. 제2 구동회로
240. 제1 리드전달회로 241. 제2 버퍼회로
242. 제3 구동회로 311. 제6 전달회로
312. 제7 전달회로 313. 제8 전달회로
314. 제9 전달회로 315. 제10 전달회로
410. 제3 버퍼회로 420. 제4 구동회로
430. 제2 라이트전달회로 431. 제4 버퍼회로
432. 제5 구동회로 440. 제2 리드전잘회로
441. 제5 버퍼회로 442. 제6 구동회로
450. 제3 라이트전달회로 451. 제6 버퍼회로
452. 제7 구동회로 460. 제3 리드전달회로
461. 제2 선택전달회로 462. 제8 구동회로

Claims (20)

  1. 단방향 관통전극 및 다수의 양방향 관통전극을 통해 적층되는 제1 반도체장치 및 제2 반도체장치를 포함하고,
    상기 단방향 관통전극 및 상기 다수의 양방향 관통전극에 대한 불량정보를 포함하는 다수의 전달제어신호에 의해 상기 단방향 관통전극 및 상기 다수의 양방향 관통전극에 포함된 불량이 발생한 관통전극을 리페어하는 반도체칩.
  2. 제 1 항에 있어서, 상기 단방향 관통전극은 불량이 발생한 경우 인접하게 배치되는 상기 다수의 양방향 관통전극 중 어느 하나로 리페어되는 반도체칩.
  3. 제 1 항에 있어서, 상기 다수의 양방향 관통전극 중 불량이 발생한 관통전극은 불량이 발생하지 않고 인접하게 배치되는 상기 양방향 관통전극 중 어느 하나로 리페어되는 반도체칩.
  4. 제 1 항에 있어서, 상기 제1 반도체장치는
    라이트동작 시 인에이블되는 라이트인에이블신호, 리드동작시 인에이블되는 리드인에이블신호를 생성하고, 상기 라이트동작 및 상기 리드동작 시 상기 다수의 전달제어신호를 생성하는 리페어제어회로; 및
    상기 라이트인에이블신호 및 상기 리드인에이블신호가 인에이블되는 경우 상기 다수의 전달제어신호에 의해 상기 단방향 관통전극 및 상기 다수의 양방향 관통전극 중 불량이 발생한 관통전극의 경로를 인접한 관통전극으로 리페어하여 다수의 신호를 입출력하는 제1 경로제어회로를 포함하는 반도체칩.
  5. 제 4 항에 있어서, 상기 리페어제어회로는
    라이트개시신호 및 슬라이스신호의 로직레벨에 따라 선택적으로 인에이블되는 상기 라이트인에이블신호 및 상기 리드인에이블신호를 생성하는 인에이블신호생성회로; 및
    접지전압 및 상기 단방향 관통전극 및 상기 다수의 양방향 관통전극에 대한 불량정보를 포함하는 다수의 리페어정보신호로부터 상기 다수의 전달제어신호를 생성하는 전달제어신호생성회로를 포함하는 반도체칩.
  6. 제 4 항에 있어서, 상기 제1 경로제어회로는
    상기 단방향 관통전극 및 상기 다수의 양방향 관통전극에 연결되고, 상기 라이트인에이블신호가 인에이블되는 경우 상기 다수의 전달제어신호에 의해 상기 단방향 관통전극 및 상기 다수의 양방향 관통전극 중 불량이 발생한 관통전극의 경로를 인접한 관통전극으로 리페어하여 다수의 데이터를 상기 다수의 신호로 출력하고, 상기 리드인에이블신호가 인에이블되는 경우 상기 다수의 신호를 상기 다수의 데이터로 출력하는 다수의 전달회로를 포함하는 반도체칩.
  7. 제 1 항에 있어서, 상기 제2 반도체장치는
    라이트동작 및 리드동작 시 상기 다수의 전달제어신호에 의해 상기 단방향 관통전극 및 상기 다수의 양방향 관통전극 중 불량이 발생한 관통전극의 경로를 인접한 관통전극으로 리페어하여 다수의 신호를 입출력하는 제2 경로제어회로를 포함하는 반도체칩.
  8. 제 7 항에 있어서, 상기 제2 경로제어회로는
    상기 단방향 관통전극 및 상기 다수의 양방향 관통전극에 연결되고, 라이트인에이블신호가 인에이블되는 경우 상기 다수의 전달제어신호에 의해 상기 단방향 관통전극 및 상기 다수의 양방향 관통전극 중 불량이 발생한 관통전극의 경로를 인접한 관통전극으로 리페어하여 상기 다수의 신호를 다수의 데이터로 출력하고, 리드인에이블신호가 인에이블되는 경우 상기 다수의 데이터를 상기 다수의 신호로 출력하는 다수의 전달회로를 포함하는 반도체칩.
  9. 단방향 관통전극 및 제1 내지 제4 양방향 관통전극에 연결되는 제1 반도체장치를 포함하고,
    상기 단방향 관통전극 및 상기 제1 내지 제4 양방향 관통전극에 대한 불량정보를 포함하는 제1 내지 제5 전달제어신호에 의해 상기 단방향 관통전극 및 상기 제1 내지 제4 양방향 관통전극에 포함된 불량이 발생한 관통전극을 리페어하는 반도체칩.
  10. 제 9 항에 있어서, 상기 단방향 관통전극은 불량이 발생한 경우 상기 제1 양방향 관통전극으로 리페어되는 반도체칩.
  11. 제 9 항에 있어서, 상기 제1 양방향 관통전극은 불량이 발생한 경우 상기 제2 양방향 관통전극으로 리페어되고, 상기 제2 양방향 관통전극은 불량이 발생한 경우 상기 제3 양방향 관통전극으로 리페어되며, 상기 제3 양방향 관통전극은 불량이 발생한 경우 상기 제4 양방향 관통전극으로 리페어되는 반도체칩.
  12. 제 9 항에 있어서, 상기 제1 반도체장치는
    라이트동작 시 인에이블되는 라이트인에이블신호, 리드동작시 인에이블되는 리드인에이블신호를 생성하고, 상기 라이트동작 및 상기 리드동작 시 상기 제1 내지 제5 전달제어신호를 생성하는 리페어제어회로; 및
    상기 라이트인에이블신호 및 상기 리드인에이블신호가 인에이블되는 경우 상기 제1 내지 제5 전달제어신호에 의해 상기 단방향 관통전극 및 상기 제1 내지 제4 양방향 관통전극 중 불량이 발생한 관통전극의 경로를 인접한 관통전극으로 리페어하여 제1 내지 제5 신호를 입출력하는 제1 경로제어회로를 포함하는 반도체칩.
  13. 제 12 항에 있어서, 상기 리페어제어회로는
    라이트개시신호 및 슬라이스신호의 로직레벨에 따라 선택적으로 인에이블되는 상기 라이트인에이블신호 및 상기 리드인에이블신호를 생성하는 인에이블신호생성회로; 및
    접지전압 및 상기 단방향 관통전극 및 상기 제1 내지 제4 양방향 관통전극에 대한 불량정보를 포함하는 제1 내지 제5 리페어정보신호로부터 상기 제1 내지 제5 전달제어신호를 생성하는 전달제어신호생성회로를 포함하는 반도체칩.
  14. 제 13 항에 있어서, 상기 전달제어신호생성회로는
    접지전압에 의해 상기 단방향 관통전극에 불량이 발생하는 경우 인에이블되는 상기 제1 리페어정보신호의 로직레벨에 따라 상기 제1 전달제어신호 및 제1 전달리페어신호를 생성하는 제1 전달제어신호생성회로;
    상기 접지전압에 의해 상기 제1 양방향 관통전극에 불량이 발생하는 경우 인에이블되는 상기 제2 리페어정보신호 및 상기 제1 전달리페어신호의 로직레벨에 따라 상기 제2 전달제어신호를 생성하고, 상기 제1 전달리페어신호 및 상기 상기 제2 리페어정보신호의 로직레벨에 따라 제2 전달리페어신호를 생성하는 제2 전달제어신호생성회로;
    상기 접지전압에 의해 상기 제2 양방향 관통전극에 불량이 발생하는 경우 인에이블되는 상기 제3 리페어정보신호 및 상기 제2 전달리페어신호의 로직레벨에 따라 상기 제3 전달제어신호를 생성하고, 상기 제2 전달리페어신호 및 상기 상기 제3 리페어정보신호의 로직레벨에 따라 제3 전달리페어신호를 생성하는 제3 전달제어신호생성회로;
    상기 접지전압에 의해 상기 제3 양방향 관통전극에 불량이 발생하는 경우 인에이블되는 상기 제4 리페어정보신호 및 상기 제3 전달리페어신호의 로직레벨에 따라 상기 제4 전달제어신호를 생성하고, 상기 제3 전달리페어신호 및 상기 상기 제4 리페어정보신호의 로직레벨에 따라 제4 전달리페어신호를 생성하는 제4 전달제어신호생성회로; 및
    상기 접지전압에 의해 상기 제4 양방향 관통전극에 불량이 발생하는 경우 인에이블되는 상기 제5 리페어정보신호 및 상기 제4 전달리페어신호의 로직레벨에 따라 상기 제5 전달제어신호를 생성하는 제5 전달제어신호생성회로를 포함하는 반도체칩.
  15. 제 12 항에 있어서, 상기 제1 경로제어회로는
    상기 라이트인에이블신호가 인에이블되는 경우 상기 제1 전달제어신호의 로직레벨에 따라 커맨드를 상기 제1 신호로 출력하거나 상기 커맨드의 입력을 차단하는 제1 전달회로;
    상기 라이트인에이블신호가 인에이블되는 경우 상기 제2 전달제어신호의 로직레벨에 따라 상기 커맨드로부터 상기 제2 신호를 생성하거나 제1 데이터로부터 상기 제2 신호를 생성하고, 상기 리드인에이블신호가 인에이블되는 경우 상기 제2 신호로부터 상기 제1 데이터를 생성하는 제2 전달회로;
    상기 라이트인에이블신호가 인에이블되는 경우 상기 제3 전달제어신호의 로직레벨에 따라 상기 제1 데이터로부터 상기 제3 신호를 생성하거나 제2 데이터로부터 상기 제3 신호를 생성하고, 상기 리드인에이블신호가 인에이블되는 경우 상기 제3 신호로부터 상기 제2 데이터를 생성하는 제3 전달회로;
    상기 라이트인에이블신호가 인에이블되는 경우 상기 제4 전달제어신호의 로직레벨에 따라 상기 제2 데이터로부터 상기 제4 신호를 생성하거나 제3 데이터로부터 상기 제4 신호를 생성하고, 상기 리드인에이블신호가 인에이블되는 경우 상기 제4 신호로부터 상기 제3 데이터를 생성하는 제4 전달회로; 및
    상기 라이트인에이블신호가 인에이블되는 경우 상기 제5 전달제어신호의 로직레벨에 따라 상기 제3 데이터로부터 상기 제5 신호를 생성하거나 제4 데이터로부터 상기 제5 신호를 생성하고, 상기 리드인에이블신호가 인에이블되는 경우 상기 제5 신호로부터 상기 제4 데이터를 생성하는 제5 전달회로를 포함하는 반도체칩.
  16. 제 15 항에 있어서, 상기 제1 전달회로는 상기 단방향 관통전극에 연결되어 상기 제1 신호를 입출력하고, 상기 제2 전달회로는 상기 제1 양방향 관통전극에 연결되어 상기 제2 신호를 입출력하며, 상기 제3 전달회로는 상기 제2 양방향 관통전극에 연결되어 상기 제3 신호를 입출력하고, 상기 제4 전달회로는 상기 제3 양방향 관통전극에 연결되어 상기 제4 신호를 입출력하며, 상기 제5 전달회로는 상기 제4 양방향 관통전극에 연결되어 상기 제5 신호를 입출력하는 반도체칩.
  17. 제 9 항에 있어서,
    상기 단방향 관통전극 및 상기 제1 내지 제4 양방향 관통전극에 연결되는 제2 반도체장치를 더 포함하고,
    상기 제1 반도체장치와 상기 제2 반도체장치는 상기 단방향 관통전극 및 상기 제1 내지 제4 양방향 관통전극을 통해 적층되는 반도체칩.
  18. 제 17 항에 있어서, 상기 제2 반도체장치는
    라이트동작 및 리드동작 시 상기 제1 내지 제5 전달제어신호에 의해 상기 단방향 관통전극 및 상기 제1 내지 제4 양방향 관통전극 중 불량이 발생한 관통전극의 경로를 인접한 관통전극으로 리페어하여 제1 내지 제5 신호를 입출력하는 제2 경로제어회로를 포함하는 반도체칩.
  19. 제 18 항에 있어서, 상기 제2 경로제어회로는
    라이트인에이블신호가 인에이블되는 경우 상기 제1 전달제어신호의 로직레벨에 따라 제1 신호로부터 내부커맨드를 생성하거나 상기 제1 신호의 입력을 차단하는 제6 전달회로;
    상기 라이트인에이블신호가 인에이블되는 경우 제2 신호로부터 제5 데이터를 생성하고, 리드인에이블신호가 인에이블되는 경우 상기 제2 전달제어신호의 로직레벨에 따라 상기 제5 데이터로부터 상기 제2 신호를 생성하거나 상기 제5 데이터의 입력을 차단하는 제7 전달회로;
    상기 라이트인에이블신호가 인에이블되는 경우 제3 신호로부터 제6 데이터를 생성하고, 상기 리드인에이블신호가 인에이블되는 경우 상기 제3 전달제어신호의 로직레벨에 따라 상기 제5 데이터로부터 상기 제3 신호를 생성하거나 상기 제6 데이터로부터 상기 제3 신호를 생성하는 제8 전달회로;
    상기 라이트인에이블신호가 인에이블되는 경우 제4 신호로부터 제7 데이터를 생성하고, 상기 리드인에이블신호가 인에이블되는 경우 상기 제4 전달제어신호의 로직레벨에 따라 상기 제6 데이터로부터 상기 제4 신호를 생성하거나 상기 제7 데이터로부터 상기 제4 신호를 생성하는 제9 전달회로; 및
    상기 라이트인에이블신호가 인에이블되는 경우 제5 신호로부터 제8 데이터를 생성하고, 상기 리드인에이블신호가 인에이블되는 경우 상기 제5 전달제어신호의 로직레벨에 따라 상기 제7 데이터로부터 상기 제5 신호를 생성하거나 상기 제8 데이터로부터 상기 제5 신호를 생성하는 제10 전달회로를 포함하는 반도체칩.
  20. 제 19 항에 있어서, 상기 제6 전달회로는 상기 단방향 관통전극에 연결되어 상기 제1 신호를 입출력하고, 상기 제7 전달회로는 상기 제1 양방향 관통전극에 연결되어 상기 제2 신호를 입출력하며, 상기 제8 전달회로는 상기 제2 양방향 관통전극에 연결되어 상기 제3 신호를 입출력하고, 상기 제9 전달회로는 상기 제3 양방향 관통전극에 연결되어 상기 제4 신호를 입출력하며, 상기 제10 전달회로는 상기 제4 양방향 관통전극에 연결되어 상기 제5 신호를 입출력하는 반도체칩.
KR1020190051864A 2019-05-02 2019-05-02 반도체칩 KR20200127534A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020190051864A KR20200127534A (ko) 2019-05-02 2019-05-02 반도체칩
US16/685,667 US10903191B2 (en) 2019-05-02 2019-11-15 Semiconductor chip for repairing through electrode
CN201911176683.5A CN111883189B (zh) 2019-05-02 2019-11-26 半导体芯片

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190051864A KR20200127534A (ko) 2019-05-02 2019-05-02 반도체칩

Publications (1)

Publication Number Publication Date
KR20200127534A true KR20200127534A (ko) 2020-11-11

Family

ID=73016745

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190051864A KR20200127534A (ko) 2019-05-02 2019-05-02 반도체칩

Country Status (3)

Country Link
US (1) US10903191B2 (ko)
KR (1) KR20200127534A (ko)
CN (1) CN111883189B (ko)

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100742505B1 (ko) * 2001-04-27 2007-07-24 주식회사 케이티 단방향 광전송 라우터를 이용한 양방향 통신시스템과 그통신방법
ITMI20032443A1 (it) * 2003-12-12 2005-06-13 Marconi Comm Spa Sistema e metodo per il ripristino automatico di circuiti
US8384417B2 (en) 2008-09-10 2013-02-26 Qualcomm Incorporated Systems and methods utilizing redundancy in semiconductor chip interconnects
JP5564230B2 (ja) * 2009-10-09 2014-07-30 ピーエスフォー ルクスコ エスエイアールエル 積層型半導体装置
JP5490482B2 (ja) * 2009-10-09 2014-05-14 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
JP5593053B2 (ja) * 2009-10-09 2014-09-17 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
KR101902938B1 (ko) * 2012-02-14 2018-11-13 에스케이하이닉스 주식회사 반도체 집적회로
KR20150085643A (ko) * 2014-01-16 2015-07-24 에스케이하이닉스 주식회사 반도체 장치 및 이를 포함하는 반도체 시스템
US9972611B2 (en) * 2016-09-30 2018-05-15 Intel Corporation Stacked semiconductor package having fault detection and a method for identifying a fault in a stacked package
US10146719B2 (en) * 2017-03-24 2018-12-04 Micron Technology, Inc. Semiconductor layered device with data bus
CN109190259B (zh) * 2018-09-07 2022-04-29 哈尔滨工业大学 基于改进Dijkstra算法和IPSO结合的数字微流控芯片故障修复方法
CN109214090B (zh) * 2018-09-07 2022-08-30 哈尔滨工业大学 基于改进遗传算法的数字微流控芯片故障修复方法

Also Published As

Publication number Publication date
CN111883189A (zh) 2020-11-03
US20200350289A1 (en) 2020-11-05
CN111883189B (zh) 2024-04-19
US10903191B2 (en) 2021-01-26

Similar Documents

Publication Publication Date Title
TWI738871B (zh) 層疊式半導體裝置
US10615126B2 (en) Semiconductor apparatus and memory system
US8441831B2 (en) Semiconductor integrated circuit having stacked semiconductor chips and vias therebetween
US8689065B2 (en) Semiconductor memory apparatus including data compression test circuit
KR102092745B1 (ko) 반도체 장치 및 이의 테스트 방법
US9263371B2 (en) Semiconductor device having through-silicon via
KR20200056639A (ko) 적층형 반도체 장치 및 그의 테스트 방법
TWI613667B (zh) 積體電路晶片及包含其之多晶片系統
KR20160068550A (ko) 멀티 칩 패키지를 구비하는 반도체 장치
US8938570B2 (en) Semiconductor device and method of manufacturing the same
CN111402945A (zh) 不具有单元阵列的集成电路芯片和裸片测试
US9576936B2 (en) Semiconductor system having semiconductor apparatus and method of determining delay amount using the semiconductor apparatus
KR20200106734A (ko) 테스트방법 및 이를 이용한 반도체칩
US9140743B2 (en) Semiconductor system that tests the connectivity between a metal and a bump that are formed in the upper portion of a penetrating electrode
KR20200127534A (ko) 반도체칩
US9379701B2 (en) Semiconductor device having through chip via
TW201919172A (zh) 層疊式半導體裝置和半導體系統
US7577050B2 (en) Semiconductor memory device for measuring internal voltage
US11201149B2 (en) Semiconductor devices
KR20090105094A (ko) 데이터출력제어회로

Legal Events

Date Code Title Description
E902 Notification of reason for refusal