TW201318086A - 晶片堆疊中貫矽導孔的測試與修復裝置 - Google Patents

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Abstract

一種第一晶片與第二晶片之間貫矽導孔(TSV)的測試與修復裝置。第一與第二開關的第一端耦接至TSV的第一端。第三與第四開關的第一端耦接至TSV的第二端。第一電阻的第一端耦接至第一電壓。第一選擇器耦接於第二開關的第二端與第一電阻的第二端之間。第二選擇器耦接於第四開關的第二端與第二電壓之間。第一控制電路偵測第二開關的第二端，以及控制第一開關、第二開關與第一選擇器。第二控制電路控制第三開關、第四開關與第二選擇器。

Description

晶片堆疊中貫矽導孔的測試與修復裝置
本發明是有關於一種晶片堆疊，且特別是有關於一種晶片堆疊中貫矽導孔的測試與修復裝置。
近年來，積體電路(Integrated Circuit,IC)中電晶體數不斷的增加，使得晶片使用面積增加。就電路的整體動作時間來說，晶片面積的增加會造成延遲時間(Delay Time)和功率耗(Power Consumption)變得更加嚴重。為了有效改善嚴重的延遲與功率消耗問題，3D(Three Dimension) IC堆疊技術將是有效的解決方法。3D IC乃是將多顆晶片進行3D空間的垂直疊合，達到尺寸精簡的最佳效益。不同晶片之間利用上下導通的貫矽導孔(through silicon via,TSV)結構傳遞信號與電源電壓。因此，不同電晶體之間的互連長度及延遲時間均較傳統平面電路(2D)明顯縮短，同時提升晶片效能並降低功率消耗。
3D IC的製程包含三部分：1. TSV通道的形成與導電金屬的填入；2.晶圓薄化製程；3.晶片堆疊與結合。然而，作為TSV導孔側壁(Sidewall)的絕緣層薄膜(如SiO2)有可能在製程中破損(break)和受外來雜質(Impurity)的侵入，易造成TSV的開路或對地的短路。或者，在完成TSV製作之後，將數顆IC疊合時，往往因為小小的位置偏移量(offset)而造成TSV的開路或對地的短路。TSV的開路表示此TSV無法於不同晶片之間提供有效路徑來傳遞信號。TSV對地的短路表示此TSV非預期的接地。無論如何，已經接地的TSV是無法傳遞信號的。
本發明提供一種晶片堆疊中貫矽導孔(through silicon via，以下稱TSV)的測試與修復裝置，以自我偵測TSV是否良好。
本發明實施例提出一種晶片堆疊中TSV的測試與修復裝置，用以測試配置於晶片堆疊中第一晶片與第二晶片之間的TSV結構。該測試與修復裝置包括配置於第一晶片的第一開關、第二開關、第一電阻、第一選擇器與第一控制電路，以及配置於該第二晶片的第三開關、第四開關、第二選擇器與第二控制電路。第一與第二開關的第一端耦接至該TSV結構的第一端。第一開關的第二端耦接至第一晶片的功能單元。第三開關與第四開關的第一端耦接至該TSV結構的第二端。第三開關的第二端耦接至第二晶片的功能單元。第一電阻的第一端耦接至第一電壓。第一選擇器耦接於第二開關的第二端與第一電阻的第二端之間。第二選擇器耦接於第四開關的第二端與第二電壓之間。第一控制電路偵測第二開關的第二端，以及控制第一開關、第二開關與第一選擇器。第二控制電路控制第三開關、第四開關與第二選擇器。
基於上述，於測試期間，本發明實施例中TSV結構的第一端可以透過第二開關、第一選擇器與第一電阻耦接至第一電壓，而TSV結構的第二端可以透過第四開關與第二選擇器耦接至第二電壓。若TSV結構為正常，則第一控制電路可以偵測到該第二開關的第二端的電壓為接近第二電壓。若TSV結構為失效(Fail)，則第一控制電路可以偵測到該第二開關的第二端的電壓為接近第一電壓。因此，晶片堆疊中的測試與修復裝置可以自我偵測TSV結構是否良好，並修復失效的TSV。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1是依照本發明實施例說明一種晶片堆疊中貫矽導孔(through silicon via，以下稱TSV)的測試與修復裝置100示意圖。晶片堆疊是由多個晶片相互疊置而成，例如圖1繪示晶片CHIP1、CHIP2與CHIP3相互疊置而形成一個晶片堆疊。不同晶片之間利用不同的TSV結構傳遞電源與信號，例如晶片CHIP1的功能單元(未繪示)可以經由TSV結構101將信號(或電源電壓)傳送至晶片CHIP2的功能單元(未繪示)。一般而言，TSV結構通常包含焊墊(pad)、貫矽導孔與微凸塊(micro bump)。TSV結構為公知技術，故不在此贅述其實施細節。
請參照圖1，TSV測試與修復裝置包括配置於不同晶片的多個子裝置，例如測試與修復裝置100包括配置於晶片CHIP1的測試與修復裝置100a，配置於晶片CHIP2的測試與修復裝置100b，以及配置於晶片CHIP3的測試與修復裝置100c。基於外部控制信號，分別內嵌於各晶片中的測試與修復裝置100a、100b與100c可以在測試期間對TSV結構進行測試，例如測試與修復裝置100a與100b可以依據外部的控制信號在測試期間對TSV結構101進行測試。所述對TSV結構101進行的測試包含「TSV是否開路」及/或「TSV是否對地短路」。
另外，測試與修復裝置100還配置了至少一個冗餘(redundant) TSV結構，例如在晶片CHIP1與CHIP2之間配置了一個冗餘TSV結構102，以及在晶片CHIP2與CHIP3之間配置了一個冗餘TSV結構103。當測試與修復裝置100a與/或測試與修復裝置100b測試後發現某一個TSV結構(例如TSV結構101)失效(Fail)時，測試與修復裝置100a與測試與修復裝置100b可以切換信號路徑，使良好的冗餘TSV結構102取代失效的TSV結構。又例如，當測試與修復裝置100b與/或測試與修復裝置100c進行測試後發現TSV結構104失效時，測試與修復裝置100b與測試與修復裝置100c可以切換信號路徑，使良好的冗餘TSV結構103取代失效的TSV結構104。因此，測試與修復裝置100還具有自我修復TSV的功能。
圖2是依照本發明實施例說明圖1所示測試與修復裝置100的測試流程示意圖。在對晶片堆疊中各個TSV結構進行測試及/或修復前。重要路徑偵測電路110可以進行步驟S210，以便偵測所述外部控制信號的傳輸路徑、電源電壓的傳輸路徑是否正常。
圖3是依照本發明實施例說明圖1所示重要路徑偵測電路110中偵測外部控制信號的電路方塊示意圖。在此是以外部控制信號中的模式選擇信號MS的傳輸路徑作為說明範例。其它外部控制信號的傳輸路徑偵測電路可以參照圖3而類推之。電源電壓(例如電源電壓VDD、接地電壓GND等)的傳輸路徑偵測電路亦可以參照圖3的教示而類推之。另外，圖3所繪示實施例是假設晶片堆疊為3層堆疊，亦即由三個晶片CHIP1~CHIP3相互堆疊而成。2層堆疊、4層堆疊或是其他層數堆疊的重要路徑偵測電路110可以參照圖3的教示而類推之。
請參照圖3，重要路徑偵測電路110包括信號發送器310、信號接收器320、第一路徑偵測開關330、第二路徑偵測開關340、第一路徑偵測TSV結構350、第二路徑偵測TSV結構360、第三路徑偵測TSV結構370以及第四路徑偵測TSV結構380。開關330的第一端與TSV結構350的第一端耦接至信號發送器310的輸出端。TSV結構360的第一端耦接至TSV結構350的第二端，TSV結構360的第二端耦接至晶片CHIP3的測試與修復裝置100c。TSV結構370的第一端耦接至TSV結構360的第二端，TSV結構370的第二端耦接至晶片CHIP2的測試與修復裝置100b。TSV結構380的第一端耦接至TSV結構370的第二端，TSV結構380的第二端耦接至晶片CHIP1的測試與修復裝置100a、開關330的第二端與開關340的第一端。開關340的第二端耦接至信號接收器320的輸入端。
開關340受控於主要測試信號MT，而開關330受控於反相測試信號/MT，其中反相測試信號/MT為主要測試信號MT的反相信號。當重要路徑偵測電路110進行步驟S210時，開關330為截止而開關340為導通。若模式選擇信號MS的傳輸路徑為良好，則信號發送器310所輸出的模式選擇信號MS會通過TSV結構350、TSV結構360、TSV結構370、TSV結構380與開關340而到達信號接收器320。若TSV結構350、360、370、380中任何一個TSV結構為失效，則信號接收器320在步驟S210中無法接收到信號發送器310所輸出的模式選擇信號MS，也就表示模式選擇信號MS的傳輸路徑為失效。因此，一但信號接收器320在步驟S210中無法接收到信號發送器310所輸出的模式選擇信號MS，則重要路徑偵測電路110在步驟S210判斷此晶片堆疊無法自我偵測/修復(步驟S215)。若連傳遞外部控制信號或電源電壓的路徑都損壞，則此晶片堆疊判為完全失效，後續的偵測與修補也不用實施，以增加量測效率。
反之，若信號接收器320可以在步驟S210中接收到信號發送器310所輸出的模式選擇信號MS，則重要路徑偵測電路110在步驟S210判斷模式選擇信號MS的傳輸路徑為良好。相類似地，重要路徑偵測電路110可以在步驟S210判斷其他外部控制信號(例如上電源開關信號PST、下電源開關信號PSB等)的傳輸路徑是否為良好。以此類推，重要路徑偵測電路110亦可以在步驟S210判斷電源電壓(例如電源電壓VDD、接地電壓GND等)的傳輸路徑是否為良好。若重要路徑偵測電路110可以在步驟S210判斷其他外部控制信號的傳輸路徑為失效，或是判斷電源電壓的傳輸路徑為失效，則重要路徑偵測電路110在步驟S210判斷此晶片堆疊無法自我偵測/修復(步驟S215)。
請參照圖2，若重要路徑偵測電路110在步驟S210判斷所有外部控制信號的傳輸路徑為良好，並且電源電壓的傳輸路徑為良好，則測試與修復裝置100會結束步驟S210，以及接著進行步驟S220。在步驟S220中，測試與修復裝置100會測試圖1中所有TSV結構(例如TSV結構101)是否開路。若步驟S220的判斷結果為否，則測試與修復裝置100會進行步驟S230。若步驟S220的判斷結果為是，則測試與修復裝置100會進行步驟S240。也就是說，若測試與修復裝置100測得任何一個TSV結構受損則自動抓取冗餘TSV結構，則不用進行步驟S230以提高測試效率。此冗餘TSV結構將修復損毀的TSV路徑。
在步驟S230中，測試與修復裝置100會測試圖1中所有TSV結構(例如TSV結構101)是否對地短路。若步驟S230的判斷結果為是，則測試與修復裝置100會進行步驟S240，反之進行步驟S250。需注意的是，本實施例是先檢查TSV結構是否開路，然後才檢查TSV結構是否對地短路。在其他實施例中，測試與修復裝置100可能會在步驟S220中先檢查TSV結構是否對地短路，然後才在步驟S230中檢查TSV結構是否開路。
例如，若步驟S220發現TSV結構101為開路，或步驟S230發現TSV結構101為對地短路，表示TSV結構101是失效的，因此測試與修復裝置100會進行步驟S240，以便使良好的冗餘TSV結構102取代失效的TSV結構。其他失效的TSV結構的取代操作可以類推之。因此，測試與修復裝置100還具有自我修復TSV的功能，使不同晶片之間的所有信號路徑皆可正常傳輸。
若測試與修復裝置100發現所有TSV結構101皆通過步驟S220與S230的測試，表示所有TSV結構都是良好的，因此測試與修復裝置100會進行步驟S250，以便自動關閉(turn off)冗餘TSV結構，以避免金屬訊號線的負載電容，減少信號負載。
因此，本實施例揭露一種使用於三維積體電路晶片之TSV自我測試與修復機制。利用圖1與圖2所示的測試方法與架構，先偵測主要的控制訊號傳輸路徑、電源電壓傳輸路徑是否正常無誤，再針對電路中每條含TSV的訊號線進行自我錯誤測試，其錯誤為TSV開路或對地短路皆可偵測。本實施例並可對錯誤的TSV進行自我修復，也就是利用冗餘TSV取代已錯誤的TSV，使得整體晶片堆疊的功能得以正常操作，以提升整體電路之良率。
圖4是依照本發明實施例說明圖1所示測試與修復裝置100的電路示意圖。測試與修復裝置100具有子測試與修復裝置100a與100b，用以測試配置於晶片堆疊中晶片CHIP1與晶片CHIP2之間的TSV結構101。測試與修復裝置100包括第一開關SW1、第二開關SW2、第三開關SW3、第四開關SW4、第一電阻R1、第一選擇器S1、第二選擇器S2、第一控制電路511以及第二控制電路512。第一開關SW1、第二開關SW2、第一電阻R1、第一選擇器S1與第一控制電路511配置於晶片CHIP1，第三開關SW3、第四開關SW4、第二選擇器S2與第二控制電路512配置於第二晶片CHIP2。
第一開關SW1與第二開關SW2的第一端耦接至TSV結構101的第一端。第一開關SW1的第二端耦接至晶片CHIP1的功能單元501。此功能單元501可能是晶片CHIP1的焊墊、主動電路或是其他元件。第一電阻R1的第一端耦接至第一電壓V1(例如電源電壓VDD或是其他參考電壓)。第一選擇器S1耦接於第二開關SW2的第二端與第一電阻R1的第二端之間。第一控制電路511控制第一開關SW1、第二開關SW2與第一選擇器S1，以及第一控制電路511偵測第二開關SW2的第二端。
第三開關SW3與第四開關SW4的第一端耦接至TSV結構101的第二端。第三開關SW3的第二端耦接至晶片CHIP2的功能單元502。此功能單元502可能是晶片CHIP2的焊墊、主動電路或是其他元件。第二選擇器S2耦接於第四開關SW4的第二端與第二電壓V2之間。此第二電壓V2可以是接地電壓或是其他參考電壓。第二控制電路512控制第三開關SW3、第四開關SW4與第二選擇器S2。
例如，於第一測試期間中，第一控制電路511截止(turn off)第一開關SW1、導通(turn on)第二開關SW2以及控制第一選擇器S1以使第二開關SW2的第二端耦接至第一電阻R1的第二端。另外，第二控制電路512於第一測試期間中截止第三開關SW3，導通第四開關SW4，以及控制第二選擇器S2以使第四開關SW4的第二端耦接至第二電壓V2。當為TSV結構101為開路時，第二選擇器S2的第二電壓V2無法傳遞至第二開關SW2，因此第二開關SW2的第二端的電壓SS1會被第一電阻R1上拉至接近第一電壓V1。一但第一控制電路511於第一測試期間中偵測第二開關SW2的第二端的電壓SS1為第一電壓V1(或接近第一電壓V1)，表示TSV結構101為開路。反之，當為TSV結構101為有效(良好)時，第二選擇器S2的第二電壓V2會經由TSV結構101將第二開關SW2的第二端的電壓SS1下拉至接近第二電壓V2。一但第一控制電路511於第一測試期間中偵測第二開關SW2的第二端的電壓SS1為第二電壓V2(或接近第二電壓V2)，表示TSV結構101為有效(良好)。
因此，內嵌於晶片堆疊中的測試與修復裝置100可以於第一測試期間中自我偵測TSV結構101是否導通。在第一控制電路511完成第一測試期間並且測得TSV結構101為有效(良好)後，第一控制電路511於正常操作期間中導通第一開關SW1並截止第二開關SW2。
在另一實施例中，測試與修復裝置100更包括於晶片CHIP2的第二電阻R2。第二電阻R2的第一端耦接至第一電壓V1(例如電源電壓VDD或是其他參考電壓)。第二電阻R2的第二端耦接至第二選擇器S2。其中，第一選擇器S1更耦接至該第二電壓V2。例如，於第二測試期間中，第一控制電路511截止第一開關SW1、導通第二開關SW2以及控制第一選擇器S1以使第二開關SW2的第二端耦接至第二電壓V2，以及第二控制電路512截止第三開關SW3、導通第四開關SW4、控制第二選擇器S2以使第四開關SW4的第二端耦接至第二電阻R2的第二端。另外，第二控制電路512於第二測試期間中偵測第四開關SW4的第二端。
當為TSV結構101為開路時，第一選擇器S1的第二電壓V2無法傳遞至第四開關SW4，因此第四開關SW4的第二端的電壓SS2會被第二電阻R2上拉至接近第一電壓V1。一但第二控制電路512於第二測試期間中偵測第四開關SW4的第二端的電壓SS2為第一電壓V1(或接近第一電壓V1)，表示TSV結構101為開路。反之，當為TSV結構101為有效(良好)時，第一選擇器S1的第二電壓V2會經由TSV結構101將第四開關SW4的第二端的電壓SS2下拉至接近第二電壓V2。一但第二控制電路512於第二測試期間中偵測第四開關SW4的第二端的電壓SS2為第二電壓V2(或接近第二電壓V2)，表示TSV結構101為有效(良好)。
因此，內嵌於晶片堆疊中的測試與修復裝置100可以於第二測試期間中自我偵測TSV結構101是否導通。在第二控制電路512完成第二測試期間並且測得TSV結構101為有效(良好)後，第二控制電路512於正常操作期間中導通第三開關SW3並截止第四開關SW4。
圖5是依照本發明實施例說明圖4中控制信號的時序示意圖。圖5所示模式選擇信號MS、上電源開關信號PST與下電源開關信號PSB為外部控制信號。第一控制電路511依據模式選擇信號MS與下電源開關信號PSB輸出第一測試信號TS1以控制第二開關SW2。第二控制電路512依據模式選擇信號MS與上電源開關信號PST輸出第二測試信號TS2以控制第四開關SW4。
請參照圖4與圖5，於第一測試期間TP1與第二測試期間TP2中，模式選擇信號MS為高邏輯準位，表示目前為開路測試模式。於第一測試期間TP1中，下電源開關信號PSB為高邏輯準位，而上電源開關信號PST為低邏輯準位，則第一控制電路511截止第一開關SW1、導通第二開關SW2以及控制第一選擇器S1以使第二開關SW2的第二端耦接至第一電阻R1的第二端。另外，第二控制電路512於第一測試期間TP1中截止第三開關SW3，導通第四開關SW4，以及控制第二選擇器S2以使第四開關SW4的第二端耦接至第二電壓V2。於第二測試期間TP2中，上電源開關信號PST為高邏輯準位，而下電源開關信號PSB為低邏輯準位，則第一控制電路511截止第一開關SW1、導通第二開關SW2以及控制第一選擇器S1以使第二開關SW2的第二端耦接至第二電壓V2。第二控制電路512於第二測試期間TP2中截止第三開關SW3、導通第四開關SW4、控制第二選擇器S2以使第四開關SW4的第二端耦接至第二電阻R2的第二端。
圖6是依照本發明另一實施例說明圖4中控制信號的時序示意圖。請參照圖4與圖6，於第三測試期間TP3與第四測試期間TP4中，模式選擇信號MS為低邏輯準位，表示目前為對地短路測試模式。於第三測試期間TP3中，下電源開關信號PSB為高邏輯準位，而上電源開關信號PST為低邏輯準位，則第一控制電路511截止第一開關SW1、導通第二開關SW2以及控制第一選擇器S1以使第二開關SW2的第二端耦接至第一電阻R1的第二端。另外，第二控制電路512於第三測試期間TP3中截止第三開關SW3與第四開關SW4。當為TSV結構101為對地短路時，TSV結構101的接地電壓會將第二開關SW2的第二端的電壓SS1下拉至接近接地電壓。一但第一控制電路511於第三測試期間TP3中偵測第二開關SW2的第二端的電壓SS1為接地電壓(或接近接地電壓)，表示TSV結構101為對地短路。
反之，當為TSV結構101為有效(良好)時，第二開關SW2的第二端的電壓SS1會被第一電阻R1上拉至接近第一電壓V1。一但第一控制電路511於第三測試期間TP3中偵測第二開關SW2的第二端的電壓SS1為第一電壓V1(或接近第一電壓V1)，表示TSV結構101為有效(良好)。在第一控制電路511完成第三測試期間TP3並且測得TSV結構101為有效(良好)後，第一控制電路511於正常操作期間中導通第一開關SW1並截止第二開關SW2。
請參照圖6，於第四測試期間TP4中，上電源開關信號PST為高邏輯準位，而下電源開關信號PSB為低邏輯準位，則第一控制電路511截止第一開關SW1與第二開關SW2。第二控制電路512於第四測試期間TP4中截止第三開關SW3、導通第四開關SW4、控制第二選擇器S2以使第四開關SW4的第二端耦接至第二電阻R2的第二端。第二控制電路512於第四測試期間TP4中偵測第四開關SW4的第二端。當為TSV結構101為對地短路時，TSV結構101的接地電壓會將第四開關SW4的第二端的電壓SS2下拉至接近接地電壓。一但第二控制電路512於第四測試期間TP4中偵測第四開關SW4的第二端的電壓SS2為接地電壓(或接近接地電壓)，表示TSV結構101為對地短路。
反之，當為TSV結構101為有效(良好)時，第四開關SW4的第二端的電壓SS2會被第二電阻R2上拉至接近第一電壓V1。一但第二控制電路512於第四測試期間TP4中偵測第四開關SW4的第二端的電壓SS2為第一電壓V1(或接近第一電壓V1)，表示TSV結構101為有效(良好)。在第二控制電路512完成第四測試期間TP4並且測得TSV結構101為有效(良好)後，第二控制電路512於正常操作期間中導通第三開關SW3並截止第四開關SW4。
在另一實施例中，請參照圖4，測試與修復裝置100更包括冗餘TSV結構102、第五開關SW5以及第六開關SW6。冗餘TSV結構102配置於第一晶片CHIP1與第二晶片CHIP2之間。第五開關SW5配置於該第一晶片。第五開關SW5的第一端耦接至冗餘TSV結構102的第一端，第五開關SW5的第二端耦接至第一晶片CHIP1的功能單元501。第六開關SW6配置於第二晶片CHIP2。第六開關SW6的第一端耦接至冗餘TSV結構102的第二端，第六開關SW6的第二端耦接至第二晶片CHIP2的功能單元502。
若第一控制電路511於第一測試期間TP1偵測第二開關SW2的第二端的電壓SS1為第一電壓VI，或是第二控制電路512於第二測試期間TP2偵測第四開關SW4的第二端的電壓SS2為第一電壓V1，或是第一控制電路511於第三測試期間TP3偵測第二開關SW2的第二端的電壓SS1為第二電壓V2，或是第二控制電路512於第四測試期間TP4偵測第四開關SW4的第二端的電壓SS2為第二電壓V2，則於正常操作期間中，第一控制電路511截止第一開關SW1並導通第五開關SW5，以及第二控制電路512截止第三開關SW3並導通第六開關SW6。因此，若TSV結構101失效，則測試與修復裝置100可以切換信號路徑，使良好的冗餘TSV結構102取代失效的TSV結構101。
圖7是依照本發明另一實施例說明圖1所示測試與修復裝置100的電路示意圖。圖7所示實施例可以參照圖4的相關說明。不同於圖4之處，在於圖7所示實施例中晶片CHIP1與晶片CHIP2之間更具有TSV結構105，以及測試與修復裝置100更包括第七開關SW7、第八開關SW8、第九開關SW9、第十開關SW10、第三電阻R3、第四電阻R4、第三選擇器S3以及第四選擇器S4。第七開關SW7、第八開關SW8、第三電阻R3、第三選擇器S3、第十一開關SW11配置於晶片CHIP1，第九開關SW9、第十開關SW10、第四電阻R4、第四選擇器S4、第十二開關SW12配置於晶片CHIP2。
第七開關SW7與第八開關SW8的第一端耦接至TSV結構105的第一端。第七開關SW7的第二端耦接至晶片CHIP1的功能單元。第三電阻R3的第一端耦接至第一電壓V1。第三選擇器S3耦接於第八開關SW8的第二端與第三電阻R3的第二端之間，並且第三選擇器S3耦接於第八開關SW8的第二端與第二電壓V2之間。第一控制電路511更控制第七開關SW7、第八開關SW8、第十一開關SW11與第三選擇器S3。第一控制電路511更偵測第八開關SW8的第二端。
第九開關SW9與第十開關SW10的第一端耦接至TSV結構105的第二端。第九開關SW9的第二端耦接至晶片CHIP2的功能單元。第四選擇器S4耦接於第十開關SW10的第二端與第二電壓V2之間，並且第四選擇器S4耦接於第十開關SW10的第二端與第四電阻R4的第二端之間。第二控制電路512更控制第九開關SW9、第十開關SW10、第十二開關SW12與第四選擇器S4。其中第二控制電路512更偵測第十開關SW10的第二端。
請參照圖5與圖7，於第一測試期間TP1中，第一控制電路511截止第一開關SW1與第七開關SW7，導通第二開關SW2與第八開關SW8，控制第一選擇器S1以使第二開關SW2的第二端耦接至第一電阻R1的第二端，以及控制第三選擇器S3以使第八開關SW8的第二端耦接至第三電阻R3的第二端。第二控制電路512於第一測試期間TP1中截止第三開關SW3與第九開關SW9，導通第四開關SW4與第十開關SW10，控制第二選擇器S2以使第四開關SW4的第二端耦接至第二電壓V2，以及控制第四選擇器S4以使第十開關SW10的第二端耦接至第二電壓V2。
於第二測試期間TP2中，第一控制電路511截止第一開關SW1與第七開關SW7，導通第二開關SW2與第八開關SW8，控制第一選擇器S1以使第二開關SW2的第二端耦接至第二電壓V2，以及控制第三選擇器S3以使第八開關SW8的第二端耦接至第二電壓V2。第二控制電路512於第二測試期間TP2中截止第三開關SW3與第九開關SW9，導通第四開關SW4與第十開關SW10，控制第二選擇器S2以使第四開關SW4的第二端耦接至第二電阻R2的第二端，以及控制第四選擇器S4以使第十開關SW10的第二端耦接至第四電阻R4的第二端。
當TSV結構101為有效(良好)而TSV結構105為開路時，第一控制電路511於第一測試期間TP1中偵測第二開關SW2的第二端的電壓SS1為第二電壓V2(或接近第二電壓V2)，偵測第八開關SW8的第二端的電壓SS3為第一電壓V1(或接近第一電壓V1)。第二控制電路512於第二測試期間TP2中偵測第四開關SW4的第二端的電壓SS2為第二電壓V2(或接近第二電壓V2)，偵測第十開關SW10的第二端的電壓SS4為第一電壓V1(或接近第一電壓V1)。因此，第一控制電路511於正常操作期間中截止第二開關SW2、第五開關SW5、第七開關SW7與第八開關SW8，並且導通第一開關SW1與第十一開關SW11。相對應地，第二控制電路512於正常操作期間中截止第四開關SW4、第六開關SW6、第九開關SW9與第十開關SW10，並且導通第三開關SW3與第十二開關SW12。
反之，當為TSV結構101為開路，而TSV結構105為有效(良好)時，第一控制電路511於第一測試期間TP1中偵測第二開關SW2的第二端的電壓SS1為第一電壓V1(或接近第一電壓V1)，偵測第八開關SW8的第二端的電壓SS3為第二電壓V2(或接近第二電壓V2)。第二控制電路512於第二測試期間TP2中偵測第四開關SW4的第二端的電壓SS2為第一電壓V1(或接近第一電壓V1)，偵測第十開關SW10的第二端的電壓SS4為第二電壓V2(或接近第二電壓V2)。因此，第一控制電路511於正常操作期間中截止第一開關SW1、第二開關SW2、第八開關SW8與第十一開關SW11，並且導通第五開關SW5與第七開關SW7。相對應地，第二控制電路512於正常操作期間中截止第三開關SW3、第四開關SW4、第十開關SW10與第十二開關SW12，並且導通第六開關SW6與第九開關SW9。
請參照圖6與圖7，於第三測試期間TP3中，第一控制電路511截止第一開關SW1與第七開關SW7，導通第二開關SW2與第八開關SW8，控制第一選擇器S1以使第二開關SW2的第二端耦接至第一電阻R1的第二端，以及控制第三選擇器S3以使第八開關SW8的第二端耦接至第三電阻R3的第二端。第二控制電路512於第三測試期間TP3中截止第三開關SW3、第四開關SW4、第九開關SW9與第十開關SW10。
於第四測試期間TP4中，第一控制電路511截止第一開關SW1、第二開關SW2、第七開關SW7與第八開關SW8。第二控制電路512於第四測試期間TP4中截止第三開關SW3與第九開關SW9，導通第四開關SW4與第十開關SW10，控制第二選擇器S2以使第四開關SW4的第二端耦接至第二電阻R2的第二端，以及控制第四選擇器S4以使第十開關SW10的第二端耦接至第四電阻R4的第二端。
當TSV結構101為有效(良好)而TSV結構105為對地短路時，第一控制電路511於第三測試期間TP4中偵測第二開關SW2的第二端的電壓SS1為第一電壓V1(或接近第一電壓V1)，偵測第八開關SW8的第二端的電壓SS3為接地電壓(或接近接地電壓)。第二控制電路512於第四測試期間TP4中偵測第四開關SW4的第二端的電壓SS2為第一電壓V1(或接近第一電壓V1)，偵測第十開關SW10的第二端的電壓SS4為接地電壓(或接近接地電壓)。因此，第一控制電路511於正常操作期間中截止第二開關SW2、第五開關SW5、第七開關SW7與第八開關SW8，並且導通第一開關SW1與第十一開關SW11。相對應地，第二控制電路512於正常操作期間中截止第四開關SW4、第六開關SW6、第九開關SW9與第十開關SW10，並且導通第三開關SW3與第十二開關SW12。
反之，當為TSV結構101為對地短路，而TSV結構105為有效(良好)時，第一控制電路511於第三測試期間TP3中偵測第二開關SW2的第二端的電壓SS1為接地電壓(或接近接地電壓)，偵測第八開關SW8的第二端的電壓SS3為第一電壓V1(或接近第一電壓V1)。第二控制電路512於第四測試期間TP4中偵測第四開關SW4的第二端的電壓SS2為接地電壓(或接近接地電壓)，偵測第十開關SW10的第二端的電壓SS4為第一電壓V1(或接近第一電壓V1)。因此，第一控制電路511於正常操作期間中截止第一開關SW1、第二開關SW2、第八開關SW8與第十一開關SW11，並且導通第五開關SW5與第七開關SW7。相對應地，第二控制電路512於正常操作期間中截止第三開關SW3、第四開關SW4、第十開關SW10與第十二開關SW12，並且導通第六開關SW6與第九開關SW9。
圖8是依照本發明又一實施例說明圖1所示測試與修復裝置100的電路示意圖。圖7所示實施例可以參照圖4、圖5的相關說明。不同於圖4之處，在於圖8所示實施例中晶片堆疊還包括晶片CHIP3，以及晶片CHIP2與晶片CHIP3之間具有TSV結構104與冗餘TSV結構103。配置於晶片CHIP2的測試與修復裝置100b還包括開關SW13、開關SW14、開關SW17、電阻R5、選擇器S5與控制電路913。配置於晶片CHIP3的測試與修復裝置100c包括開關SW15、開關SW16、開關SW18、電阻R6、選擇器S6與控制電路914。
開關SW13與SW14的第一端耦接至TSV結構104的第一端。開關SW13的第二端耦接至晶片CHIP2的功能單元。電阻R5的第一端耦接至第一電壓V1。選擇器S5耦接於開關SW14的第二端與電阻R5的第二端之間，以及選擇器S5耦接於開關SW14的第二端與第二電壓V2之間。控制電路913控制開關SW13、開關SW14、開關SW17與選擇器S5，以及偵測開關SW14的第二端。
開關SW15與SW16的第一端耦接至TSV結構104的第二端。開關SW15的第二端耦接至晶片CHIP3的功能單元。選擇器S6耦接於開關SW16的第二端與第二電壓V2之間，以及選擇器S6耦接於開關SW16的第二端與電阻R6的第二端之間。電阻R6的第一端耦接至第一電壓V1。控制電路914控制開關SW15、開關SW16、開關SW18與選擇器S6，以及偵測開關SW16的第二端。
圖9是依照本發明實施例說明圖8中控制信號的時序示意圖。圖9中模式選擇信號MS為高邏輯準位，表示目前為開路測試模式。圖9所示實施例可參照圖5的相關說明。與圖5不同之處，在於圖8與圖9所示實施例還具有堆疊控制信號SK1與SK2。堆疊控制信號SK1與SK2為外部控制信號。控制電路511與512受控於堆疊控制信號SK1，而控制電路913與914受控於堆疊控制信號SK2。堆疊控制信號SK1為高邏輯準位，表示致能控制電路511與512。堆疊控制信號SK2為高邏輯準位，表示致能控制電路913與914。
請參照圖8與圖9，於第一測試期間TP1中，下電源開關信號PSB與堆疊控制信號SK1為高邏輯準位，而上電源開關信號PST與堆疊控制信號SK2為低邏輯準位，則控制電路511截止開關SW1、導通開關SW2以及控制選擇器S1以使開關SW2的第二端耦接至電阻R1的第二端。控制電路512於第一測試期間TP1中截止開關SW3，導通開關SW4，以及控制選擇器S2以使開關SW4的第二端耦接至第二電壓V2。控制電路913於第一測試期間TP1中藉由第三測試信號TS3截止開關SW14。控制電路914於第一測試期間TP1中藉由第四測試信號TS4截止開關SW16。
於第二測試期間TP2中，上電源開關信號PST與堆疊控制信號SK1為高邏輯準位，而下電源開關信號PSB與堆疊控制信號SK2為低邏輯準位，則控制電路511截止開關SW1、導通開關SW2以及控制選擇器S1以使開關SW2的第二端耦接至第二電壓V2。控制電路512於第二測試期間TP2中截止開關SW3、導通開關SW4、控制選擇器S2以使開關SW4的第二端耦接至電阻R2的第二端。控制電路913於第二測試期間TP2中藉由第三測試信號TS3截止開關SW14。控制電路914於第二測試期間TP2中藉由第四測試信號TS4截止開關SW16。
於第五測試期間TP5中，下電源開關信號PSB與堆疊控制信號SK2為高邏輯準位，而上電源開關信號PST與堆疊控制信號SK1為低邏輯準位，則控制電路511於第五測試期間TP5中藉由第一測試信號TS1截止開關SW2。控制電路512於第五測試期間TP5中藉由第二測試信號TS2截止開關SW4。控制電路913於第五測試期間TP5中截止開關SW13、導通開關SW14以及控制選擇器S5以使開關SW14的第二端耦接至電阻R5的第二端。控制電路914於第五測試期間TP5中截止開關SW15，導通開關SW16，以及控制選擇器S6以使開關SW16的第二端耦接至第二電壓V2。
於第六測試期間TP6中，上電源開關信號PST與堆疊控制信號SK2為高邏輯準位，而下電源開關信號PSB與堆疊控制信號SK1為低邏輯準位，則控制電路511於第六測試期間TP6中藉由第一測試信號TS1截止開關SW2。控制電路512於第五測試期間TP5中藉由第二測試信號TS2截止開關SW4。控制電路913於第六測試期間TP6中截止開關SW13、導通開關SW14以及控制選擇器S5以使開關SW14的第二端耦接至第二電壓V2。控制電路914於第六測試期間TP6中截止開關SW15，導通開關SW16，以及控制選擇器S6以使開關SW16的第二端耦接至電阻R6的第二端。
圖10是依照本發明另一實施例說明圖8中控制信號的時序示意圖。模式選擇信號MS為低邏輯準位，表示目前為對地短路測試模式。圖10所示實施例可參照圖6的相關說明。與圖6不同之處，在於圖10所示實施例還具有堆疊控制信號SK1與SK2。
請參照圖8與圖10，於第三測試期間TP3中，下電源開關信號PSB與堆疊控制信號SK1為高邏輯準位，而上電源開關信號PST與堆疊控制信號SK2為低邏輯準位，則控制電路511截止開關SW1、導通開關SW2以及控制選擇器S1以使開關SW2的第二端耦接至電阻R1的第二端。控制電路512於第三測試期間TP3中截止開關SW3與開關SW4。控制電路913於第三測試期間TP3中藉由第三測試信號TS3截止開關SW14。控制電路914於第三測試期間TP3中藉由第四測試信號TS4截止開關SW16。
於第四測試期間TP4中，上電源開關信號PST與堆疊控制信號SK1為高邏輯準位，而下電源開關信號PSB與堆疊控制信號SK2為低邏輯準位，則控制電路511截止開關SW1與開關SW2。控制電路512於第四測試期間TP4中截止開關SW3、導通開關SW4、控制選擇器S2以使開關SW4的第二端耦接至電阻R2的第二端。控制電路913於第四測試期間TP4中藉由第三測試信號TS3截止開關SW14。控制電路914於第四測試期間TP4中藉由第四測試信號TS4截止開關SW16。
於第七測試期間TP7中，下電源開關信號PSB與堆疊控制信號SK2為高邏輯準位，而上電源開關信號PST與堆疊控制信號SK1為低邏輯準位，則控制電路511於第七測試期間TP7中藉由第一測試信號TS1截止開關SW2。控制電路512於第七測試期間TP7中藉由第二測試信號TS2截止開關SW4。控制電路913於第七測試期間TP7中截止開關SW13、導通開關SW14以及控制選擇器S5以使開關SW14的第二端耦接至電阻R5的第二端。控制電路914於第七測試期間TP7中截止開關SW15與開關SW16。
於第八測試期間TP8中，上電源開關信號PST與堆疊控制信號SK2為高邏輯準位，而下電源開關信號PSB與堆疊控制信號SK1為低邏輯準位，則控制電路511於第八測試期間TP8中藉由第一測試信號TS1截止開關SW2。控制電路512於第八測試期間TP8中藉由第二測試信號TS2截止開關SW4。控制電路913於第八測試期間TP8中截止開關SW13與開關SW14。控制電路914於第八測試期間TP8中截止開關SW15、導通開關SW16以及控制選擇器S6以使開關SW16的第二端耦接至電阻R6的第二端。
若控制電路913於測試期間TP5偵測開關SW14的第二端的電壓為第一電壓V1，或是控制電路914於測試期間TP6偵測開關SW16的第二端的電壓為第一電壓V1，或是控制電路913於測試期間TP7偵測開關SW14的第二端的電壓為第二電壓V2，或是控制電路914於測試期間TP8偵測開關SW16的第二端的電壓為第二電壓V2，則於正常操作期間中，控制電路913截止開關SW13並導通開關SW17，以及控制電路914截止開關SW15並導通開關SW18。因此，若TSV結構104失效，則測試與修復裝置100可以切換信號路徑，使良好的冗餘TSV結構103取代失效的TSV結構104。
圖11是依照本發明實施例說明圖8所示控制電路511的電路示意圖。其它控制電路512、913、914的實施方式亦可以參照圖11的說明而類推之。控制電路511包括第一及閘(AND gate) 1201、多工器1202、第二及閘1203、取樣開關1204、暫存器1205、互斥或(exclusive-OR,XOR)閘1206以及反閘(NOT gate) 1207。第一及閘1201的第一輸入端與第二輸入端分別接收堆疊控制信號SK1與下電源開關信號PSB。其中，下電源開關信號PSB用以控制選擇器S1，而堆疊控制信號SK1用以致能控制電路511。多工器1202的控制端接收模式選擇信號MS，多工器1202的第一選擇端耦接至第一及閘1201的輸出端，多工器1202的第二選擇端接收堆疊控制信號SK1，而多工器1202的共同端輸出第一測試信號TS1至第二開關SW2的控制端。若模式選擇信號MS為高邏輯準位，則多工器1202的共同端會輸出堆疊控制信號SK1。若模式選擇信號MS為低邏輯準位，則多工器1202的共同端會輸出第一及閘1201的輸出端信號。第一測試信號TS1的信號時序圖可以參照圖9與圖10。
第二及閘1203的第一輸入端與第二輸入端分別接收第一測試信號TS1與下電源開關信號PSB。取樣開關1204的第一端耦接至第二開關的第二端，而取樣開關1204的控制端耦接至第二及閘1203的輸出端。暫存器1205的輸入端耦接至取樣開關1204的第二端。若第二及閘1203的輸出端信號為高邏輯準位，則取樣開關1204為導通，暫存器1205可以透過取樣開關1204記錄第二及閘1203的輸出端的電壓SS1。若第二及閘1203的輸出端信號為低邏輯準位，則取樣開關1204為截止，暫存器1205可以保存先前記錄的電壓SS1。互斥或閘1206的第一輸入端接收模式選擇信號MS，而互斥或閘1206的第二輸入端耦接至暫存器1205的輸出端。互斥或閘1206的輸出端耦接至第一開關SW5的控制端，以及透過反閘1207耦接至第一開關SW1的控制端。控制電路511藉由輸出控制信號RS1與控制信號RS1B而分別控制開關SW1與SW5。其中，控制信號RS1B為控制信號RS1的反相信號。
綜上所述，本實施例利用圖8所示的測試與修復裝置100針對電路中每條含TSV的訊號線進行自我錯誤測試，其錯誤為TSV開路或對地短路皆可偵測。測知錯誤的TSV後，測試與修復裝置100並可進一步對錯誤的TSV進行自我修復，也就是利用冗餘TSV取代已錯誤的TSV，使得整體晶片堆疊的功能得以正常操作，以提升整體電路之良率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、100a、100b、100c．．．測試與修復裝置
101、104、105、350、360、370、380．．．TSV結構
102、103．．．冗餘TSV結構
110．．．重要路徑偵測電路
310．．．信號發送器
320．．．信號接收器
330、340、SW1~SW18、1204．．．開關
501、502．．．功能單元
511、512、913、914．．．控制電路
1201、1203．．．及閘
1202．．．多工器
1205．．．暫存器
1206．．．互斥或閘
1207．．．反閘
CHIP1、CHIP2、CHIP3．．．晶片
MS．．．模式選擇信號
MT．．．主要測試信號
/MT．．．反相測試信號
PSB．．．下電源開關信號
PST．．．上電源開關信號
R1~R6．．．電阻
RS1、RS1B．．．控制信號
S210~S250．．．步驟
S1~S6．．．選擇器
SK1、SK2．．．堆疊控制信號
TP1~TP8．．．測試期間
TS1~TS4．．．測試信號
V1、V2、SS1~SS4．．．電壓
圖1是依照本發明實施例說明一種晶片堆疊中貫矽導孔(TSV)的測試與修復裝置示意圖。
圖2是依照本發明實施例說明圖1所示測試與修復裝置的測試流程示意圖。
圖3是依照本發明實施例說明圖1所示偵測與修復電路中偵測外部控制信號的電路方塊示意圖。
圖4是依照本發明實施例說明圖1所示測試與修復裝置的電路示意圖。
圖5是依照本發明實施例說明圖4中控制信號的時序示意圖。
圖6是依照本發明另一實施例說明圖4中控制信號的時序示意圖。
圖7是依照本發明另一實施例說明圖1所示測試與修復裝置的電路示意圖。
圖8是依照本發明又一實施例說明圖1所示測試與修復裝置的電路示意圖。
圖9是依照本發明實施例說明圖8中控制信號的時序示意圖。
圖10是依照本發明另一實施例說明圖8中控制信號的時序示意圖。
圖11是依照本發明實施例說明圖8所示控制電路的電路示意圖。
100a、100b．．．測試與修復裝置
101．．．TSV結構
102．．．冗餘TSV結構
SW1~SW6．．．開關
501、502．．．功能單元
511、512．．．控制電路
CHIP1、CHIP2．．．晶片
MS．．．模式選擇信號
PSB．．．下電源開關信號
PST．．．上電源開關信號
R1、R2．．．電阻
S1、S2．．．選擇器
TS1、TS2．．．測試信號
V1、V2、SS1、SS2．．．電壓

Claims (22)

  1. 一種晶片堆疊中貫矽導孔的測試與修復裝置，用以測試配置於一晶片堆疊中一第一晶片與一第二晶片之間的一第一貫矽導孔結構，該測試與修復裝置包括：一第一開關與一第二開關，配置於該第一晶片，該第一開關與該第二開關的第一端耦接至該第一貫矽導孔結構的第一端，該第一開關的第二端耦接至該第一晶片的一功能單元；一第三開關與一第四開關，配置於該第二晶片，該第三開關與該第四開關的第一端耦接至該第一貫矽導孔結構的第二端，該第三開關的第二端耦接至該第二晶片的一功能單元；一第一電阻，配置於該第一晶片，其中該第一電阻的第一端耦接至一第一電壓；一第一選擇器，配置於該第一晶片，該第一選擇器耦接於該第二開關的第二端與該第一電阻的第二端之間；一第二選擇器，配置於該第二晶片，該第二選擇器耦接於該第四開關的第二端與一第二電壓之間；一第一控制電路，配置於該第一晶片，該第一控制電路偵測該第二開關的第二端，以及控制該第一開關、該第二開關與該第一選擇器；以及一第二控制電路，配置於該第二晶片，該第二控制電路控制該第三開關、該第四開關與該第二選擇器。
  2. 如申請專利範圍第1項所述晶片堆疊中貫矽導孔的測試與修復裝置，其中於一第一測試期間中，該第一控制電路截止該第一開關、導通該第二開關以及控制該第一選擇器以使該第二開關的第二端耦接至該第一電阻的第二端，以及該第二控制電路截止該第三開關、導通該第四開關以及控制該第二選擇器以使該第四開關的第二端耦接至該第二電壓。
  3. 如申請專利範圍第2項所述晶片堆疊中貫矽導孔的測試與修復裝置，更包括：一第二電阻，配置於該第二晶片，其中該第二電阻的第一端耦接至該第一電壓，而該第二電阻的第二端耦接至該第二選擇器；其中該第一選擇器更耦接至該第二電壓；以及於一第二測試期間中，該第一控制電路截止該第一開關、導通該第二開關以及控制該第一選擇器以使該第二開關的第二端耦接至該第二電壓，以及該第二控制電路截止該第三開關、導通該第四開關、控制該第二選擇器以使該第四開關的第二端耦接至該第二電阻的第二端以及偵測該第四開關的第二端。
  4. 如申請專利範圍第3項所述晶片堆疊中貫矽導孔的測試與修復裝置，更包括：一冗餘貫矽導孔結構，配置於該第一晶片與該第二晶片之間；一第五開關，配置於該第一晶片，該第五開關的第一端耦接至該冗餘貫矽導孔結構的第一端，該第五開關的第二端耦接至該第一晶片的功能單元；以及一第六開關，配置於該第二晶片，該第六開關的第一端耦接至該冗餘貫矽導孔結構的第二端，該第六開關的第二端耦接至該第二晶片的功能單元；其中若該第一控制電路於該第一測試期間偵測該第二開關的第二端的電壓為該第一電壓，或是該第二控制電路於該第二測試期間偵測該第四開關的第二端的電壓為該第一電壓，則於一正常操作期間中，該第一控制電路截止該第一開關並導通該第五開關，以及該第二控制電路截止該第三開關並導通該第六開關。
  5. 如申請專利範圍第1項所述晶片堆疊中貫矽導孔的測試與修復裝置，其中於一第三測試期間中，該第一控制電路截止該第一開關、導通該第二開關以及控制該第一選擇器以使該第二開關的第二端耦接至該第一電阻的第二端，以及該第二控制電路截止該第三開關與該第四開關。
  6. 如申請專利範圍第5項所述晶片堆疊中貫矽導孔的測試與修復裝置，更包括：一第二電阻，配置於該第二晶片，其中該第二電阻的第一端耦接至該第一電壓，而該第二電阻的第二端耦接至該第二選擇器；其中該第一選擇器更耦接至該第二電壓；以及於一第四測試期間中，該第一控制電路截止該第一開關與該第二開關，以及該第二控制電路截止該第三開關、導通該第四開關以及控制該第二選擇器以使該第四開關的第二端耦接至該第二電阻的第二端以及偵測該第四開關的第二端。
  7. 如申請專利範圍第6項所述晶片堆疊中貫矽導孔的測試與修復裝置，更包括：一冗餘貫矽導孔結構，配置於該第一晶片與該第二晶片之間；一第五開關，配置於該第一晶片，該第五開關的第一端耦接至該冗餘貫矽導孔結構的第一端，該第五開關的第二端耦接至該第一晶片的功能單元；以及一第六開關，配置於該第二晶片，該第六開關的第一端耦接至該冗餘貫矽導孔結構的第二端，該第六開關的第二端耦接至該第二晶片的功能單元；其中若該第一控制電路於該第三測試期間偵測該第二開關的第二端的電壓為該第二電壓，或是該第二控制電路於該第四測試期間偵測該第四開關的第二端的電壓為該第二電壓，則於一正常操作期間中，該第一控制電路截止該第一開關並導通該第五開關，以及該第二控制電路截止該第三開關並導通該第六開關。
  8. 如申請專利範圍第1項所述晶片堆疊中貫矽導孔的測試與修復裝置，其中於該第一晶片與該第二晶片之間更具有一第二貫矽導孔結構，該測試與修復裝置更包括：一第七開關與一第八開關，配置於該第一晶片，該第七開關與該第八開關的第一端耦接至該第二貫矽導孔結構的第一端，該第七開關的第二端耦接至該第一晶片的一第二功能單元；一第九開關與一第十開關，配置於該第二晶片，該第九開關與該第十開關的第一端耦接至該第二貫矽導孔結構的第二端，該第九開關的第二端耦接至該第二晶片的一第二功能單元；一第三電阻，配置於該第一晶片，其中該第三電阻的第一端耦接至該第一電壓；一第三選擇器，配置於該第一晶片，該第三選擇器耦接於該第八開關的第二端與該第三電阻的第二端之間；以及一第四選擇器，配置於該第二晶片，該第四選擇器耦接於該第十開關的第二端與該第二電壓；其中該第一控制電路更偵測該第八開關的第二端，以及控制該第七開關、該第八開關與該第三選擇器；以及該第二控制電路更控制該第九開關、該第十開關與該第四選擇器。
  9. 如申請專利範圍第8項所述晶片堆疊中貫矽導孔的測試與修復裝置，其中於一第一測試期間中，該第一控制電路截止該第一開關與該第七開關、導通該第二開關與該第八開關、控制該第一選擇器以使該第二開關的第二端耦接至該第一電阻的第二端以及控制該第三選擇器以使該第八開關的第二端耦接至該第三電阻的第二端，以及該第二控制電路截止該第三開關與該第九開關、導通該第四開關與該第十開關、控制該第二選擇器以使該第四開關的第二端耦接至該第二電壓以及控制該第四選擇器以使該第十開關的第二端耦接至該第二電壓。
  10. 如申請專利範圍第9項所述晶片堆疊中貫矽導孔的測試與修復裝置，更包括：一第二電阻，配置於該第二晶片，其中該第二電阻的第一端耦接至該第一電壓，而該第二電阻的第二端耦接至該第二選擇器；以及一第四電阻，配置於該第二晶片，其中該第四電阻的第一端耦接至該第一電壓，而該第四電阻的第二端耦接至該第四選擇器；其中該第一選擇器與該第三選擇器更耦接至該第二電壓；以及於一第二測試期間中，該第一控制電路截止該第一開關與該第七開關、導通該第二開關與該第八開關、控制該第一選擇器以使該第二開關的第二端耦接至該第二電壓以及控制該第三選擇器以使該第八開關的第二端耦接至該第二電壓，以及該第二控制電路截止該第三開關與該第九開關、導通該第四開關與該第十開關、控制該第二選擇器以使該第四開關的第二端耦接至該第二電阻的第二端、偵測該第四開關的第二端、控制該第四選擇器以使該第十開關的第二端耦接至該第四電阻的第二端以及偵測該第十開關的第二端。
  11. 如申請專利範圍第10項所述晶片堆疊中貫矽導孔的測試與修復裝置，其中於一第三測試期間中，該第一控制電路截止該第一開關與該第七開關、導通該第二開關與該第八開關、控制該第一選擇器以使該第二開關的第二端耦接至該第一電阻的第二端以及控制該第三選擇器以使該第八開關的第二端耦接至該第三電阻的第二端，以及該第二控制電路截止該第三開關、該第四開關、該第九開關與該第十開關；以及於一第四測試期間中，該第一控制電路截止該第一開關、該第二開關、該第七開關與該第八開關，以及該第二控制電路截止該第三開關與該第九開關、導通該第四開關與該第十開關、控制該第二選擇器以使該第四開關的第二端耦接至該第二電阻的第二端以及控制該第四選擇器以使該第十開關的第二端耦接至該第四電阻的第二端。
  12. 如申請專利範圍第8項所述晶片堆疊中貫矽導孔的測試與修復裝置，更包括：一冗餘貫矽導孔結構，配置於該第一晶片與該第二晶片之間；一第五開關，配置於該第一晶片，該第五開關的第一端耦接至該冗餘貫矽導孔結構的第一端，該第五開關的第二端耦接至該第一晶片的功能單元；一第六開關，配置於該第二晶片，該第六開關的第一端耦接至該冗餘貫矽導孔結構的第二端，該第六開關的第二端耦接至該第二晶片的功能單元；一第十一開關，配置於該第一晶片，該第十一開關的第一端耦接至該冗餘貫矽導孔結構的第一端，該第十一開關的第二端耦接至該第一晶片的第二功能單元；以及一第十二開關，配置於該第二晶片，該第十二開關的第一端耦接至該冗餘貫矽導孔結構的第二端，該第十二開關的第二端耦接至該第二晶片的第二功能單元。
  13. 如申請專利範圍第1項所述晶片堆疊中貫矽導孔的測試與修復裝置，其中該第一控制電路包括：一第一及閘，其第一輸入端與第二輸入端分別接收一堆疊控制信號與一下電源開關信號，其中該下電源開關信號用以控制該第一選擇器；以及一多工器，其控制端接收一模式選擇信號，該多工器的第一選擇端耦接至該第一及閘的輸出端，該多工器的第二選擇端接收該堆疊控制信號，該多工器的共同端輸出一第一測試信號至該第二開關的控制端。
  14. 如申請專利範圍第13項所述晶片堆疊中貫矽導孔的測試與修復裝置，其中該第一控制電路更包括：一第二及閘，其第一輸入端與第二輸入端分別接收該第一測試信號與該下電源開關信號；一取樣開關，其第一端耦接至該第二開關的第二端，該取樣開關的控制端耦接至該第二及閘的輸出端；一暫存器，其輸入端耦接至該取樣開關的第二端；以及一互斥或閘，其第一輸入端接收該模式選擇信號，該互斥或閘的第二輸入端耦接至該暫存器的輸出端，該互斥或閘的輸出端耦接至該第一開關的控制端。
  15. 如申請專利範圍第1項所述晶片堆疊中貫矽導孔的測試與修復裝置，更包括：一信號發送器，其輸出端輸出一外部控制信號；一第一路徑偵測開關，其第一端耦接至該信號發送器的輸出端；一第一路徑偵測TSV結構，其第一端耦接至該信號發送器的輸出端；一第二路徑偵測TSV結構，其第一端耦接至該第一路徑偵測TSV結構的第二端，該第二路徑偵測TSV結構的第二端耦接至該第二晶片中的所述測試與修復裝置；一第三路徑偵測TSV結構，其第一端耦接至該第二路徑偵測TSV結構的第二端，該第三路徑偵測TSV結構的第二端耦接至該第一晶片中的所述測試與修復裝置；一第四路徑偵測TSV結構，其第一端耦接至該第三路徑偵測TSV結構的第二端，該第四路徑偵測TSV結構的第二端耦接至該第一路徑偵測開關的第二端；一第二路徑偵測開關，其第一端耦接至該第四路徑偵測TSV結構的第二端；以及一信號接收器，其輸入端耦接至該第二路徑偵測開關的第二端。
  16. 如申請專利範圍第1項所述晶片堆疊中貫矽導孔的測試與修復裝置，其中於該第二晶片與一第三晶片之間具有一第二貫矽導孔結構，該測試與修復裝置更包括：一第十三開關與一第十四開關，配置於該第二晶片，該第十三開關與該第十四開關的第一端耦接至該第二貫矽導孔結構的第一端，該第十三開關的第二端耦接至該第二晶片的一功能單元；一第十五開關與一第十六開關，配置於該第三晶片，該第十五開關與該第十六開關的第一端耦接至該第二貫矽導孔結構的第二端，該第十五開關的第二端耦接至該第三晶片的一功能單元；一第五電阻，配置於該第二晶片，其中該第五電阻的第一端耦接至該第一電壓；一第五選擇器，配置於該第二晶片，該第五選擇器耦接於該第十四開關的第二端與該第五電阻的第二端之間；一第六選擇器，配置於該第三晶片，該第六選擇器耦接於該第十六開關的第二端與該第二電壓；一第三控制電路，配置於該第二晶片，該第三控制電路偵測該第十四開關的第二端，以及控制該第十三開關、該第十四開關與該第五選擇器；以及一第四控制電路，配置於該第三晶片，該第四控制電路控制該第十五開關、該第十六開關與該第六選擇器。
  17. 如申請專利範圍第16項所述晶片堆疊中貫矽導孔的測試與修復裝置，其中於一第一測試期間中，該第一控制電路截止該第一開關、導通該第二開關以及控制該第一選擇器以使該第二開關的第二端耦接至該第一電阻的第二端，該第二控制電路截止該第三開關、導通該第四開關以及控制該第二選擇器以使該第四開關的第二端耦接至該第二電壓，該第三控制電路截止該第十四開關，以及該第四控制電路截止該第十六開關；以及於一第五測試期間中，該第一控制電路截止該第二開關，該第二控制電路截止該第四開關，該第三控制電路截止該第十三開關、導通該第十四開關以及控制該第五選擇器以使該第十四開關的第二端耦接至該第五電阻的第二端，以及該第四控制電路截止該第十五開關、導通該第十六開關以及控制該第六選擇器以使該第十六開關的第二端耦接至該第二電壓。
  18. 如申請專利範圍第17項所述晶片堆疊中貫矽導孔的測試與修復裝置，更包括：一第二電阻，配置於該第二晶片，其中該第二電阻的第一端耦接至該第一電壓，而該第二電阻的第二端耦接至該第二選擇器；以及一第六電阻，配置於該第三晶片，其中該第六電阻的第一端耦接至該第一電壓，而該第六電阻的第二端耦接至該第六選擇器；其中該第一選擇器更耦接至該第二電壓，而該第五選擇器更耦接至該第二電壓；以及於一第二測試期間中，該第一控制電路截止該第一開關、導通該第二開關以及控制該第一選擇器以使該第二開關的第二端耦接至該第二電壓，該第二控制電路截止該第三開關、導通該第四開關、控制該第二選擇器以使該第四開關的第二端耦接至該第二電阻的第二端以及偵測該第四開關的第二端，該第三控制電路截止該第十四開關，以及該第四控制電路截止該第十六開關；以及於一第六測試期間中，該第一控制電路截止該第二開關，該第二控制電路截止該第四開關，該第三控制電路截止該第十三開關、導通該第十四開關以及控制該第五選擇器以使該第十四開關的第二端耦接至該第二電壓，以及該第四控制電路截止該第十五開關、導通該第十六開關、控制該第六選擇器以使該第十六開關的第二端耦接至該第六電阻的第二端以及偵測該第十六開關的第二端。
  19. 如申請專利範圍第18項所述晶片堆疊中貫矽導孔的測試與修復裝置，更包括：一第一冗餘貫矽導孔結構，配置於該第一晶片與該第二晶片之間；一第二冗餘貫矽導孔結構，配置於該第二晶片與該第三晶片之間；一第五開關，配置於該第一晶片，該第五開關的第一端耦接至該第一冗餘貫矽導孔結構的第一端，該第五開關的第二端耦接至該第一晶片的功能單元；一第六開關，配置於該第二晶片，該第六開關的第一端耦接至該第一冗餘貫矽導孔結構的第二端，該第六開關的第二端耦接至該第二晶片的功能單元；一第十七開關，配置於該第二晶片，該第十七開關的第一端耦接至該第二冗餘貫矽導孔結構的第一端，該第十七開關的第二端耦接至該第二晶片的功能單元；以及一第十八開關，配置於該第三晶片，該第十八開關的第一端耦接至該第二冗餘貫矽導孔結構的第二端，該第十八開關的第二端耦接至該第三晶片的功能單元；其中若該第一控制電路於該第一測試期間偵測該第二開關的第二端的電壓為該第一電壓，或是該第二控制電路於該第二測試期間偵測該第四開關的第二端的電壓為該第一電壓，則於一正常操作期間中，該第一控制電路截止該第一開關並導通該第五開關，以及該第二控制電路截止該第三開關並導通該第六開關；以及若該第三控制電路於該第五測試期間偵測該第十四開關的第二端的電壓為該第一電壓，或是該第四控制電路於該第六測試期間偵測該第十六開關的第二端的電壓為該第一電壓，則於該正常操作期間中，該第三控制電路截止該第十三開關並導通該第十七開關，以及該第四控制電路截止該第十五開關並導通該第十八開關。
  20. 如申請專利範圍第16項所述晶片堆疊中貫矽導孔的測試與修復裝置，其中於一第三測試期間中，該第一控制電路截止該第一開關、導通該第二開關以及控制該第一選擇器以使該第二開關的第二端耦接至該第一電阻的第二端，該第二控制電路截止該第三開關與該第四開關，該第三控制電路截止該第十四開關，以及該第四控制電路截止該第十六開關；以及於一第七測試期間中，該第一控制電路截止該第二開關，該第二控制電路截止該第四開關，該第三控制電路截止該第十三開關、導通該第十四開關以及控制該第五選擇器以使該第十四開關的第二端耦接至該第五電阻的第二端，以及該第四控制電路截止該第十五開關與該第十六開關。
  21. 如申請專利範圍第20項所述晶片堆疊中貫矽導孔的測試與修復裝置，更包括：一第二電阻，配置於該第二晶片，其中該第二電阻的第一端耦接至該第一電壓，而該第二電阻的第二端耦接至該第二選擇器；以及一第六電阻，配置於該第三晶片，其中該第六電阻的第一端耦接至該第一電壓，而該第六電阻的第二端耦接至該第六選擇器；其中該第一選擇器更耦接至該第二電壓，而該第五選擇器更耦接至該第二電壓；以及於一第四測試期間中，該第一控制電路截止該第一開關與該第二開關，該第二控制電路截止該第三開關、導通該第四開關、控制該第二選擇器以使該第四開關的第二端耦接至該第二電阻的第二端以及偵測該第四開關的第二端，該第三控制電路截止該第十四開關，以及該第四控制電路截止該第十六開關；以及於一第八測試期間中，該第一控制電路截止該第二開關，該第二控制電路截止該第四開關，該第三控制電路截止該第十三開關與該第十四開關，以及該第四控制電路截止該第十五開關、導通該第十六開關、控制該第六選擇器以使該第十六開關的第二端耦接至該第六電阻的第二端以及偵測該第十六開關的第二端。
  22. 如申請專利範圍第21項所述晶片堆疊中貫矽導孔的測試與修復裝置，更包括：一第一冗餘貫矽導孔結構，配置於該第一晶片與該第二晶片之間；一第二冗餘貫矽導孔結構，配置於該第二晶片與該第三晶片之間；一第五開關，配置於該第一晶片，該第五開關的第一端耦接至該第一冗餘貫矽導孔結構的第一端，該第五開關的第二端耦接至該第一晶片的功能單元；以及一第六開關，配置於該第二晶片，該第六開關的第一端耦接至該第一冗餘貫矽導孔結構的第二端，該第六開關的第二端耦接至該第二晶片的功能單元；一第十七開關，配置於該第二晶片，該第十七開關的第一端耦接至該第二冗餘貫矽導孔結構的第一端，該第十七開關的第二端耦接至該第二晶片的功能單元；以及一第十八開關，配置於該第三晶片，該第十八開關的第一端耦接至該第二冗餘貫矽導孔結構的第二端，該第十八開關的第二端耦接至該第三晶片的功能單元；其中若該第一控制電路於該第三測試期間偵測該第二開關的第二端的電壓為該第二電壓，或是該第二控制電路於該第四測試期間偵測該第四開關的第二端的電壓為該第二電壓，則於一正常操作期間中，該第一控制電路截止該第一開關並導通該第五開關，以及該第二控制電路截止該第三開關並導通該第六開關；以及若該第三控制電路於該第七測試期間偵測該第十四開關的第二端的電壓為該第二電壓，或是該第四控制電路於該第八測試期間偵測該第十六開關的第二端的電壓為該第二電壓，則於該正常操作期間中，該第三控制電路截止該第十三開關並導通該第十七開關，以及該第四控制電路截止該第十五開關並導通該第十八開關。
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