TWI411795B - 測試直通矽晶穿孔的方法及其電路 - Google Patents

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Description

測試直通矽晶穿孔的方法及其電路
本發明係關於測試方法及測試電路，且更特定而言係關於測試直通矽晶穿孔之方法及其電路。
三維積體電路(3D IC)技術為目前電子領域中之前瞻技術，其為將兩層或兩層以上之主動電子組件整合於一晶片之技術。換言之，3D IC技術係將複數個IC封裝成單一晶片。與傳統單一IC晶片相比較，3D IC技術可提高IC之間的信號傳輸速率，產生較少雜訊，消耗較低電力，佔據較少空間且產生較高效能。
根據最近3D IC技術之研究及發展係強調藉由堆疊持續增加數目的IC以獲得持續提昇裝填密度的優點。另外，3D IC技術提供了以更有效方式整合異質製程之機會，以較小互連延遲改良了速度效能，以較短導線長度減少了電力消耗，及藉由使用晶粒之間的被稱為直通矽晶穿孔(through-silicon-via，TSV)之短垂直連結或垂直互連增加了資料頻寬。根據在整個3D IC製造序列中之TSV形成之步驟，吾人可將TSV技術分類成兩個主要類別，亦即，先穿孔(via-first)及後穿孔(via-last)。一類別為按結合步驟分類。先穿孔製程在結合步驟之前在每一晶圓上形成TSV，而後穿孔製程則在結合步驟之後形成TSV。與用於連結複數個IC之其他替代解決方案(諸如導線結合及微凸塊)相比較，TSV可達成較高互連密度及較好效能。
儘管具有上文提及之優點，但目前仍存在與3D IC技術相關聯之一些問題。最重要問題中之一者為歸因於IC堆疊之複合良率損失。為保證堆疊良率，必須測試互連。針對3D IC提出之當前互連測試係對堆疊中之兩個或兩個以上晶粒進行，其僅適用於後穿孔製程之TSV。基本上，在結合兩個晶粒之後，在電測試中可串聯複數個TSV以形成菊鏈(daisy chain)，或在結構測試中將TSV與正反器連接以形成掃描鏈(scan chain)。測試控制和掃描路徑需要高可靠度之TSV通道。若每一層中有相同測試電路，則可在一完整或部分堆疊中測試該等TSV。
然而，在此等測試方案中存在一些限制。第一，此等測試方案不適用於前穿孔製程之TSV。用於電測試之直接方式使用在晶圓之前側及後側兩者上TSV之交替路線的菊鏈結構。顯然，在該TSV測試完成之後移除背墊金屬及重新修復背墊金屬即使可能，也是極為困難的，故此方案僅適用於晶圓接受度測試(wafer acceptance test,WAT)。結果，在此階段TSV故障之觀測只依賴於切割道(scribe line)上幾個測試電鍵(test key)。第二，個別TSV在串聯之掃描鏈或菊鏈中為無法區分的，因此診斷為一問題。探測TSV之兩個末端可量測其電阻作為合格/不合格準則，但用於直接接取之面積開銷(area overhead)較高，且因此限於小數目個稀疏TSV。此外，一般而言，針對前穿孔製程之晶粒，TSV的在後側上之一末端不僅浮接而且在薄化之前深深地埋入晶圓基板中。第三，在意欲提供高達104 /mm2 之互連密度之先穿孔製程之狀況下，晶片上TSV監控變得必要。然而，在每一TSV之兩個末端並不總是連接有正反器。另外，TSV故障率隨著堆疊中晶粒之數目增加而成指數規律地影響最終良率。不幸的是，TSV故障率目前仍過高(>10 ppm)。在未篩選出壞的TSV之情況下，晶粒堆疊之總良率將為較低的。
鑒於上文，有必要設計一種測試方法，該測試方法不僅可對結合之前之TSV執行，而且允許個別地測試每一TSV。
根據本發明之一實施例之TSV測試電路包含一充電電路、一放電電路及一感測裝置。該充電電路設定以對至少一個TSV充電。該放電電路設定以使該至少一個TSV放電。該感測裝置設定以感測該至少一個TSV之狀態。
根據本發明之另一實施例之TSV測試電路包含一充電電路、一放電電路及一感測裝置。該充電電路設定以對至少一個TSV充電。該放電電路電耦合至該充電電路且設定以使該至少一個TSV放電。該感測裝置電耦合至該放電電路且設定以感測該至少一個TSV之狀態。
根據本發明之另一實施例之TSV測試電路包含一充電電路、一開關裝置及一感測裝置。該充電電路設定以將一TSV充電至一預定電壓位準。該開關裝置設定以使該直通矽晶穿孔連接至另一電容裝置。該感測裝置設定以比較該直通矽晶穿孔之該電壓位準與至少一參考電壓位準。
根據本發明之一實施例的測試TSV之方法包含以下步驟：將一受測試之直通矽晶穿孔重設至一第一狀態；以及在該受測試之直通矽晶穿孔在一第一時間週期內進入一第二狀態之情況下判定該直通矽晶穿孔為有故障的，其中該直通矽晶穿孔之該狀態係藉由感測技術判定，且該重設及感測在該直通矽晶穿孔之僅一末端處執行。
根據本發明之另一實施例的測試TSV之方法包含以下步驟：將一受測試之直通矽晶穿孔重設至一第一狀態；以及在該受測試之直通矽晶穿孔在一時間週期內保持處於該第一狀態中或進入一第二狀態之情況下判定該直通矽晶穿孔為有故障的，其中該直通矽晶穿孔之該狀態係藉由感測技術判定，且該重設及感測在該直通矽晶穿孔之僅一末端處執行。
根據本發明之另一實施例的測試TSV之方法包含以下步驟：將一受測試之直通矽晶穿孔充電至一第一預定電壓位準；將一電容裝置充電至一第二預定電壓位準；在該直通矽晶穿孔與該電容裝置之間執行電荷共用；以及在該受測試之直通矽晶穿孔之該電壓位準在該電荷共用步驟之後在一預定範圍內之情況下判定該直通矽晶穿孔為無故障的。
上文已經概略地敍述本發明之技術特徵，俾使下文之詳細描述得以獲得較佳瞭解。構成本發明之申請專利範圍標的之其它技術特徵將描述於下文。本發明所屬技術領域中具有通常知識者應可瞭解，下文揭示之概念與特定實施例可作為基礎而相當輕易地予以修改或設計其它結構或製程而實現與本發明相同之目的。本發明所屬技術領域中具有通常知識者亦應可瞭解，這類等效的建構並無法脫離後附之申請專利範圍所提出之本發明的精神和範圍。
本發明在此所探討的方向為一種測試直通矽晶穿孔的方法及其電路。為了能徹底地瞭解本發明，將在下列的描述中提出詳盡的步驟及組成。顯然地，本發明的施行並未限定於本發明技術領域之技藝者所熟習的特殊細節。另一方面，眾所周知的組成或步驟並未描述於細節中，以避免造成本發明不必要之限制。本發明的較佳實施例會詳細描述如下，然而除了這些詳細描述之外，本發明還可以廣泛地施行在其他的實施例中，且本發明的範圍不受限定，其以之後的專利範圍為準。
圖1顯示在後端上之晶圓研磨/薄化之前的TSV之橫截面圖。如圖1中所示，TSV 110形成於基板150中且電連接至附近之NMOS電晶體140。TSV 110之一末端連接至金屬層130，且TSV 110之另一末端與周圍介電層120一起浮接以使TSV 110與基板150絕緣。自圖1可推導出，由於基板150內之介電層120環繞TSV 110，故TSV 110具有電阻性質、電容性質或電阻和電容之組合性質。應注意，TSV不僅能應用於NMOS電晶體，TSV亦可應用於PMOS電晶體或其他主動或被動組件。
TSV之一類缺陷為斷裂型缺陷。TSV中之斷裂可引起開路故障。在具有此故障之情形下，在一特定時間週期中信號將不會從TSV之一端傳遞至另一端，而自TSV之頂端量測之有效電容減小。TSV之另一類缺陷為雜質缺陷，此類TSV並非均勻地由介電層覆蓋，此係在製造過程期間之雜質或灰塵引起。此故障可導致低擊穿電壓或甚至可能造成TSV與基板之間的短路。
當TSV展現一缺陷(諸如前述缺陷狀況)時，TSV之性質變化將使得TSV之特性改變。因此，不同於接取TSV之兩個末端之習知測試方案，本發明之實施例係藉由諸如(但不限於)用於DRAM中之感測放大技術的感測放大技術量測TSV之性質變化。
圖2顯示根據本發明之一實施例的測試TSV之方法之流程圖。在步驟201中，將待測試之TSV重設至第一狀態，且執行步驟202。在此實施例中，若TSV之電壓處於第一電壓臨限值(諸如Vdd )，則TSV處於第一狀態中。因此，在步驟201中，將TSV之電壓充電至高電壓位準Vdd 。在步驟202中，在一時間週期之後感測TSV之狀態，且執行步驟203。在步驟203中，若TSV進入第二狀態，則判定TSV為故障。在此實施例中，若TSV之電壓低於第二電壓臨限值Vth_H ，則TSV處於第二狀態中。
圖3顯示根據圖2中展示之方法的TSV感測之臨限電壓與放電時間之比較。如圖3所示，橫軸為TSV之放電時間，縱軸為TSV之電壓，且CL 為在放電時間之週期TL 之後提供比臨限電壓Vth_H 大之電壓的最小電容。若TSV之電壓在放電時間之週期TL 之後比Vth_H 小，則判定TSV處於第二狀態中，且判定TSV為有故障的。以此方式，判定具有比CL 小之電容的彼等TSV為有故障的，其中CL 之值可藉由調整放電時間之週期TL 及臨限電壓Vth_H 來判定。
值得注意的是，TSV之性質不僅可藉由其電容特性來判定，其亦可藉由諸如電阻特性之其他特性來判定。本發明之測試TSV之方法不限於展現電容特性之TSV，而是亦可應用於展現其他特性之彼等TSV。
在本發明之部分實施例中，其判定受測試之TSV狀態之方法不同於圖2所顯示之方法。舉例而言，在部分實施例中，若TSV之電壓低於第一電壓臨限值，則TSV處於第一狀態中，且若TSV之電壓高於第二電壓臨限值，則TSV處於第二狀態中，其中第一電壓臨限值低於比第二電壓臨限值。在此等狀況下，在步驟201中，使TSV之電壓放電至低電壓位準(諸如接地位準)，且在步驟202中，對TSV充電且在一時間週期之後感測TSV。在部分實施例中，TSV之狀態係藉由其電流位準而非其電壓位準來決定。
圖4顯示根據本發明之另一實施例的測試TSV之方法之流程圖。在步驟401中，將待測試之TSV重設至第一狀態，且執行步驟402。在此實施例中，若TSV之電壓處於第一電壓臨限值(諸如Vdd )，則TSV處於第一狀態中。因此，在步驟401中，將TSV之電壓充電至高電壓位準Vdd 。在步驟402中，在一時間週期之後感測TSV之狀態，且執行步驟403。在步驟403中，若TSV保持處於第一狀態中或進入第二狀態，則判定TSV為故障。在此實施例中，若TSV之電壓低於第一電壓臨限值Vdd 且高於第二電壓臨限值Vth_L ，則TSV處於第二狀態中。
圖5顯示根據圖4所示之方法的TSV感測之臨限電壓與放電時間之比較。如圖5所示，橫軸為TSV之放電時間，縱軸為TSV之電壓，且CH 為在放電時間之週期TH 之後提供比臨限電壓Vth_L 低之電壓的最大電容。若TSV之電壓在放電時間之週期TH 之後比Vth_L 大，則判定TSV為故障。以此方式，判定具有比CH 大之電容的彼等TSV為有故障的，且CH 之值可藉由調整放電時間之週期TH 及臨限電壓Vth_L 來決定。
在本發明之部分實施例中，其判定受測試之TSV狀態之方法不同於圖4所顯示之方法。舉例而言，在部分實施例中，若TSV之電壓低於第一電壓臨限值，則TSV處於第一狀態中，且若TSV之電壓高於第一電壓臨限值且低於第二電壓臨限值，則TSV處於第二狀態中，其中第一電壓臨限值低於第二電壓臨限值。在此等狀況下，在步驟401中，使TSV之電壓放電至低電壓位準(諸如接地位準)，且在步驟402中，對TSV充電且在一時間週期之後感測TSV。在一些實施例中，TSV之狀態係藉由其電流位準而非其電壓位準來判定。
圖2及圖4中所示之方法可整合成一個方法。圖6顯示根據本發明之另一實施例的測試TSV之方法之流程圖。在步驟601中，將待測試之TSV重設至第一狀態，且執行步驟602。在此實施例中，若TSV之電壓處於第一電壓臨限值(諸如Vdd )，則TSV處於第一狀態中。在步驟602中，在一第一時間週期之後感測TSV之狀態，且執行步驟603。在步驟603中，判定TSV是否進入第二狀態。若否，則執行步驟604，若是，則執行步驟606。在步驟604中，在一第二時間週期之後感測TSV之狀態，且執行步驟605。在步驟605中，判定TSV是否保持處於第一狀態中或進入第三狀態。若否，則執行步驟607，若是，則執行步驟606。在步驟606中，判定TSV為故障的。在步驟607中，判定TSV為正常的。在此實施例中，若TSV之電壓低於第二電壓臨限值Vth_H '，則TSV處於第二狀態中。若TSV之電壓低於第一電壓臨限值Vdd 且高於第三電壓臨限值Vth_L '，則TSV處於第三狀態中，其中第二電壓臨限值大於或等於第三電壓臨限值。
圖7顯示根據圖6所示之方法的TSV感測之臨限電壓與放電時間之比較。如圖7所示，橫軸為TSV之放電時間，縱軸為TSV之電壓，CL '為在放電時間之第一週期TL '之後提供大於或等於第二臨限電壓Vth_H '之電壓的最小電容，CH '為在放電時間之第二週期TH '之後提供小於或等於第三臨限電壓Vth_L '之電壓的最大電容，且C'為正常TSV之電容。若TSV之電壓在放電時間之第一週期TL '之後比第一臨限電壓Vth_H '小，或TSV之電壓在放電時間之第二週期TH '之後比第二臨限電壓Vth_L '大，則判定TSV為有故障的。以此方式，判定具有比CL '小之電容的彼等TSV及具有比CH '大之電容的彼等TSV為有故障的，其中CL '及CH '之值可藉由調整放電時間之週期TH '及TL '及臨限電壓Vth_L '及Vth_H '來決定。
在本發明之部分實施例中，其判定受測試之TSV狀態之方法不同於圖6所示之方法。舉例而言，在部分實施例中，若TSV之電壓低於第一電壓臨限值，則TSV處於第一狀態中，且若TSV之電壓高於一第二電壓臨限值，則TSV處於第二狀態中，若TSV之電壓高於第一電壓臨限值且低於第三電壓臨限值，則TSV處於第三狀態中，其中第一電壓臨限值比第二電壓臨限值小，且第二電壓臨限值小於或等於第三電壓臨限值。在此等狀況下，在步驟601中，使TSV之電壓放電至低電壓位準(諸如接地位準)，在步驟602中，對TSV充電且在一第一時間週期之後感測TSV，且在步驟604中，對TSV充電且在一第二時間週期之後感測TSV。在部分實施例中，TSV之狀態係藉由其電流位準而非其電壓位準來決定。
在圖6所示之方法中，可藉由諸如用於DRAM電路中之感測放大技術的感測放大技術判定TSV之邏輯位準。因此，利用兩個臨限電壓Vth_H '及Vth_L '，其中第一電壓位準Vdd 比第二電壓臨限值Vth_H '大，第二電壓臨限值Vth_H '比第三電壓臨限值Vth_L '大，且第三電壓臨限值Vth_L '比接地電壓大。然而，為減少面積開銷，TSV之邏輯位準之判定可藉由其他技術執行，諸如利用包含串聯之反相器、三態緩衝器及下拉電路等電路。在此電路中，第二電壓臨限值Vth_H '等於第三電壓臨限值Vth_L '作為Vth ，且放電時間之第一週期TL '比放電時間之第二週期TH '長。圖8顯示根據圖6中展示之方法及前述電路的TSV感測之臨限電壓與放電時間之另一比較。
圖9顯示根據本發明之一實施例之TSV測試架構。如圖9所示，該TSV測試架構在一側處每一TSV 110經由多工器930連接至測試模組910及正常功能邏輯920，而在另一側處每一TSV 110經由多工器930連接至具有儲存電路912之測試模組911及正常功能邏輯920。在測試模式期間，測試控制器960接收測試命令，且使每一多工器930切換至其對應測試模組910或911，且每一TSV 110由其對應測試模組910或911控制。測試控制器960廣播複數個測試信號至每一測試模組910，且該等測試結果由複數個正反器940或儲存電路912所儲存。該TSV測試架構可並行地測試所有TSV 110。較佳地，可利用測試結果控制器950收集來自正反器940及儲存電路912之資料且輸出測試輸出。
圖10顯示根據本發明之一實施例之TSV測試電路。如圖10中展示，TSV測試電路1000包含一感測裝置1010、一放電電路1020及一充電電路1030。放電電路1020設定以使TSV 110放電，且由測試命令所控制。在本發明之部分實施例中，放電電路1020可用以使複數個TSV 110放電。充電電路1030設定以對TSV 110充電，且由測試命令所控制。在本發明之部分實施例中，充電電路1030可用以對複數個TSV 110充電。感測裝置1010設定以感測TSV 110之狀態且將感測結果發送至正反器940。在本發明之部分實施例中，感測裝置1010可用以感測複數個TSV 110之狀態。在本發明之部分實施例中，為了最小化面積開銷，充電電路1030可包含用以充當寫入驅動器之三態緩衝器，放電電路1020可藉由NMOS電晶體實施，且感測裝置1010可藉由兩個串聯之反相器或感測放大器實施。
圖11顯示根據本發明之另一實施例之TSV測試電路。如圖11所示，TSV測試電路1100包含一感測放大器1110、一放電電路1120及一充電電路1130。放電電路1120電耦合至多工器930且設定以使TSV 110放電。充電電路1130電耦合至放電電路1120且設定以對TSV 110充電。感測放大器1110電耦合至充電電路1130且設定以感測TSV 110之狀態。
圖12顯示根據本發明之另一實施例之TSV測試電路。如圖12所示，TSV測試電路1200包含一鎖存電路1210及一放電電路1220。放電電路1220電耦合至多工器930且設定以使TSV 110放電。鎖存電路1210電耦合至鎖存電路1210且設定以對TSV 110充電且感測TSV 110之狀態。
參看圖9，在本發明之部分實施例中，TSV測試程序可由正常功能邏輯920執行，且因此多工器930及其他額外測試電路可省略。
圖13顯示根據本發明之另一實施例的測試TSV之方法之流程圖。此方法中係測試TSV之電容特性。在步驟1301中，將待測試之TSV充電至第一預定電壓位準，將一電容裝置充電至第二預定電壓位準，且執行步驟1302。在本發明之部分實施例中，第一預定電壓位準高於第二預定電壓位準。在步驟1302中，使TSV隔離歷時一固定時間量，且執行步驟1303。在步驟1303中，在TSV與電容裝置之間執行電荷分享，且執行步驟1304。在步驟1304中，執行感測放大操作以比較TSV之電壓位準與第一參考電壓，且執行步驟1305。在步驟1305中，執行另一感測放大操作以比較TSV之電壓位準與第二參考電壓，且執行步驟1306。在步驟1306中，檢查TSV之電壓位準。若TSV之電壓位準比第一參考電壓低且比第二參考電壓高，則執行步驟1307，否則，執行步驟1308。在步驟1307中，判定TSV為無故障的。在步驟1308中，判定TSV為有故障的。
圖14顯示根據本發明之另一實施例之TSV測試架構1200。如圖14所示，每一TSV 1402之一末端經由開關裝置1406連接至感測裝置1210之正輸入端，感測裝置1210為感測放大器，且每一TSV 1402之另一末端浮接。類似地，每一TSV 1404之一末端經由開關裝置1408連接至感測裝置1210之負輸入端，且每一TSV 1404之另一末端浮接。充電電路1412，其為一寫入緩衝器，設定以經由開關裝置1414對TSV 1402充電，且經由開關裝置1416對TSV 1404充電。另外，每一開關裝置1406經由開關裝置1220連接至另一充電電路1418，且每一開關裝置1408經由開關裝置1422連接至充電電路1418。
圖15顯示TSV測試架構1200之另一視圖。如圖15所示，TSV 1402展示於感測裝置1210之左側上，且TSV 1404展示於感測裝置1210之右側上。另外，電容裝置CL1 連接至感測裝置1210之正輸入端，且另一電容裝置CL2 連接至感測裝置1210之負輸入端。
下文說明將圖13中所示之方法應用於TSV測試架構1200，其中箭頭A1所指即為待測試之TSV 1402。在步驟1301中，連接至待測試之TSV 1402之開關裝置1406及開關裝置1414均接通。因而，充電電路1412將待測試之TSV 1402充電至第一預定電壓位準Vdd 。接著，連接至待測試之TSV 1402之開關裝置1406及開關裝置1414關斷，而開關裝置1220接通。充電電路1418接著將電容裝置CL1 充電至第二預定電壓位準Vload 。
在步驟1302中，使待測試之TSV 1402隔離歷時一固定時間量，使得受測試之TSV 1402之電壓位準穩定化。在步驟1303中，連接至待測試之TSV 1402之開關裝置1406接通，且其他開關裝置1406及開關裝置1414及1220關斷。因而，在待測試之TSV 1402與電容裝置CL1 之間執行電荷分享程序。在步驟1304中，對待測試之TSV 1402及TSV 1404或電容裝置CL2 執行感測放大操作，其中將TSV 1404或電容裝置CL2 充電至第一參考電壓。因而，即可判定受測試之TSV 1402之電壓位準是否低於第一參考電壓。在步驟1305中，對受測試之TSV 1402及TSV 1404或電容裝置CL2 執行另一感測放大操作，其中將TSV 1404或電容裝置CL2 充電至第二參考電壓。因而，即可判定受測試之TSV 1402之電壓位準是否低於第二參考電壓。在步驟1306中，檢查受測試之TSV 1402之電壓位準。若受測試之TSV 1402之電壓位準低於第一參考電壓且高於第二參考電壓(亦即，若認為受測試之TSV 1402之電容特性為正常的)，則判定受測試之TSV 1402為無故障的。
在本發明之部分實施例中，電容裝置CL1 及CL2 為TSV。在本發明之一些實施例中，電容裝置CL1 及CL2 為TSV測試架構1200之寄生電容。
綜上所述，本發明之測試TSV之方法利用TSV之性質，使得可對個別TSV執行測試程序。因而，本發明之測試TSV之方法可對各種種類之TSV執行，尤其可特別針對習知方法而言難以測試之先穿孔製程所形成的TSV。另外，由於本發明之測試TSV之方法可藉由在與安置有受測試之TSV之IC相同的IC上之測試電路執行，故該方法可在安置有該TSV之IC結合至另一IC之前執行。因此，本發明之測試TSV之方法可在結合製程之前執行，且因此可顯著地增加良率且減少實施成本。
本發明之技術內容及技術特點已揭示如上，然而熟悉本項技術之人士仍可能基於本發明之教示及揭示而作種種不背離本發明精神之替換及修飾。因此，本發明之保護範圍應不限於實施例所揭示者，而應包括各種不背離本發明之替換及修飾，並為以下之申請專利範圍所涵蓋。
110．．．直通矽晶穿孔
120．．．介電層
130．．．金屬層
140．．．電晶體
150．．．基板
201~203．．．步驟
401~403．．．步驟
601~607．．．步驟
910．．．測試模組
911．．．測試模組
912．．．儲存電路
920．．．正常功能邏輯
930．．．多工器
940．．．正反器
950．．．測試結果控制器
960．．．測試控制器
1000．．．測試電路
1010．．．感測裝置
1020．．．放電電路
1030．．．充電電路
1100．．．測試電路
1110．．．感測放大器
1120．．．放電電路
1130．．．充電電路
1200．．．測試電路
1210．．．鎖存電路
1220．．．放電電路
1301~1308．．．步驟
1400．．．測試架構
1402．．．直通矽晶穿孔
1404．．．直通矽晶穿孔
1406．．．開關裝置
1408．．．開關裝置
1410．．．感測裝置
1412．．．充電電路
1414．．．開關裝置
1416．．．開關裝置
1418．．．充電電路
1420．．．開關裝置
CL1 ．．．電容
CL2 ．．．電容
圖1顯示一TSV之橫截面圖；
圖2顯示根據本發明之一實施例的測試TSV之方法之流程圖；
圖3顯示根據本發明之一實施例的TSV感測之臨限電壓與放電時間之比較；
圖4顯示根據本發明之另一實施例的測試TSV之方法之流程圖；
圖5顯示根據本發明之另一實施例的TSV感測之臨限電壓與放電時間之比較；
圖6顯示根據本發明之另一實施例的測試TSV之方法之流程圖；
圖7顯示根據本發明之另一實施例的TSV感測之臨限電壓與放電時間之比較；
圖8顯示根據本發明之另一實施例的TSV感測之臨限電壓與放電時間之比較；
圖9顯示根據本發明之一實施例之TSV測試架構；
圖10顯示根據本發明之一實施例之TSV測試電路；
圖11顯示根據本發明之另一實施例之TSV測試電路；
圖12顯示根據本發明之又一實施例之TSV測試電路；
圖13顯示根據本發明之另一實施例的測試TSV之方法之流程圖；
圖14顯示根據本發明之一實施例之TSV測試架構；以及
圖15顯示根據本發明之一實施例之TSV測試架構。
601~607．．．步驟

Claims (38)

  1. 一種直通矽晶穿孔測試電路，包含：一充電電路，設定以對至少一個直通矽晶穿孔充電；一放電電路，設定以使該至少一個直通矽晶穿孔放電；以及一感測裝置，設定以感測該至少一個直通矽晶穿孔之狀態。
  2. 根據請求項1之直通矽晶穿孔測試電路，其中該充電電路包含一個三態緩衝器。
  3. 根據請求項1之直通矽晶穿孔測試電路，其中該放電電路包含一NMOS電晶體。
  4. 根據請求項1之直通矽晶穿孔測試電路，其中該感測裝置包含兩個串聯之反相器。
  5. 根據請求項1之直通矽晶穿孔測試電路，進一步包含該至少一個直通矽晶穿孔。
  6. 一種直通矽晶穿孔測試電路，包含：一充電電路，設定以對至少一個直通矽晶穿孔充電；一放電電路，電耦合至該充電電路並設定以使該至少一個直通矽晶穿孔放電；以及一感測裝置，電耦合至該放電電路並設定以感測該至少一個直通矽晶穿孔之狀態。
  7. 根據請求項6之直通矽晶穿孔測試電路，其中該充電電路包含一個三態緩衝器。
  8. 根據請求項6之直通矽晶穿孔測試電路，其中該放電電路包含一NMOS電晶體。
  9. 根據請求項6之直通矽晶穿孔測試電路，其中該感測裝置包含兩個串聯之反相器。
  10. 根據請求項6之直通矽晶穿孔測試電路，進一步包含該至少一個直通矽晶穿孔。
  11. 一種測試直通矽晶穿孔之方法，包含下列步驟：重設一待測試之直通矽晶穿孔至一第一狀態；以及若該待測試之直通矽晶穿孔在一第一時間週期內進入一第二狀態，則判定該直通矽晶穿孔為故障；其中該直通矽晶穿孔之狀態係藉由感測技術判定，且該重設及感測之步驟係在該直通矽晶穿孔之一末端處執行。
  12. 根據請求項11之方法，進一步包含下列步驟：若該受測試之直通矽晶穿孔在一第二時間週期內保持處於該第一狀態或進入一第三狀態，則判定該直通矽晶穿孔為故障。
  13. 根據請求項11之方法，其中該直通矽晶穿孔之該狀態係藉由該直通矽晶穿孔之電流位準或電壓位準判定。
  14. 根據請求項11之方法，其中若該直通矽晶穿孔之電壓高於一第一電壓臨限值，則該直通矽晶穿孔處於該第一狀態中，若該直通矽晶穿孔之電壓低於一第二電壓臨限值，則該直通矽晶穿孔處於該第二狀態中，且該第一電壓臨限值高於該第二電壓臨限值。
  15. 根據請求項12之方法，其中若該直通矽晶穿孔之電壓高於一第一電壓臨限值，則該直通矽晶穿孔處於該第一狀態，若該直通矽晶穿孔之電壓低於一第二電壓臨限值，則該直通矽晶穿孔處於該第二狀態，若該直通矽晶穿孔之電壓低於該第一電壓臨限值且高於一第三電壓臨限值，則該直通矽晶穿孔處於該第三狀態，且該第一電壓臨限值高於該第二電壓臨限值。
  16. 根據請求項11之方法，其中若該直通矽晶穿孔之該電壓低於一第一電壓臨限值，則該直通矽晶穿孔處於該第一狀態中，若該直通矽晶穿孔之該電壓高於一第二電壓臨限值，則該直通矽晶穿孔處於該第二狀態中，且該第一電壓臨限值低於該第二電壓臨限值。
  17. 根據請求項12之方法，其中若該直通矽晶穿孔之該電壓低於一第一電壓臨限值，則該直通矽晶穿孔處於該第一狀態，若該直通矽晶穿孔之該電壓高於一第二電壓臨限值，則該直通矽晶穿孔處於該第二狀態，若該直通矽晶穿孔之該電壓高於該第一電壓臨限值且低於一第三電壓臨限值，則該直通矽晶穿孔處於該第三狀態，且該第一電壓臨限值低於該第二電壓臨限值。
  18. 根據請求項11之方法，其中該直通矽晶穿孔係藉由先穿孔製程形成。
  19. 根據請求項11之方法，其係在一安置有該直通矽晶穿孔之IC結合至另一IC之前執行。
  20. 一種測試直通矽晶穿孔之方法，包含下列步驟：重設一待測試之直通矽晶穿孔至一第一狀態；以及若該待測試之直通矽晶穿孔在一時間週期內保持處於該第一狀態中或進入一第二狀態，則判定該直通矽晶穿孔為故障；其中該直通矽晶穿孔之狀態係藉由感測技術判定，且該重設及感測之步驟係在該直通矽晶穿孔之一末端處執行。
  21. 根據請求項20之方法，其中該直通矽晶穿孔之狀態係藉由該直通矽晶穿孔之電流位準或電壓位準判定。
  22. 根據請求項20之方法，其中若該直通矽晶穿孔之電壓高於一第一電壓臨限值，則該直通矽晶穿孔處於該第一狀態，若該直通矽晶穿孔之電壓低於該第一電壓臨限值且高於一第二電壓臨限值，則該直通矽晶穿孔處於該第二狀態，且該第一電壓臨限值高於該第二電壓臨限值。
  23. 根據請求項20之方法，其中若該直通矽晶穿孔之電壓低於一第一電壓臨限值，則該直通矽晶穿孔處於該第一狀態，若該直通矽晶穿孔之電壓高於該第一電壓臨限值且低於一第二電壓臨限值，則該直通矽晶穿孔處於該第二狀態，且該第一電壓臨限值低於該第二電壓臨限值。
  24. 根據請求項20之方法，其中該直通矽晶穿孔係藉由先穿孔製程形成。
  25. 根據請求項20之方法，其係在一安置有該直通矽晶穿孔之IC結合至另一IC之前執行。
  26. 一種直通矽晶穿孔測試電路，包含：一充電電路，設定以對至少一個直通矽晶穿孔充電至一預定電壓位準；一開關裝置，設定以連接該直通矽晶穿孔至另一電容裝置；以及一感測裝置，設定以比較該直通矽晶穿孔之電壓位準和至少一參考電壓位準。
  27. 根據請求項26之直通矽晶穿孔測試電路，其中該感測裝置為一感測放大器。
  28. 根據請求項26之直通矽晶穿孔測試電路，其中該充電電路為一寫入緩衝器。
  29. 根據請求項26之直通矽晶穿孔測試電路，其中該電容裝置為一直通矽晶穿孔。
  30. 根據請求項26之直通矽晶穿孔測試電路，其中該預定電壓位準高於該至少一參考電壓位準。
  31. 根據請求項26之直通矽晶穿孔測試電路，進一步包含該至少一個直通矽晶穿孔。
  32. 一種測試直通矽晶穿孔之方法，包含下列步驟：充電一待測試之直通矽晶穿孔至一第一預定電壓位準；充電一電容裝置至一第二預定電壓位準；在該直通矽晶穿孔與該電容裝置之間執行電荷分享；以及若該待測試之直通矽晶穿孔之電壓位準在該電荷共用步驟之後在一預定範圍內，則判定該直通矽晶穿孔為無故障。
  33. 根據請求項32之方法，其中在該直通矽晶穿孔充電步驟與該電荷分享步驟之間將該直通矽晶穿孔隔離歷時一固定時間量。
  34. 根據請求項32之方法，其中該判定步驟係藉由一感測放大技術執行。
  35. 根據請求項32之方法，其中該判定步驟進一步包含以下子步驟：比較該直通矽晶穿孔之電壓位準與一第一參考電壓；比較該直通矽晶穿孔之電壓位準與一第二參考電壓；以及若該待測試之直通矽晶穿孔之電壓位準低於該第一參考電壓且高於該第二參考電壓，則判定該直通矽晶穿孔為無故障。
  36. 根據請求項32之方法，其中該第一預定電壓位準高於該第二預定電壓位準。
  37. 根據請求項32之方法，其中該直通矽晶穿孔係藉由先穿孔製程形成。
  38. 根據請求項32之方法，其係在一安置有該直通矽晶穿孔之IC結合至另一IC之前執行。
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