TWI609476B - 半導體裝置 - Google Patents

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TWI609476B TW102112233A TW102112233A TWI609476B TW I609476 B TWI609476 B TW I609476B TW 102112233 A TW102112233 A TW 102112233A TW 102112233 A TW102112233 A TW 102112233A TW I609476 B TWI609476 B TW I609476B
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高柳浩二
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瑞薩電子股份有限公司
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    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

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Description

半導體裝置 相關申請案之交叉參考
本申請案基於並主張於2012年4月27日提出申請之第2012-103066號日本專利申請案之優先權之權益，該日本專利申請案之揭示內容以其全文引用方式併入本文中。
本發明係關於一半導體裝置，且更特定而言，係關於具有在其中經形成以穿透一半導體基板之一穿通導通體(through via)之一半導體裝置。
近年來，舉例而言，已開發用於在一單個半導體封裝中囊封複數個半導體晶片之多晶片封裝技術以減小一半導體裝置之一安裝面積。在一單個半導體封裝中囊封複數個半導體晶片使得能夠增加晶片之間的線之數目及改良資料傳送速率。
第2011-145257號日本未審查專利申請公開案揭示利用多晶片封裝技術之一半導體裝置之一實例。在第2011-145257號日本未審查專利申請公開案中所揭示之技術中，一半導體基板具有在其中經形成以穿透半導體基板之一穿通導通體(TSV：穿矽導通體)。在第2011-145257號日本未審查專利申請公開案中所揭示之半導體裝置中，藉由利用穿通導通體來堆疊複數個半導體晶片。第2011-145257號日本未審查專利申請公開案揭示用於進行一測試以藉由使用垂直堆疊之兩個半導體晶片來檢查穿通導通體之AC特性中是否存在一差異之一技 術。
然而，第2011-145257號日本未審查專利申請公開案中所揭示之技術需要複數個半導體晶片來檢查每一穿通導通體之特性。此導致難以檢查在堆疊半導體晶片之前的每一穿通導通體之一故障之一問題。
本發明之一第一態樣係包含以下各項之一半導體裝置：一穿通導通體，其經形成以穿透一半導體基板；一第一緩衝器電路及一第二緩衝器電路；一佈線形成層，其形成於該半導體基板之一上部層中；一連接佈線部分，假定自該半導體基板至該佈線形成層之一方向係一向上方向，則該連接佈線部分形成於該穿通導通體之一上部部分中，該連接佈線部分形成於面向該穿通導通體之一端面處之該半導體基板之上部部分之一晶片內端面上；一第一路徑，其連接該第一緩衝器電路與該穿通導通體；及一第二路徑，其連接該第二緩衝器電路與該穿通導通體。該第一路徑及該第二路徑經由該連接佈線部分而電連接。
根據本發明之該第一態樣之該半導體裝置包含形成於該穿通導通體之該晶片內端面之上部部分中之該連接佈線部分。該第一路徑及該第二路徑透過該連接佈線部分而連接。因此，在根據本發明之該半導體裝置中，當自一穿通導通體至一晶片內之一線之一連接狀態因該穿通導通體之擴張或收縮而發生異常時，可使用該第一路徑及該第二路徑來檢查該連接佈線部分之狀態且可檢查自該穿通導通體至該晶片內之該線之該連接狀態。換言之，根據本發明之該半導體裝置能夠藉由使用僅自身之晶片而檢查自該穿通導通體至該晶片內之該線之該連接狀態。
根據本發明之該半導體裝置能夠藉由使用僅自身之晶片而檢查自一穿通導通體至一晶片內之一線之一連接狀態。
1‧‧‧穿通導通體/穿矽導通體
1a‧‧‧穿通導通體
2‧‧‧微凸塊
3t‧‧‧墊
3u‧‧‧墊
4t‧‧‧墊
4u‧‧‧墊
10‧‧‧障壁金屬
11‧‧‧半導體基板
12a‧‧‧第一晶片線
12b‧‧‧第二晶片線
13‧‧‧導通體
14‧‧‧連接佈線部分
20‧‧‧緩衝器電路
21‧‧‧閘極控制邏輯產生電路
22‧‧‧第一緩衝器電路
23‧‧‧第二緩衝器電路
24‧‧‧測試緩衝器電路
25‧‧‧輸出緩衝器電路
30‧‧‧測試電路
31‧‧‧比較器
32‧‧‧比較器
33‧‧‧反相器
34‧‧‧「互斥或」電路
35‧‧‧比較器
40‧‧‧緩衝器電路
41‧‧‧閘極控制邏輯產生電路
42‧‧‧第一緩衝器電路
43‧‧‧第二緩衝器電路
44‧‧‧測試緩衝器電路
45‧‧‧輸出緩衝器電路
46‧‧‧AD轉換電路
50‧‧‧緩衝器電路
51‧‧‧閘極控制邏輯產生電路
52a‧‧‧第一緩衝器電路/緩衝器電路
52b‧‧‧第二緩衝器電路/緩衝器電路
A‧‧‧穿通導通體周邊區域/穿通導通體連接區域
A1‧‧‧穿通導通體連接區域
A2‧‧‧穿通導通體連接區域
A3‧‧‧穿通導通體連接區域
A4‧‧‧穿通導通體連接區域
A5‧‧‧穿通導通體連接區域
A6‧‧‧穿通導通體連接區域
A7‧‧‧穿通導通體連接區域
A8‧‧‧穿通導通體連接區域
BMP‧‧‧凸塊
CH0‧‧‧半導體晶片
CH1‧‧‧半導體晶片
CH2‧‧‧半導體晶片
CH3‧‧‧半導體晶片
CH4‧‧‧半導體晶片
GNA1至GNA6‧‧‧控制信號
GNB1至GNB6‧‧‧控制信號
GPA1至GPA6‧‧‧控制信號
GPB1至GPB6‧‧‧控制信號
L1‧‧‧第一佈線層/最下部層線
L2‧‧‧第二佈線層
L3‧‧‧第三佈線層
L4‧‧‧第四佈線層
L5‧‧‧第五佈線層
MeL‧‧‧金屬層
N0‧‧‧NMOS電晶體
N1‧‧‧NMOS電晶體
N1a至N6a‧‧‧NMOS電晶體
N1b至N6b‧‧‧NMOS電晶體
N2‧‧‧NMOS電晶體
N3‧‧‧NMOS電晶體
N4‧‧‧NMOS電晶體
NA‧‧‧第一路徑
NB‧‧‧第二路徑
P0‧‧‧PMOS電晶體
P1‧‧‧PMOS電晶體
P1a至P6a‧‧‧PMOS電晶體
P1b至P6b‧‧‧PMOS電晶體
P2‧‧‧PMOS電晶體
P3‧‧‧PMOS電晶體
P4‧‧‧PMOS電晶體
PLT‧‧‧封裝基板
Rn‧‧‧電阻器
Rp‧‧‧電阻器
Rup‧‧‧提升電阻器
SiL‧‧‧矽層
Tin‧‧‧測試輸入信號
Tout‧‧‧測試結果信號
UTSV‧‧‧導通體連接區域
VA‧‧‧輸出信號
VB‧‧‧輸出信號
VDD‧‧‧高電壓側電源供應器/電壓/高電壓側電源供應 器電壓
Vna‧‧‧電壓
Vnb‧‧‧電壓
VSS‧‧‧恆定電壓側電源供應器/低電壓側電源供應器/ 電壓/低電壓側電源供應器電壓
Vtha‧‧‧臨限電壓
Vthb‧‧‧臨限電壓
依據特定實施例之以下說明連同附圖一起，上述及其他態樣、優點及特徵將較顯而易見，其中：圖1係根據一第一實施例之一半導體裝置之一剖面圖；圖2係根據第一實施例之圖解說明一穿通導通體與半導體裝置之一晶片線之間的一連接區之一剖面圖；圖3係根據第一實施例之圖解說明一穿通導通體與半導體裝置之一晶片線之間的一連接區之一平面佈局之一示意圖；圖4係根據第一實施例之展示涉及半導體裝置之一測試之電路之一電路圖；圖5係根據第一實施例之圖解說明相對於一穿通導通體之一溫度應力之擴張及收縮之一剖面圖；圖6係根據第一實施例之圖解說明當在半導體裝置中進行一穿通導通體之一斷開連接測試時一電路之操作之一圖式；圖7係根據第一實施例之圖解說明當在半導體裝置中進行一穿通導通體之一斷開連接測試時一電路之操作之一圖式；圖8係根據一第二實施例之圖解說明一穿通導通體與一半導體裝置之一晶片線之間的一連接區之一剖面圖；圖9係根據一第三實施例之圖解說明一穿通導通體與一半導體裝置之一晶片線之間的一連接區之一剖面圖；圖10係根據第三實施例之圖解說明一穿通導通體與半導體裝置之一晶片線之間的一連接區之一平面佈局之一示意圖；圖11係根據第三實施例之圖解說明連接至一連接佈線部分之第一及第二晶片線之一平面佈局之一示意圖；圖12係根據一第四實施例之圖解說明一穿通導通體與一半導體裝置之一晶片線之間的一連接區之一剖面圖；圖13係根據一第五實施例之圖解說明一穿通導通體與一半導體 裝置之一晶片線之間的一連接區之一剖面圖；圖14係根據一第六實施例之圖解說明一穿通導通體與一半導體裝置之一晶片線之間的一連接區之一剖面圖；圖15係根據一第七實施例之圖解說明一穿通導通體與一半導體裝置之一晶片線之間的一連接區之一剖面圖；圖16係根據一第八實施例之圖解說明一穿通導通體與一半導體裝置之一晶片線之間的一連接區之一剖面圖；圖17係根據一第九實施例之展示涉及一半導體裝置之一測試之電路之一電路圖；圖18係根據第九實施例之展示在半導體裝置之一IOLH測試中處於一導電狀態之電晶體之數目與一理想電壓之間的一關係之一表；圖19係根據一第十實施例之展示涉及一半導體裝置之一測試之電路之一電路圖；圖20係根據第十實施例之展示在半導體裝置之一IOLH測試及一斷開連接測試中處於一導電狀態之電晶體之數目與一理想電壓之間的一關係之一表；圖21係根據一第十一實施例之展示涉及一半導體裝置之一測試之電路之一電路圖；及圖22係圖解說明當進行根據第十一實施例之半導體裝置之一斷開連接測試時一電路之操作之一表。
第一實施例
下文將參考圖式闡述本發明之實施例。圖1展示根據一第一實施例之一半導體裝置之一剖面圖。如圖1中所展示，根據第一實施例之半導體裝置具有其中將複數個半導體晶片(舉例而言，半導體晶片CH0至CH4)以一堆疊狀態囊封於一單個封裝中之一組態。在圖1中所 展示之實例中，半導體晶片CH0至CH4以一面向下方式(舉例而言，沿其中一半導體基板之一電路形成表面面向一封裝基板PLT之一方向)安裝。
在圖1中所展示之實例中，半導體裝置具有其中半導體晶片CH0透過微凸塊2而連接至封裝基板PLT之一組態。凸塊BMP提供於封裝基板PLT之後表面上，且此等凸塊允許半導體裝置安裝於併入有半導體裝置之設備之一基板上。半導體晶片CH0具有在其中經形成以穿透半導體基板之穿通導通體(TSV：穿矽導通體)1。半導體晶片CH0透過穿通導通體1而與堆疊於其上之另一半導體晶片傳遞資料。
半導體晶片CH0包含一半導體基板(舉例而言，一矽層SiL)、一佈線形成層(舉例而言，一金屬層MeL)以及墊3u及3t。矽層SiL係其中形成電路元件之一半導體基板層。金屬層MeL係其中形成連接電路且連接每一電路及一外部端子(舉例而言，一墊3t)之一晶片線之一佈線形成層。每一墊3t係形成於半導體晶片之金屬層MeL之側處之表面上之一外部端子。每一墊3t藉由形成於金屬層MeL中之一晶片線而連接至形成於電路形成表面上之一電路。每一墊3u係形成於每一穿通導通體1之端面中之半導體晶片之矽層SiL之側處之一端面處之一外部端子。假定自矽層SiL至金屬層MeL之方向係一向上方向而做出以下說明。
半導體晶片CH1至CH3中之每一者包含矽層SiL、金屬層MeL、穿通導通體1a以及墊4t及4u。形成於半導體晶片CH1至CH3中之每一者中之穿通導通體1a經形成以穿透矽層SiL及金屬層MeL。此等穿通導通體1a連接至金屬層MeL之一最上部佈線層中之每一晶片之晶片線。墊4t形成於半導體晶片之前表面側(舉例而言，半導體晶片之金屬層MeL之側處之表面)上。墊4u形成於半導體晶片之後表面(舉例而言，半導體晶片之半導體基板層之側處之表面)上。半導體晶片CH0 至CH3中之每一者連接至具有形成於其一上部部分上之墊4t之一半導體晶片，且連接至具有形成於其一下部部分上之墊4u之一半導體晶片。半導體晶片CH1至CH3中之每一者透過微凸塊2而連接至另一晶片。
半導體晶片CH4包含矽層SiL、金屬層MeL及墊4t。半導體晶片CH4係堆疊為一最上部層之一晶片且因此不具有穿通導通體。半導體晶片CH4之墊4t藉由形成於金屬層MeL中之一晶片線而連接至形成於電路形成表面上之一電路。半導體晶片CH4連接至具有形成於其一下部部分上之墊4t之一半導體晶片。半導體晶片CH4透過微凸塊2而連接至另一晶片。圖1展示其中半導體晶片CH4不具有穿通導通體之一組態。然而，採用其中半導體晶片CH4如同半導體晶片CH0或半導體晶片CH1至CH3一樣具有穿通導通體之一組態亦係可能的。
在圖1中所展示之半導體裝置中，舉例而言，併入有若干邏輯電路之一SoC(系統單晶片)用作安置為一最下部層之半導體晶片CH0，且記憶體晶片(舉例而言，DRAM(動態隨機存取記憶體))用作安置為上部層之半導體晶片CH1至CH4。
根據第一實施例之半導體裝置之一個特徵以組態每一穿通導通體與自身之晶片之間的晶片線之方法而駐存。該特徵使得能夠僅藉由使用自身之晶片而檢查每一穿通導通體與晶片線之間的一連接狀態。下文將詳細闡述根據第一實施例之每一穿通導通體之結構及直接連接至半導體裝置之穿通導通體之晶片線。特定而言，下文將闡述圖1中所展示之一穿通導通體周邊區域A。
圖2係根據第一實施例之圖解說明一穿通導通體與半導體裝置之一晶片線之間的一連接區(對應於圖1中所展示之穿通導通體連接區域A之第一實施例之一穿通導通體連接區域A1)之一剖面圖。儘管圖2中所展示之剖面圖圖解說明穿通導通體連接區域A，但為易於理解該闡 釋，在圖1及圖2中顛倒上部與下部關係。亦在以下說明中，在對應於穿通導通體連接區域A之每一圖中使用其中顛倒上部與下部關係之剖面圖。在以下說明中，根據每一剖面圖中所圖解說明之上部與下部關係來使用術語「上部部分」及「下部部分」。換言之，假定自矽層SiL至金屬層MeL之方向係一向上方向而做出以下說明。圖2圖解說明連接至半導體晶片CH0之半導體晶片CH1之金屬層MeL中之穿通導通體1之連接狀態。
如圖2中所展示，根據第一實施例之半導體裝置包含穿通導通體1、一連接佈線部分14、一第一晶片線12a及一第二晶片線12b。穿通導通體1經形成以穿透一半導體基板11。在圖2中所展示之實例中，穿通導通體1及半導體基板11由一障壁金屬10隔離。在圖2中，上部側對應於電路形成表面，且下部側對應於半導體晶片之後表面側。充當具有安置於上方之半導體晶片之一連接端子之墊3u形成於穿通導通體1之後表面之一端面處。
假定自半導體基板11至金屬層MeL之方向係一向上方向，則連接佈線部分14形成於穿通導通體1上方且提供於面向穿通導通體1之端面中之半導體基板之上部側之一晶片內端面處。自另一觀點而言，連接佈線部分14包含一導通體連接線，該導通體連接線連接至穿通導通體且形成於一導通體連接區域UTSV中之半導體基板之電路形成表面上，該導通體連接區域UTSV夾持於沿穿通導通體1之一第一側壁之一第一直線與沿在剖面圖中與第一側壁相對之一第二側壁之一第二直線之間，假定垂直於電路形成表面之一表面係一剖面。在圖2中所展示之實例中，第一晶片線12a之一端之一部分與第二晶片線12b之一端之一部分形成為導通體連接線。
第一晶片線12a之一端連接至連接佈線部分14。如下文所詳細闡述，第一晶片線12a之另一端連接至一第一緩衝器電路。在圖2中所展 示之實例中，第一晶片線12a藉由形成於一第一佈線層L1至一第五佈線層L5中之線而組態，且形成於不同佈線層中之線透過一導通體13而連接。第一晶片線12a及導通體13構成一第一路徑。自連接佈線部分14處之佈線路徑分支之一佈線路徑(其包含第一晶片線12a及導通體13)在下文中稱為「第一路徑」。
第二晶片線12b透過連接佈線部分14而連接至第一晶片線12a。如稍後所詳細闡述，第二晶片線12b之另一端連接至一第二緩衝器電路。在圖2中所展示之實例中，第二晶片線12b藉由形成於第一佈線層L1至第四佈線層L4中之線而組態，且形成於不同佈線層中之線透過導通體13而連接。第二晶片線12b及導通體13構成一第二路徑。自連接佈線部分14處之佈線路徑分支之一佈線路徑(其包含第二晶片線12b及導通體13)在下文中稱為「第二路徑」。
在圖2中所展示之實例中，連接佈線部分14對應於穿通導通體1之電路形成表面之側處之一端面(此面在下文中稱為「晶片內端面」)。第一晶片線12a之一端連接至穿通導通體1之晶片內端面，且第二晶片線12b之一端連接至穿通導通體1之晶片內端面。第一晶片線12a及第二晶片線12b中之每一者包含：一最下部層線(舉例而言，形成於第一佈線層L1中之一線)，其連接至穿通導通體1；及至少一個上部層線，其透過除導通體連接區域UTSV之外的一區域中之一導通體而連接至最下部層線。
特定而言，連接佈線部分14係電連接包含第一晶片線12a之第一路徑與包含第二晶片線12b之第二路徑之一部分。在半導體晶片CH0中，連接佈線部分14係面向穿通導通體1之金屬層MeL之晶片內端面之一上部層，且使用與晶片內端面接觸之金屬層Mel、不與晶片內端面接觸之金屬層MeL或穿通導通體1自身而形成。如圖2中所展示，在根據第一實施例之半導體晶片CH0中，連接佈線部分14使用穿通導通 體1自身而形成。
下文將較詳細闡述連接佈線部分14。圖3係根據第一實施例之圖解說明一穿通導通體與半導體裝置之一晶片線之間的一連接區之一平面佈局(自半導體晶片CH0之電路形成表面側觀看之佈局)之一示意圖。
如圖3中所展示，連接佈線部分14係經形成具有等於或小於穿通導通體1之晶片內端面之面積之一面積之一佈線區域。在圖3中所展示之實例中，連接佈線部分14匹配導通體連接區域UTSV。在根據第一實施例之半導體裝置中，第一晶片線12a及第二晶片線12b經形成以保證與穿通導通體1之晶片內端面電接觸。第一晶片線12a及第二晶片線12b經形成以彼此分離，且透過穿通導通體1而電連接。
接下來，將闡述根據第一實施例之用於檢查穿通導通體1與半導體裝置中之晶片線之間之一連接狀態之一電路。圖4係根據第一實施例之展示涉及半導體裝置之一測試之電路之一電路圖。
如圖4中所展示，根據第一實施例之電路包含一緩衝器電路20及一測試電路30。緩衝器電路20包含一控制電路(舉例而言，一閘極控制邏輯產生電路21)、一第一緩衝器電路22及一第二緩衝器電路23。第一緩衝器電路22致使一電流透過連接佈線部分14而流動至第二緩衝器電路23。
更特定而言，第一緩衝器電路22包含PMOS電晶體P0及P1，以及一第一阻抗元件(舉例而言，一電阻器Rp)。PMOS電晶體P0之源極連接至一第一電源供應器(舉例而言，一高電壓側電源供應器VDD)。PMOS電晶體P0之汲極透過電阻器Rp而連接至一第一路徑NA。PMOS電晶體P0之閘極被供應有來自閘極控制邏輯產生電路21之一驅動信號。PMOS電晶體P1之源極連接至高電壓側電源供應器VDD。PMOS電晶體P1之汲極連接至第一路徑NA。PMOS電晶體P1之閘極被供應 有來自閘極控制邏輯產生電路21之驅動信號。
第二緩衝器電路23包含NMOS電晶體N0至N1及一第二阻抗元件(舉例而言，一電阻器Rn)。NMOS電晶體N0之源極連接至一第二電源供應器(舉例而言，一恆定電壓側電源供應器VSS)。NMOS電晶體N0之汲極透過電阻器Rn而連接至一第二路徑NB。NMOS電晶體N0之閘極被供應有來自閘極控制邏輯產生電路21之驅動信號。NMOS電晶體N1之源極連接至一低電壓側電源供應器VSS。NMOS電晶體N1之汲極連接至第二路徑NB。NMOS電晶體N1之閘極被供應有來自閘極控制邏輯產生電路21之驅動信號。
PMOS電晶體P0、電阻器Rp、NMOS電晶體N0及電阻器Rn構成一測試緩衝器電路24。在此實施例中，假定電阻器Rp及電阻器Rp具有相同電阻值。PMOS電晶體P1及NMOS電晶體N1構成一輸出緩衝器電路25。
閘極控制邏輯產生電路21基於自外部供應或自另一電路(未展示)供應之一控制信號而產生驅動信號，及根據該驅動信號來控制第一緩衝器電路22及第二緩衝器電路23中之每一者之導電狀態。
更特定而言，在一斷開連接測試期間，閘極控制邏輯產生電路21控制一第一PMOS電晶體(舉例而言，PMOS電晶體P0)及一第一NMOS電晶體(舉例而言，NMOS電晶體N0)進入至導電狀態中，第一PMOS電晶體及第一NMOS電晶體構成測試緩衝器電路24。在此組態中，若未發生斷開連接，則一電流自PMOS電晶體P0流動至NMOS電晶體N0，且在第一路徑NA及第二路徑NB處產生相同電壓(舉例而言，1/2 VDD)。若發生一斷開連接，則沒有電流自PMOS電晶體P0流動至NMOS電晶體N0。此外，第一路徑NA之一電壓Vna變為高電壓側電源供應器VDD之一電壓VDD，且第二路徑NB之一電壓Vnb變為低電壓側電源供應器VSS之一電壓VSS。在斷開連接測試期間，閘極控 制邏輯產生電路21使PMOS電晶體P1及NMOS電晶體N1進入至一斷開連接狀態中。
在一正常操作期間，閘極控制邏輯產生電路21使PMOS電晶體P1及NMOS電晶體N1(PMOS電晶體P1及NMOS電晶體N1構成輸出緩衝器電路25)中之一者進入至導電狀態中，藉此將一高位準信號(舉例而言，高電壓側電源供應器電壓VDD)或一低位準信號(舉例而言，低電壓側電源供應器電壓VSS)作為一輸出信號而輸出至穿通導通體1。
測試電路30基於以下事實而輸出指示連接佈線部分14中發生一斷開連接之一測試結果信號Tout：第一路徑NA之電壓及第二路徑NB之電壓具有不同電壓值。
測試電路30包含比較器31及32、一反相器33及一「互斥或(NOR)」電路34。比較器31具有一臨限電壓Vtha。當第一路徑NA之電壓Vna低於臨限電壓Vtha時，比較器31輸出一低位準信號，且當電壓Vna高於臨限電壓Vtha時，比較器31輸出一高位準信號。比較器32具有一臨限電壓Vthb。當第二路徑NB之電壓Vnb低於臨限電壓Vthb時，比較器32輸出一低位準信號，且當電壓Vnb高於臨限電壓Vthb時，比較器32輸出一高位準信號。
反相器33輸出比較器32之輸出信號之一經反相邏輯。「互斥或」電路34作為測試結果信號Tout而輸出指示比較器31之輸出信號及反相器33之輸出信號之一經反相邏輯「或(OR)」之一信號。
隨後，下文將詳細闡述根據第一實施例之半導體裝置中之斷開連接測試。首先，將闡述根據第一實施例之其中在半導體裝置中發生一斷開連接之一故障模式之一實例。在具有穿通導通體1之半導體裝置中，在一穿通導通體與一晶片線之間可因由在一製造程序期間施加至每一穿通導通體1之一溫度應力所導致之擴張及收縮而發生一斷開連接。圖5展示根據第一實施例之圖解說明由施加至一穿通導通體之 一溫度應力所致之擴張及收縮之一剖面圖。如圖5中所展示，半導體裝置之製造程序包含一加熱程序及一冷卻程序。穿通導通體1在製造程序期間在加熱處理時擴張。該擴張致使穿通導通體1向上推動晶片線以使得在晶片線中可發生一斷開連接。在加熱程序之後，可實施一冷卻程序。當穿通導通體1因該冷卻程序而收縮時，穿通導通體1之前表面側端面退回至低於其上形成有晶片線之表面之一位置，此可導致晶片線與穿通導通體1之間的一斷開連接。
在根據第一實施例之半導體裝置中，可在使用僅自身之晶片之一測試程序中檢查斷開連接。下文將詳細闡述根據第一實施例之半導體裝置之一斷開連接測試方法。
首先，給出在一正常狀態中獲得之一測試結果之一說明，在該正常狀態中，根據第一實施例之半導體裝置中未發生涉及一穿通導通體之斷開連接。圖6係根據第一實施例之圖解說明當在其中半導體裝置中未發生斷開連接之情形中進行一穿通導通體之一斷開連接測試時電路之操作之一圖式。
如圖6中所展示，當未發生斷開連接時，第一路徑NA之電壓Vna及第二路徑NB之電壓Vnb相同。設定根據第一實施例之比較器31及32之臨限電壓Vtha及Vthb以夾持在未發生斷開連接時所獲得之電壓Vna及Vnb。因此，在圖6中所展示之狀態中，比較器31之一輸出信號VA變為低位準且比較器32之一輸出信號VB變為高位準。因此，一高位準信號基於輸出信號VA及輸出信號VB之經反相信號而輸出至「互斥或」電路34。
另一方面，圖7展示根據第一實施例之圖解說明當在其中半導體裝置中發生一斷開連接之情形中進行一穿通導通體之一斷開連接測試時電路之操作之一圖式。如圖7中所展示，當發生一斷開連接時，第一路徑NA之電壓Vna變為高電壓側電源供應器之電壓VDD，且第二路 徑NB之電壓Vnb變為低電壓側電源供應器之電壓VSS。因此，在如圖7中所展示之狀態中，比較器31之輸出信號VA變為高位準且比較器32之輸出信號VB變為低位準。因此，一低位準信號基於輸出信號VA及輸出信號VB之經反相信號而輸出至「互斥或」電路34。
在根據第一實施例之半導體裝置中，當連接佈線部分14中(特定而言，穿通導通體1與晶片線之間的部分中)發生一斷開連接時，測試結果信號Tout之值變化。此使得能夠藉由監視來自外側之測試結果信號而檢查存在或不存在一斷開連接。
如上文所闡述，假定自半導體基板11至金屬層MeL之方向係一向上方向，則根據第一實施例之半導體裝置包含：連接佈線部分14，其形成於穿通導通體1之一上部部分處且提供於面向穿通導通體1之端面處之半導體基板11之上部側之一晶片內端面處；第一路徑NA，其連接第一緩衝器電路及穿通導通體1；及第二路徑NB，其連接第二緩衝器電路及穿通導通體。在根據第一實施例之半導體裝置中，第一路徑NA及第二路徑NB透過連接佈線部分14而電連接。
藉助此組態，根據第一實施例之半導體裝置能夠使用僅自身之晶片而偵測由穿通導通體1所致之晶片線之一斷開連接及穿通導通體1與晶片線之間的一斷開連接。
寬IO標準係利用穿通導通體1之標準中之一者。在此寬IO標準中，穿通導通體1按40 μm之一間距而配置，且分別連接至穿通導通體1之墊中之每一者具有約20 μm之一直徑。在寬IO標準中，每晶片形成數百個穿通導通體1。因此，具有合規寬IO標準或諸如此類之若干穿通導通體之一半導體晶片具有藉由一探針測試實際上無法檢查每一穿通導通體1之特性之一問題。然而，如在第2011-145257號日本未審查專利申請公開案中所揭示之技術中，當以其中堆疊半導體晶片之狀態檢查每一穿通導通體1之特性時，存在使半導體裝置之製造良率劣化 之一問題。
然而，根據第一實施例之半導體裝置能夠在堆疊半導體晶片之階段之前的一階段處檢查每一穿通導通體1之特性，此導致半導體裝置之製造良率之一改良。另外，在一多晶片封裝中，可藉由組合由其自身之公司製造之一半導體晶片與自另一公司購買之一半導體晶片來製造一個半導體裝置。在此一情形中，然而，使用根據第一實施例之半導體晶片防止其中穿通導通體1中發生一斷開連接之有缺陷晶片被分配至另一公司。此改良由自身之公司製造之每一半導體晶片之可靠性。
第二實施例
在一第二實施例中，將闡述第一晶片線12a及第二晶片線12b中之每一者之另一模式。圖8展示根據第二實施例之圖解說明一穿通導通體與半導體裝置之一晶片線之間的一連接區(對應於圖1所展示之穿通導通體連接區域A之第二實施例之一穿通導通體連接區域A2)之一剖面圖。
如圖8中所展示，在根據第二實施例之半導體裝置中，第一晶片線12a及第二晶片線12b中之每一者包含：一導通體連接線，其連接至穿通導通體1；及至少一個上部層線，其透過導通體連接區域UTSV中之導通體而連接至該導通體連接線。
因此，甚至當複數個線透過導通體連接區域UTSV中之導通體而堆疊時，若穿通導通體1擴張，則線及導通體中發生一破裂，因此第一晶片線12a與第二晶片線12b之間發生一斷開連接。亦當穿通導通體1收縮且第一晶片線12a及第二晶片線12b彼此分離時，穿通導通體1與晶片線之間發生一斷開連接。因此，可使用根據第一實施例之緩衝器電路20及測試電路30來檢查斷開連接。
第三實施例
在一第三實施例中，將闡述連接佈線部分14之組態之另一模式。圖9展示根據第三實施例之圖解說明一穿通導通體與半導體裝置之一晶片線之間的一連接區(對應於圖1所展示之穿通導通體連接區域A之第三實施例之一穿通導通體連接區域A3)之一剖面圖。
如圖9中所展示，在根據第三實施例之半導體裝置中，連接佈線部分14包含形成於穿通導通體1之電路形成表面之側處之端面之一上部層中之一最下部層線。第一晶片線12a及第二晶片線12b中之每一者包含透過除導通體連接區域UTSV之外的一區域中之導通體而連接至最下部層線之至少一個上部層線。
下文將較詳細闡述根據第三實施例之連接佈線部分14。圖10係根據第三實施例之圖解說明一穿通導通體與半導體裝置之一晶片線之間的一連接區之一平面佈局之一示意圖。圖10中所展示之平面佈局圖解說明構成連接佈線部分14之最下部層線及形成於該最下部層線上之導通體。
如圖10中所展示，連接佈線部分14經界定以配接穿通導通體1之外周邊形狀。亦即，連接佈線部分14直接配接導通體連接區域UTSV。在根據第三實施例之半導體裝置中，一最下部層線12(L1)經形成以含於導通體連接區域UTSV中。此最下部層線12(L1)經形成以保證與穿通導通體1之一電接觸。
圖11展示根據第三實施例之圖解說明連接至半導體裝置之連接佈線部分14之第一及第二晶片線之一平面佈局之一示意圖。如圖11中所展示，在根據第三實施例之半導體裝置中，形成於第二佈線層L2中之線經形成以彼此分離。經形成以彼此分離之線中之一者充當第一晶片線12a，且另一線充當第二晶片線12b。第一晶片線12a及第二晶片線12b透過圖10中所展示之導通體而連接至最下部層線。
因此，在第三實施例中，該等線定義為第一晶片線12a及第二晶 片線12b，該等線由藉由連續地形成連接佈線部分14之導通體連接線而形成之最下部層線形成，且該等線透過導通體連接區域UTSV中之導通體而堆疊。甚至當以此方式形成連接佈線部分14時，若穿通導通體1擴張，則線與導通體中發生一破裂，因此第一晶片線12a與第二晶片線12b之間發生一斷開連接。亦當穿通導通體1收縮且第一晶片線12a及第二晶片線12b彼此分離時，穿通導通體1與晶片線之間發生一斷開連接。因此，可使用根據第一實施例之緩衝器電路20及測試電路30來檢查斷開連接。
第四實施例
在一第四實施例中，將闡述根據第三實施例之半導體裝置之第一晶片線12a及第二晶片線12b中之每一者之另一模式。圖12展示根據第四實施例之圖解說明一穿通導通體與半導體裝置之一晶片線之間的一連接區(對應於圖1中所展示之穿通導通體連接區域A之第四實施例之一穿通導通體連接區域A4)之一剖面圖。
如圖12中所展示，在根據第四實施例之半導體裝置中，連接佈線部分14包含形成於穿通導通體1之電路形成表面之側處之端面之一上部層中之一導通體連接線。第一晶片線12a及第二晶片線12b中之每一者包含透過導通體連接區域UTSV中之導通體而連接至導通體連接線之至少一個上部層線。
因此，甚至當複數個線透過導通體連接區域UTSV中之一導通體而堆疊時，若穿通導通體1擴張，則線及導通體中發生一破裂，因此第一晶片線12a與第二晶片線12b之間發生一斷開連接。若穿通導通體1收縮，則使導通體連接線斷開連接，以使得電連接第一晶片線12a及第二晶片線12b之部分被消除。因此，第一晶片線12a與第二晶片線12b之間發生一斷開連接。因此，可使用根據第一實施例之緩衝器電路20及測試電路30來檢查斷開連接。
第五實施例
在一第五實施例中，將闡述根據第三實施例之半導體裝置之第一晶片線12a及第二晶片線12b中之每一者之另一模式。圖13展示根據第五實施例之圖解說明一穿通導通體與半導體裝置之一晶片線之間的一連接區(對應於圖1中所展示之穿通導通體連接區域A之第五實施例之一穿通導通體連接區域A5)之一剖面圖。
如圖13中所展示，在根據第五實施例之半導體裝置中，連接佈線部分14包含：一導通體連接線，其形成於穿通導通體1之電路形成表面之側處之端面之一上部層中；及至少一個第一上部層線，其透過導通體而連接至該導通體連接線。第一晶片線12a及第二晶片線12b中之每一者包含透過導通體而連接至第一上部層線之一第二上部層線。
因此，甚至當複數個線透過導通體連接區域UTSV中之導通體而堆疊時，若穿通導通體1擴張，則線及導通體中發生一破裂，因此第一晶片線12a與第二晶片線12b之間發生一斷開連接。若穿通導通體1收縮，則使導通體連接線斷開連接，以使得電連接第一晶片線12a及第二晶片線12b之部分被消除。因此，第一晶片線12a與第二晶片線12b之間發生一斷開連接。因此，可使用根據第一實施例之緩衝器電路20及測試電路30來檢查斷開連接。因此，舉例而言，當連接佈線部分14由形成於複數個佈線層中之複數個線形成時，防止因穿通導通體1之某一量之擴張及收縮而發生穿通導通體1與晶片線之間的一斷開連接。
第六實施例
在一第六實施例中，將闡述根據第三實施例之半導體裝置之第一晶片線12a及第二晶片線12b中之每一者的另一模式。圖14展示根據第六實施例之圖解說明一穿通導通體與半導體裝置之一晶片線之間之一連接區(第六實施例之一穿通導通體連接區域A6對應於圖1中所展示 之穿通導通體連接區域A)之一剖面圖。
如圖14中所展示，在根據第六實施例之半導體裝置中，連接佈線部分14包含形成於穿通導通體1之電路形成表面之側處之端面之一上部層中之一導通體連接線。第一晶片線12a及第二晶片線12b中之每一者包含透過除導通體連接區域UTSV之外之一區域中的導通體而連接至導通體連接線的至少一個上部層線。
因此，甚至當複數個線透過除導通體連接區域UTSV之外之一區域中的導通體而堆疊時，若穿通導通體1擴張，則導通體連接線與形成於與導通體連接線相同之佈線層中的線之間發生一破裂，使得第一晶片線12a與第二晶片線12b之間發生一斷開連接。若穿通導通體1收縮，則導通體連接線與第一晶片線12a及第二晶片線12b分離，因此第一晶片線12a與第二晶片線12b之間發生一斷開連接。因此，可使用根據第一實施例之緩衝器電路20及測試電路30來檢查斷開連接。
第七實施例
在一第七實施例中，將闡述根據第三實施例之半導體裝置之第一晶片線12a及第二晶片線12b之另一模式。圖15展示根據第七實施例之圖解說明一穿通導通體與半導體之一晶片線之間的一連接區(對應於圖1中所展示之穿通導通體連接區域A之第七實施例之一穿通導通體連接區域A7)之一剖面圖。
如圖15中所展示，在根據第七實施例之半導體裝置中，連接佈線部分14包含形成於穿通導通體1之電路形成表面之側處之端面之一上部層中之一導通體連接線。第一晶片線12a及第二晶片線12b中之每一者包含形成於與導通體連接線相同之層中之一最下部層線。
因此，甚至當在不堆疊複數個線之情況下形成第一晶片線12a及第二晶片線12b時，若穿通導通體1擴張，則導通體連接線與形成於與導通體連接線相同之佈線層中之線之間發生一破裂，以使得第一晶片 線12a與第二晶片線12b之間發生一斷開連接。若穿通導通體1收縮，則導通體連接線與第一晶片線12a及第二晶片線12b分離，因此第一晶片線12a與第二晶片線12b之間發生一斷開連接。因此，可使用根據第一實施例之緩衝器電路20及測試電路30來檢查斷開連接。
第八實施例
在一第八實施例中，將闡述根據第三實施例之半導體裝置之第一晶片線12a及第二晶片線12b中之每一者之另一模式。圖16展示根據第八實施例之圖解說明一穿通導通體與半導體裝置之一晶片線之間的一連接區(對應於圖1中所展示之穿通導通體連接區域A之第八實施例之一穿通導通體連接區域A8)之一剖面圖。
如圖16中所展示，在根據第八實施例之半導體裝置中，連接佈線部分14包含形成於穿通導通體1之電路形成表面之側處之端面之一上部層中之一導通體連接線。第一晶片線12a包含透過導通體而連接至導通體連接線之至少一個上部層線，且第二晶片線12b包含形成於與導通體連接線相同之層中之一最下部層線。
因此，甚至當第一晶片線12a藉由堆疊複數個線而形成且第二晶片線12b在不堆疊複數個線之情況下形成時，若穿通導通體1擴張，則導通體連接線與形成於與導通體連接線相同之層中之線之間發生一破裂，以使得第一晶片線12a與第二晶片線12b之間發生一斷開連接。若穿通導通體1收縮，則導通體連接線與第一晶片線12a及第二晶片線12b分離，因此第一晶片線12a與第二晶片線12b之間發生一斷開連接。因此，可使用根據第一實施例之緩衝器電路20及測試電路30來檢查斷開連接。
第九實施例
一第九實施例圖解說明其中將用於進行一輸出緩衝器電路之一驅動效能測試之一功能添加至用於進行一斷開連接測試之一電路之一 實例。圖17係根據第九實施例之展示涉及一半導體裝置之一測試之電路之一電路圖。
如圖17中所展示，根據第九實施例之半導體裝置包含一緩衝器電路40及一AD轉換電路46。緩衝器電路40包含一控制電路(舉例而言，一閘極控制邏輯產生電路41)、一第一緩衝器電路42及一第二緩衝器電路43。第一緩衝器電路42致使一電流透過連接佈線部分14而流動至第二緩衝器電路43。
更特定而言，第一緩衝器電路42包含PMOS電晶體P0至P3及一第一阻抗元件(舉例而言，一電阻器Rp)。PMOS電晶體P0之源極連接至一第一電源供應器(舉例而言，一高電壓側電源供應器VDD)。PMOS電晶體P0之汲極透過電阻器Rp而連接至一第一路徑NA。PMOS電晶體P0之閘極被供應有來自閘極控制邏輯產生電路41之一驅動信號。PMOS電晶體P1至P3之源極連接至高電壓側電源供應器VDD。PMOS電晶體P1至P3之汲極連接至第一路徑NA。PMOS電晶體P1至P3之閘極被供應有來自閘極控制邏輯產生電路41之驅動信號。
第二緩衝器電路43包含NMOS電晶體N0至N3及一第二阻抗元件(舉例而言，一電阻器Rn)。NMOS電晶體N0之源極連接至一第二電源供應器(舉例而言，一恆定電壓側電源供應器VSS)。NMOS電晶體N0之汲極透過電阻器Rn而連接至一第二路徑NB。NMOS電晶體N0之閘極被供應有來自閘極控制邏輯產生電路41之驅動信號。NMOS電晶體N1至N3之源極連接至低電壓側電源供應器VSS。NMOS電晶體N1至N3之汲極連接至第二路徑NB。NMOS電晶體N1至N3之閘極被供應有來自閘極控制邏輯產生電路41之驅動信號。
PMOS電晶體P0、電阻器Rp、NMOS電晶體N0及電阻器Rn構成一測試緩衝器電路44。在此實施例中，假定電阻器Rp及電阻器Rp具有相同電阻值。PMOS電晶體P1至P3及NMOS電晶體N1至N3構成一輸出 緩衝器電路45。
閘極控制邏輯產生電路41基於自外部供應或自另一電路(未展示)供應之一控制信號而產生驅動信號，及根據該驅動信號來控制第一緩衝器電路42及第二緩衝器電路43中之每一者之導電狀態。
更特定而言，在一斷開連接測試期間，閘極控制邏輯產生電路41控制一第一PMOS電晶體(舉例而言，PMOS電晶體P0)及一第一NMOS電晶體(舉例而言，NMOS電晶體N0)進入至導電狀態中，第一PMOS電晶體及第一NMOS電晶體構成測試緩衝器電路44。在此組態中，若未發生斷開連接，則一電流自PMOS電晶體P0流動至NMOS電晶體N0，且在第一路徑NA及第二路徑NB處產生相同電壓(舉例而言，1/2 VDD)。若發生一斷開連接，則沒有電流自PMOS電晶體P0流動至NMOS電晶體N0，及第一路徑NA之電壓Vna變為高電壓側電源供應器VDD之電壓VDD，且第二路徑NB之電壓Vnb變為低電壓側電源供應器VSS之電壓VSS。在斷開連接測試期間，閘極控制邏輯產生電路41使PMOS電晶體P1至P3及NMOS電晶體N1至N3進入至一斷開連接狀態中。
在一正常操作期間，閘極控制邏輯產生電路41使PMOS電晶體P1至P3及NMOS電晶體N1至N3(PMOS電晶體P1至P3及NMOS電晶體N1至N3構成輸出緩衝器電路45)中之一者進入至導電狀態中，藉此將一高位準信號(舉例而言，高電壓側電源供應器VDD之電壓)或一低位準信號(舉例而言，低電壓側電源供應器VSS之電壓)作為一輸出信號而輸出至穿通導通體1。
此外，在驅動效能測試時，閘極控制邏輯產生電路41控制PMOS電晶體P1至P3當中進入至導電狀態中之PMOS電晶體之數目與經控制與PMOS電晶體同時進入至導電狀態中之NMOS電晶體N1至N3之數目之間的一差。
AD轉換電路46係充當一測試電路之一電路。AD轉換電路46監視第一路徑NA之電壓Vna及第二路徑NB之電壓Vnb、判定電壓Vna及電壓Vnb是否滿足標準值及作為測試結果信號Tout而輸出該判定結果。
更特定而言，在斷開連接測試中，當電壓Vna及Vnb具有相同電壓位準(舉例而言，1/2 VDD)時，AD轉換電路46輸出指示未發生斷開連接之測試結果信號Tout。在斷開連接測試中，當電壓Vna及Vnb不同時(舉例而言，當電壓Vna等於VDD且電壓Vnb等於VSS時)，AD轉換電路46輸出指示發生一斷開連接之測試結果信號Tout。
在驅動效能測試中，AD轉換電路46基於電壓Vna及Vnb之電壓位準而判定輸出緩衝器電路45之驅動效能是否優良。圖18係根據第九實施例之展示處於導電狀態之電晶體之數目與半導體裝置之一理想電壓(舉例而言，IOLH測試)之間的關係之一表。
如圖18中所展示，在輸出緩衝器電路45中，當一個PMOS電晶體及一個NMOS電晶體進入至導電狀態中時，電壓Vna及Vnb中之每一者之理想值係1/2 VDD。當一個PMOS電晶體進入至導電狀態中及兩個NMOS電晶體進入至導電狀態中時，電壓Vna及Vnb中之每一者之理想值係1/3 VDD。當一個PMOS電晶體進入至導電狀態中及三個NMOS電晶體進入至導電狀態中時，電壓Vna及Vnb中之每一者之理想值係1/4 VDD。當兩個PMOS電晶體進入至導電狀態中及一個NMOS電晶體進入至導電狀態中時，電壓Vna及Vnb中之每一者之理想值係2/3 VDD。當三個PMOS電晶體進入至導電狀態中及一個NMOS電晶體進入至導電狀態中時，電壓Vna及Vnb中之每一者之理想值係3/4 VDD。
當電壓Vna及Vnb超出圖18中所展示之理想值一可允許範圍值或更多時，AD轉換電路46輸出指示發生一驅動效能故障之測試結果信號Tout。當電壓Vna及Vnb屬於經判定為圖18中所展示之理想值之可允許範圍值時，AD轉換電路46輸出指示輸出緩衝器電路45具有滿足 標準之一驅動效能之測試結果信號Tout。
如上文所闡述，在根據第九實施例之半導體裝置中，可使用僅自身之晶片來實施輸出緩衝器電路45之斷開連接測試以及驅動效能測試。如上文所闡述，在每一穿通導通體1中，曝露於外側之一墊係極小的，此使得難以實際上進行一探針測試。然而，圖17中所展示之AD轉換電路46之提供使得能夠在不進行任何探針測試之情況下檢查輸出緩衝器電路45之驅動效能。
第十實施例
一第十實施例圖解說明其中使用一輸出緩衝器電路進行一斷開連接測試之一實例。圖19係根據第十實施例之展示涉及一半導體裝置之一測試之電路之一電路圖。如圖19中所展示，根據第十實施例之半導體裝置包含一緩衝器電路50及一AD轉換電路46。
緩衝器電路50包含一控制電路(舉例而言，一閘極控制邏輯產生電路51)、一第一緩衝器電路52a及一第二緩衝器電路52b。閘極控制邏輯產生電路51將一控制信號供應至構成第一緩衝器電路52a及第二緩衝器電路52b之電晶體。
第一緩衝器電路52a及第二緩衝器電路52b藉由劃分將一信號輸出至穿通導通體1之一輸出緩衝器而獲得。第一緩衝器電路52a將一輸出信號輸出至第一路徑NA，及第二緩衝器電路52b將一輸出信號輸出至第二路徑NB。
第一緩衝器電路52a包含PMOS電晶體P1a至P6a及NMOS電晶體N1a至N6a。PMOS電晶體P1a至P6a之源極連接至高電壓側電源供應器VDD。PMOS電晶體P1a至P6a之汲極連接至第一路徑NA。PMOS電晶體P1a至P6a之閘極分別被供應有自閘極控制邏輯產生電路51輸出之控制信號GPA1至GPA6。NMOS電晶體N1a至N6a之源極連接至低電壓側電源供應器VSS。NMOS電晶體N1a至N6a之汲極連接至第一路徑 NA。NMOS電晶體N1a至N6a之閘極分別被供應有來自閘極控制邏輯產生電路51之控制信號GNA1至GNA6。
第二緩衝器電路52b包含PMOS電晶體P1b至P6b及NMOS電晶體N1b至N6b。PMOS電晶體P1b至P6b之源極連接至高電壓側電源供應器VDD。PMOS電晶體P1b至P6b之汲極連接至第二路徑NB。PMOS電晶體P1b至P6b之閘極分別被供應有自閘極控制邏輯產生電路51輸出之控制信號GPB1至GPB6。NMOS電晶體N1b至N6b之源極連接至低電壓側電源供應器VSS。NMOS電晶體N1b至N6b之汲極連接至第二路徑NB。NMOS電晶體N1b至N6b之閘極分別被供應有來自閘極控制邏輯產生電路51之控制信號GNB1至GNB6。
隨後，將闡述根據第十實施例之半導體裝置中之一斷開連接測試及一驅動效能測試之測試方法。圖20係根據第十實施例之展示在半導體裝置之一驅動效能測試(舉例而言，IOLH測試)及一斷開連接測試中之每一者中處於一導電狀態之電晶體之數目與一理想電壓之間的關係之一表。
首先，在驅動效能測試中，當第一緩衝器電路52a之PMOS電晶體進入至導電狀態中時，根據第十實施例之半導體裝置使第一緩衝器電路52a之NMOS電晶體及第二緩衝器電路52b之PMOS電晶體進入至一斷開連接狀態中，且使第二緩衝器電路52b之NMOS電晶體進入至導電狀態中。在驅動效能測試中，當第一緩衝器電路52a之NMOS電晶體進入至導電狀態中時，根據第十實施例之半導體裝置使第一緩衝器電路52a之PMOS電晶體及第二緩衝器電路52b之NMOS電晶體進入至斷開連接狀態中，且使第二緩衝器電路52b之PMOS電晶體進入至導電狀態中。
如圖20中所展示，在根據第十實施例之半導體裝置中，在驅動效能測試中，當一個PMOS電晶體及一個NMOS電晶體進入至導電狀 態中時，電壓Vna及Vnb中之每一者之理想值係1/2 VDD。當一個PMOS電晶體進入至導電狀態中及兩個NMOS電晶體進入至導電狀態中時，電壓Vna及Vnb中之每一者之理想值係1/3 VDD。當一個PMOS電晶體進入至導電狀態中及三個NMOS電晶體進入至導電狀態中時，電壓Vna及Vnb中之每一者之理想值係1/4 VDD。當兩個PMOS電晶體進入至導電狀態中及一個NMOS電晶體進入至導電狀態中時，電壓Vna及Vnb中之每一者之理想值係2/3 VDD。當三個PMOS電晶體進入至導電狀態中及一個NMOS電晶體進入至導電狀態中時，電壓Vna及Vnb中之每一者之理想值係3/4 VDD。
注意到，在驅動效能測試中，若第一路徑NA與第二路徑NB之間發生一斷開連接，則連接至處於導電狀態之PMOS電晶體之一節點處之一電壓變為VDD，及連接至處於導電狀態之NMOS電晶體之一節點處之一電壓變為VSS。
在根據第十實施例之半導體裝置中，當緩衝器電路中之一者之PMOS電晶體在斷開連接測試中進入至導電狀態中時，該緩衝器電路之NMOS電晶體以及另一緩衝器電路之PMOS電晶體及NMOS電晶體進入至斷開連接狀態中。此外，當緩衝器電路中之一者之NMOS電晶體在斷開連接測試中進入至導電狀態中時，根據第十實施例之半導體裝置使該緩衝器電路之PMOS電晶體以及另一緩衝器電路之PMOS電晶體及NMOS電晶體進入至斷開連接狀態中。
如圖20中所展示，在根據第十實施例之半導體裝置中，在斷開連接測試中，一個PMOS電晶體進入至導電狀態中及一個NMOS電晶體進入至斷開連接狀態中。因此，若未發生斷開連接，則電壓Vna及Vnb中之每一者之理想值變為VDD。此時，若發生一斷開連接，則連接至處於導電狀態之PMOS電晶體之路徑之電壓變為VDD，及另一路徑變為高阻抗。在根據第十實施例之半導體裝置中，在斷開連接測試 中，一個NMOS電晶體可進入至導電狀態中及一個PMOS電晶體可進入至斷開連接狀態中。在此情形中，若未發生斷開連接，則電壓Vna及Vnb中之每一者之理想值變為VSS。此時，若發生一斷開連接，則連接至處於導電狀態之NMOS電晶體之路徑之電壓變為VSS及另一路徑變為高阻抗。
參考圖20中所展示之表，AD轉換電路46判定第一緩衝器電路52a及第二緩衝器電路52b中之每一者之驅動效能是否優良且判定第一路徑NA及第二路徑NB中之每一者中存在或不存在一斷開連接，且然後基於判定結果輸出測試結果信號Tout。
如上文所闡述，在根據第十實施例之半導體裝置中，可在不使用任何測試緩衝器電路之情況下藉由使用僅正常操作中使用之緩衝器電路52a及52b來實施驅動效能測試以及斷開連接測試。因此，根據第十實施例之半導體裝置可藉由省略測試緩衝器電路而減小電路大小。
第十一實施例
在一第十一實施例中，將闡述供用於一斷開連接測試中之每一電路之另一模式。圖21係根據第十一實施例之展示涉及一半導體裝置之一測試之電路之一電路圖。如圖21中所展示，根據第十一實施例之半導體裝置包含：一輸出緩衝器電路，其充當連接至第一路徑NA之第一緩衝器電路；及一輸入緩衝器電路，其充當連接至第二路徑NB之第二緩衝器電路。
該輸出緩衝器電路將一電流輸出至第一路徑NA。該輸出緩衝器電路係由一PMOS電晶體P4及一NMOS電晶體N4構成之一反相器電路。此反相器電路接收一測試輸入信號Tin。該反相器電路將指示測試輸入信號Tin之一經反相邏輯之一輸出信號供應至第一路徑NA及第二路徑NB中之每一者。
該輸入緩衝器電路基於第二路徑NB之電壓而輸出一測試結果信 號。該輸入緩衝器電路包含一提升電阻器Rup及一比較器35。該提升電阻器Rup連接於比較器35之一輸入端子與高電壓側電源供應器VDD之間。
隨後，將闡述根據第十一實施例之半導體裝置中之一斷開連接測試之一測試方法。圖22係根據第十一實施例之圖解說明實施半導體裝置之斷開連接測試之一電路之操作之一表。
如圖22中所展示，在根據第十一實施例之半導體裝置中，在進行一斷開連接測試之情形中，一高位準信號作為測試輸入信號Tin而輸入。此時，若未發生斷開連接，則反相器電路輸出一低位準信號，及第二路徑NB之電壓變為低電壓側電源供應器VSS之電壓。比較器35判定第二路徑NB之電壓低於一臨限電壓並輸出一低位準測試結果信號。另一方面，若發生一斷開連接，則反相器電路之輸出信號不傳輸至第二路徑NB，且第二路徑NB之電壓藉由提升電阻器Rup而進入至高位準。因此，若發生一斷開連接，則比較器35輸出一高位準測試結果信號。
如上文所闡述，在包含穿通導通體及連接佈線部分14之半導體裝置中，具有其中一電流在第一路徑NA與第二路徑NB之間流動穿過連接佈線部分14之一組態之任何電路可進行一斷開連接測試。特定而言，各種模式可視為用於檢查具有穿通導通體之半導體裝置中之一斷開連接之電路。第十一實施例中所闡述之電路視為透過連接佈線部分14而自第一路徑NA側提取一電流以進行一斷開連接測試之反相器電路之一實例。
可如熟習此項技術者所期望來組合第一至第十一實施例。
雖然已就數個實施例闡述本發明，但熟習此項技術者將認識到，可藉助隨附申請專利範圍之精神及範疇內之各種修改來實踐本發明，且本發明不限於上文所闡述之實例。
此外，申請專利範圍之範疇不受上文所闡述之實施例限制。
此外，注意到，即使稍後在執行期間進行修正，申請人亦意欲囊括所有申請專利範圍要素之等效物。
1‧‧‧穿通導通體/穿矽導通體
1a‧‧‧穿通導通體
2‧‧‧微凸塊
3t‧‧‧墊
3u‧‧‧墊
4t‧‧‧墊
4u‧‧‧墊
A‧‧‧穿通導通體周邊區域/穿通導通體連接區域
BMP‧‧‧凸塊
CH0‧‧‧半導體晶片
CH1‧‧‧半導體晶片
CH2‧‧‧半導體晶片
CH3‧‧‧半導體晶片
CH4‧‧‧半導體晶片
MeL‧‧‧金屬層
PLT‧‧‧封裝基板
SiL‧‧‧矽層

Claims (14)

  1. 一種半導體裝置，其包括：一穿通導通體，其經形成以穿透一半導體基板；一第一緩衝器電路及一第二緩衝器電路；一佈線形成層，其形成於該半導體基板之一上部層中；一連接佈線部分，假定自該半導體基板至該佈線形成層之方向係一向上方向，則該連接佈線部分係形成於該穿通導通體之一上部部分，且形成於該穿通導通體的一晶片內端面，該晶片內端面係該穿通導通體的面向該半導體基板之上部部分之端面；一第一路徑，其連接該第一緩衝器電路與該穿通導通體；一第二路徑，其連接該第二緩衝器電路與該穿通導通體；一測試電路，其基於該第一路徑之一電壓與該第二路徑之一電壓具有不同電壓值之一事實而輸出一測試結果信號，該測試結果信號表示該連接佈線部分中發生一斷開連接(disconnection)；及控制電路；其中該第一緩衝器電路包含一第一PMOS電晶體及一第一阻抗元件，該第一PMOS電晶體及該第一阻抗元件串聯連接於一第一電源供應器與該第一路徑之間，該第二緩衝器電路包含一第一NMOS電晶體及一第二阻抗元件，該第一NMOS電晶體及該第二阻抗元件串聯連接於一第二電源供應器與該第二路徑之間，該第一路徑及該第二路徑經由該連接佈線部分而電性連接，且該控制電路在檢查該連接佈線部分之一斷開連接之一程序中 控制該第一PMOS電晶體及該第一NMOS電晶體同時進入至導通狀態。
  2. 如請求項1之半導體裝置，其中該連接佈線部分係經形成具有一面積之一佈線區域，該面積係等於或小於該穿通導通體之該晶片內端面之面積。
  3. 如請求項1之半導體裝置，其中該連接佈線部分對應於該晶片內端面，該第一路徑之一端連接至該穿通導通體之該晶片內端面，且該第二路徑之一端連接至該穿通導通體之該晶片內端面。
  4. 如請求項3之半導體裝置，其中上述第一及第二路徑係分別包含：一導通體連接線，其連接至該穿通導通體；及至少一個上部層線，其在除該晶片內端面之上部部分之外之一區域經由一導通體(via)而連接至該導通體連接線。
  5. 如請求項3之半導體裝置，其中上述第一及第二路徑係分別包含：一導通體連接線，其連接至該穿通導通體；及至少一個上部層線，其在該晶片內端面之上部部分經由一導通體而連接至該導通體連接線。
  6. 如請求項1之半導體裝置，其中該連接佈線部分包含一導通體連接線，該導通體連接線經形成為在該穿通導通體之該晶片內端面之上部部分與該晶片內端面接觸，且上述第一及第二路徑係分別包含至少一個上部層線，該至少一個上部層線在除該晶片內端面之上部部分之外之一區域經由一導通體而連接至該導通體連接線。
  7. 如請求項1之半導體裝置，其中該連接佈線部分包含一導通體連接線，該導通體連接線經形成為在該穿通導通體之該晶片內端面之一上部部分與該晶片內端面接觸，且上述第一及第二路徑係分別包含至少一個上部層線，該至少一個上部層線在該晶片內端面之上部部分經由一導通體而連接至該導通體連接線。
  8. 如請求項1之半導體裝置，其中該連接佈線部分包含：一導通體連接線，其經形成為在該穿通導通體之該晶片內端面之上部部分與該晶片內端面接觸；及至少一個第一上部層線，其經由一導通體而連接至該導通體連接線，且上述第一及第二路徑係分別包含一第二上部層線，該第二上部層線經由該導通體而連接至該第一上部層線。
  9. 如請求項1之半導體裝置，其中該連接佈線部分包含一導通體連接線，該導通體連接線經形成為在該穿通導通體之該晶片內端面之上部部分與該晶片內端面接觸，且上述第一及第二路徑係分別包含至少一個上部層線，該至少一個上部層線在除該晶片內端面之上部部分之外之一區域經由一導通體而連接至該導通體連接線。
  10. 如請求項1之半導體裝置，其中該連接佈線部分包含一導通體連接線，該導通體連接線經形成為在該穿通導通體之該晶片內端面之上部部分與該晶片內端面接觸，且上述第一及第二路徑係分別包含一最下部層線，該最下部層 線形成於與該導通體連接線相同之層中。
  11. 如請求項1之半導體裝置，其中該連接佈線部分包含一導通體連接線，該導通體連接線經形成為在該穿通導通體之該晶片內端面之上部部分與該晶片內端面接觸，該第一路徑包含至少一個上部層線，該至少一個上部層線經由一導通體而連接至該導通體連接線，且該第二路徑包含一最下部層線，該最下部層線形成於與該導通體連接線相同之層中。
  12. 如請求項1之半導體裝置，其中上述第一及第二緩衝器電路中之一者致使一電流經由該連接佈線部分而流動至另一緩衝器電路。
  13. 如請求項1之半導體裝置，其中該第一緩衝器電路包含將一電流輸出至該第一路徑之一輸出緩衝器電路，且該第二緩衝器電路包含基於該第二路徑之一電壓而輸出該測試結果信號之一輸入緩衝器電路。
  14. 一種半導體裝置，其包括：一穿通導通體，其經形成以穿透一半導體基板；一第一緩衝器電路及一第二緩衝器電路；一佈線形成層，其形成於該半導體基板之一上部層中；一連接佈線部分，假定自該半導體基板至該佈線形成層之方向係一向上方向，則該連接佈線部分係形成於該穿通導通體之一上部部分，且形成於該穿通導通體的一晶片內端面，該晶片內端面係該穿通導通體的面向該半導體基板之上部部分之端面； 一第一路徑，其連接該第一緩衝器電路與該穿通導通體；一第二路徑，其連接該第二緩衝器電路與該穿通導通體；一測試電路，其基於該第一路徑之一電壓與該第二路徑之一電壓具有不同電壓值之一事實而輸出一測試結果信號，該測試結果信號表示該連接佈線部分中發生一斷開連接；及控制電路；其中該第一緩衝器電路包含連接於一第一電源供應器與該第一路徑之間的複數個PMOS電晶體，該第二緩衝器電路包含連接於一第二電源供應器與該第二路徑之間的複數個NMOS電晶體及一第二阻抗元件，該第一路徑及該第二路徑經由該連接佈線部分而電性連接，且該控制電路在檢查該連接佈線部分之一斷開連接之一程序中控制應進入至導通狀態之上述PMOS電晶體之數目與應與該複數個PMOS電晶體同時進入至導通狀態之上述NMOS電晶體之數目之間的差。
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