CN107331652A - 半导体器件 - Google Patents

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CN107331652A
CN107331652A CN201710695318.XA CN201710695318A CN107331652A CN 107331652 A CN107331652 A CN 107331652A CN 201710695318 A CN201710695318 A CN 201710695318A CN 107331652 A CN107331652 A CN 107331652A
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CN
China
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wiring
semiconductor devices
hole
buffer circuits
circuit
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Application number
CN201710695318.XA
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高柳浩二
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Renesas Electronics Corp
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Renesas Electronics Corp
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Abstract

本发明的实施例涉及半导体器件。根据本发明的半导体器件包括：通孔，形成为穿透半导体衬底；第一缓冲器电路和第二缓冲器电路；布线形成层，形成在所述半导体衬底的上层中；连接布线部分，假设从所述半导体衬底到所述布线形成层的方向为向上方向，则所述连接布线部分形成在所述通孔的上部，所述连接布线部分在芯片内端面上，该芯片内端面为所述通孔的面对所述半导体衬底的上部部分的端面；第一路径，连接所述第一缓冲器电路和所述通孔；以及第二路径，连接所述第二缓冲器电路和所述通孔。所述第一路径和所述第二路径经由所述连接布线部分电连接。

Description

半导体器件
本申请是申请日为2013年04月27日、申请号为201310166873.5、发明名称为“半导体器件”的发明专利申请的分案申请。
相关申请的交叉引用
本申请基于并要求2012年4月27日提交的日本专利申请No.2012-103066的优先权的权益，这里通过引用并入其全部公开内容。
技术领域
本发明涉及半导体器件，更具体地涉及其中形成有穿透半导体衬底的通孔的半导体器件。
背景技术
近年来，已经开发了用于将多个半导体芯片包封在单个半导体封装体中的多芯片封装技术，以减少例如半导体器件的安装面积。将多个半导体芯片包封在单个半导体封装体中能够使得芯片之间的线数增加以及数据传送速率提高。
日本未审专利申请公开No.2011-145257公开了利用多芯片封装技术的半导体器件的示例。在日本未审专利申请公开No.2011-145257中公开的技术中，半导体衬底具有形成在其中以穿透半导体衬底的通孔(TSV：硅通孔)。在日本未审专利申请公开No.2011-145257中公开的技术中，通过利用通孔叠置多个半导体芯片。日本未审专利申请公开No.2011-145257公开了一种用于通过使用垂直叠置的两个半导体芯片进行测试以检查是否存在通孔的AC特性差异的技术。
发明内容
然而，日本未审专利申请公开No.2011-145257中公开的技术需要多个半导体芯片检查每个通孔的特性。这导致难以在半导体芯片的叠置之前检查每个通孔的故障的问题。
本发明的第一方面在于，一种半导体器件，包括：通孔，形成为穿透半导体衬底；第一缓冲器电路和第二缓冲器电路；布线形成层，形成在所述半导体衬底的上层中；连接布线部分，假设从所述半导体衬底到所述布线形成层的方向为向上方向，则所述连接布线部分形成在所述通孔的上部，所述连接布线部分形成在所述通孔的芯片内端面上，所述芯片内端面为所述通孔面对所述半导体衬底的上部部分的端面；第一路径，连接所述第一缓冲器电路和所述通孔；以及第二路径，连接所述第二缓冲器电路和所述通孔。所述第一路径和所述第二路径经由所述连接布线部分电连接。
根据本发明第一方面的半导体器件包括连接布线部分，该连接布线部分形成在通孔的芯片内端面的上部。第一路径和第二路径通过连接布线部分连接。从而，在根据本发明的半导体器件中，当由于通孔的膨胀或收缩芯片内从通孔到线的连接状态出现异常时，可以使用第一路径和第二路径检查连接布线部分的状态并且可以检查芯片内从通孔到线的连接状态。换言之，根据本发明的半导体器件能够通过仅使用自己的芯片检查芯片内从通孔到线的连接状态。
根据本发明的半导体器件能够通过仅使用自己的芯片检查芯片内从通孔到线的连接状态。
附图说明
上述以及其它方面、优势和特征从结合附图作出的特定实施例的以下描述中将更显而易见，其中：
图1是根据第一实施例的半导体器件的截面图；
图2是图示根据第一实施例的半导体器件的通孔与芯片线之间的连接区的截面图；
图3是图示根据第一实施例的半导体器件的通孔与芯片线之间的连接区的平面布局的示意图；
图4是示出涉及根据第一实施例的半导体器件的测试的电路的电路图；
图5是图示根据第一实施例的关于通孔的温度应变的膨胀和收缩的截面图；
图6是图示在根据第一实施例的半导体器件中进行对于通孔的断开测试时的电路操作的示图；
图7是图示在根据第一实施例的半导体器件中进行对于通孔的断开测试时的电路操作的示图；
图8是图示根据第二实施例的半导体器件的通孔与芯片线之间的连接区的截面图；
图9是图示根据第三实施例的半导体器件的通孔与芯片线之间的连接区的截面图；
图10是图示根据第三实施例的半导体器件的通孔与芯片线之间的连接区的平面布局的示意图；
图11是图示根据第三实施例的连接到连接布线部分的第一芯片线和第二芯片线的平面布局的示意图；
图12是图示根据第四实施例的半导体器件的通孔与芯片线之间的连接区的截面图；
图13是图示根据第五实施例的半导体器件的通孔与芯片线之间的连接区的截面图；
图14是图示根据第六实施例的半导体器件的通孔与芯片线之间的连接区的截面图；
图15是图示根据第七实施例的半导体器件的通孔与芯片线之间的连接区的截面图；
图16是图示根据第八实施例的半导体器件的通孔与芯片线之间的连接区的截面图；
图17是示出涉及根据第九实施例的半导体器件的测试的电路的电路图；
图18是示出根据第九实施例的半导体器件的IOLH测试中的理想电压和导通状态中的晶体管数目之间关系的表；
图19是示出涉及根据第十实施例的半导体器件的测试的电路的电路图；
图20是示出根据第十实施例的半导体器件的断开测试和IOLH测试中理想电压与导通状态中的晶体管数目之间关系的表；
图21是示出涉及根据第十一实施例的半导体器件的测试的电路的电路图；以及
图22是图示当进行根据第十一实施例的半导体器件的测试时的电路操作的表。
具体实施方式
第一实施例
下面将参照附图描述本发明的实施例。图1示出根据第一实施例的半导体器件的截面图。如图1所示，根据第一实施例的半导体器件具有其中以叠置状态将多个半导体芯片(例如半导体芯片CH0至CH4)包封在单个封装体中的配置。在图1所示示例中，以面向下的方式(例如，在其中半导体衬底的电路形成表面面向封装基底PLT的方向上)安装半导体芯片CH0至CH4。
在图1所示的示例中，半导体器件具有如下配置，在该配置中半导体芯片CH0通过微凸块2连接到封装基底PLT。凸块BMP提供在封装基底PLT的背表面上，并且这些凸块允许半导体器件安装在并入半导体器件的装置的基底上。半导体芯片CH0具有形成在其中以穿透半导体衬底的通孔(TSV：硅通孔)1。半导体芯片CH0通过通孔1与其上叠置的另一半导体芯片通信数据。
半导体芯片CH0包括半导体衬底(例如硅层SiL)、布线形成层(例如金属层MeL)以及焊盘3u和3t。硅层SiL是其中形成电路元件的半导体衬底层。金属层MeL是其中形成芯片线的布线形成层，该芯片线连接电路并连接每个电路与外部端子(例如焊盘3t)。每个焊盘3t是形成在半导体芯片的金属层MeL侧处的表面上的外部端子。每个焊盘3t通过形成在金属层MeL中的芯片线连接到形成在电路形成表面上的电路。每个焊盘3u为形成在每个通孔1的端面中处于半导体的硅层SiL侧的端面处的外部端子。下面的描述是在假设从硅层SiL到金属层MeL的方向为向上方向的情况下进行的。
半导体芯片CH1至CH3中的每一个包括硅层SiL、金属层MeL、通孔1a以及焊盘4t和4u。形成在半导体芯片CH1至CH3的每一个中的通孔1a被形成为穿透硅层SiL和金属层MeL。这些通孔1a连接到金属层MeL的最上布线层中的每个芯片的芯片线。焊盘4t形成在半导体芯片的前表面侧(例如，在半导体芯片的金属层MeL侧处的表面)上。焊盘4u形成在半导体芯片的背表面(例如在半导体芯片的半导体衬底层侧处的表面)上。半导体芯片CH0至CH3中的每一个连接到在其上部上形成有焊盘4t的半导体芯片，并且连接到在其下部上形成有焊盘4u的半导体芯片。半导体芯片CH1至CH3中的每一个通过微凸块2连接到另一芯片。
半导体芯片CH4包括硅层SiL、金属层MeL和焊盘4t。半导体芯片CH4为作为最上层叠置的芯片并因而不具有通孔。半导体芯片CH4的焊盘4t通过形成在金属层MeL中的芯片线连接到在电路形成表面上形成的电路。半导体芯片CH4连接到在其下部上形成有焊盘4t的半导体芯片。半导体芯片CH4通过微凸块2连接到另一芯片。图1示出其中半导体芯片CH4不具有通孔的配置。然而，也可以采用其中半导体芯片CH4具有与半导体芯片CH0或半导体芯片CH1至CH3中那样的通孔的配置。
在图1所示的半导体器件中，例如使用并入大量逻辑电路的SoC(系统级芯片)作为布置为最下层的半导体芯片CH0，并且使用存储器芯片(例如DRAM(动态随机存取存储器))作为布置为上层的半导体芯片CH1至CH4。
根据第一实施例的半导体器件的一个特征驻留于配置每个通孔和自己芯片之间的芯片线的方法中。该特征能够使得仅通过使用自己的芯片检查每个通孔与芯片线之间的连接状态。下面将详细地描述直接连接到根据第一实施例的半导体器件的通孔的每个通孔和芯片线的结构。具体而言，下面将描述图1所示的通孔外围区域A。
图2是图示根据第一实施例的半导体器件的通孔和芯片线之间的连接区(对应于图1所示的通孔连接区域A的第一实施例的通孔连接区域A1)的截面图。通过图2所示的截面图图示了通孔连接区域A，为便于说明的理解，在图1和图2中颠倒上下关系。同样在下面的描述中，在对应于通孔连接区域A的每个图中使用其中颠倒上下关系的截面图。在下面的描述中，根据每个截面图中图示的上下关系使用术语“上部”和“下部”。换言之，下面的描述是在假设从硅层SiL到金属层MeL的方向为向上方向的情况下进行的。图2图示了连接到半导体芯片CH0的半导体芯片CH1的金属层MeL中的通孔1的连接状态。
如图2所示，根据第一实施例的半导体器件包括通孔1、连接布线部分14、第一芯片线12a和第二芯片线12b。通孔1形成为穿透半导体衬底11。在图2所示的示例中，通过阻挡金属10隔离通孔1和半导体衬底11。在图2中，上侧对应于电路形成表面，下侧对应于半导体芯片的背表面侧。用作与上面布置的半导体芯片的连接端子的焊盘3u形成在通孔1的背表面的端面处。
假设从半导体衬底11到金属层MeL的方向为向上方向，连接布线部分14形成在通孔1上方并且提供在芯片内端面上，该内端面为通孔1的面对半导体衬底的上侧的端面。从另一角度而言，连接布线部分14包括过孔连接线，该过孔连接线在过孔连接区域UTSV中连接到通孔并且形成在半导体衬底的电路形成表面上，该过孔连接区域UTSV夹在截面图中沿着通孔1的第一侧壁的第一直线与沿着与第一侧壁相对的第二侧壁的第二直线之间，假设垂直于电路形成表面的表面为截面。在图2所示的示例中，将第一芯片线12a的一端的一部分和第二芯片线12b的一端的一部分形成为过孔连接线。
第一芯片线12a的一端连接到连接布线部分14。如下面详细描述的那样，第一芯片线12a的另一端连接到第一缓冲器电路。在图2所示示例中，通过形成在第一布线层L1至第五布线层L5中的线配置第一芯片线12a，并且形成在不同布线层中到的线通过过孔13连接。第一芯片线12a和过孔13构成第一路径。下文将在连接布线部分14处从包括第一芯片线12a和过孔13的布线路径分支的布线路径称为“第一路径”。
第二芯片线12b通过连接布线部分14连接到第一芯片线12a。如稍后详细描述的那样，第二芯片线12b的另一端连接到第二缓冲器电路。在图2所示示例中，通过形成在第一布线层L1至第四布线层L4中的线配置第二芯片线12b，并且形成在不同布线层中的线通过过孔13连接。第二芯片线12b和过孔13构成第二路径。下文将在连接布线部分14处从包括第二芯片线12b和过孔13的布线路径分支的布线路径称为“第二路径”。
在图2所示示例中，连接布线部分14对应于通孔1的电路形成表面侧处的端面(下文将该面称为“芯片内端面”)。第一芯片线12a的一端连接到通孔1的芯片内端面，并且第二芯片线12b的一端连接到通孔1的芯片内端面。第一芯片线12a与第二芯片线12b中的每一个包括连接到通孔1的最下层线(例如形成在第一布线层L1中的线)和通过除了过孔连接区域UTSV之外的区域中的过孔连接到最下层线的至少一个上层线。
具体而言，连接布线部分14是将包括第一芯片线12a的第一路径与包括第二芯片线12b的第二路径电连接的部分。在半导体芯片CH0中，连接布线部分14是面向通孔1的金属层MeL的芯片内端面的上层，并且使用与芯片内端面相接触的金属层MeL、不与芯片内端面相接触的金属层MeL或通孔1本身来形成。如图2所示，在根据第一实施例的半导体芯片CH0中，连接布线部分14使用通孔1本身形成。
下面将更详细地描述连接布线部分14。图3是图示根据第一实施例的半导体器件的通孔和芯片线之间的连接区的平面布局(从半导体芯片CH0的电路形成表面侧看到的布局)的示意图。
如图3所示，连接布线部分14为形成有其面积等于或小于通孔1的芯片内端面的面积的布线区域。在图3所示示例中，连接布线部分14与过孔连接区域UTSV匹配。在根据第一实施例的半导体器件中，第一芯片线12a和第二芯片线12b形成为使得确保与通孔1的芯片内端面的电接触。第一芯片线12a和第二芯片线12b形成为使得彼此分离，并且通过通孔1电连接。
接下来，将描述检查根据第一实施例的半导体器件中的通孔1与芯片线之间的连接状态的电路。图4是示出涉及根据第一实施例的半导体器件的测试的电路的电路图。
如图4所示，根据第一实施例的电路包括缓冲器电路20和测试电路30。缓冲器电路20包括控制电路(例如栅极控制逻辑生成电路21)、第一缓冲器电路22和第二缓冲器电路23。第一缓冲器电路22使得电流通过连接布线部分14流到第二缓冲器电路23。
更具体而言，第一缓冲器电路22包括PMOS晶体管P0和P1以及第一阻抗元件(例如电阻器Rp)。PMOS晶体管P0的源极连接到第一电源(例如高电压侧电源VDD)。PMOS晶体管P0的漏极通过电阻器Rp连接到第一路径NA。PMOS晶体管P0的栅极被供给有来自栅极控制逻辑生成电路21的驱动信号。PMOS晶体管P1的源极连接到高电压侧电源VDD。PMOS晶体管P1的漏极连接到第一路径NA。PMOS晶体管P1的栅极被供给有来自栅极控制逻辑生成电路21的驱动信号。
第二缓冲器电路23包括NMOS晶体管N0和N1以及第二阻抗元件(例如电阻器Rn)。NMOS晶体管N0的源极连接到第二电源(例如恒定电压侧电源VSS)。NMOS晶体管N0的漏极通过电阻器Rn连接到第二路径NB。NMOS晶体管N0的栅极被供给有来自栅极控制逻辑生成电路21的驱动信号。NMOS晶体管N0的源极连接到低电压侧电源VSS。NMOS晶体管N1的漏极连接到第二路径NB。NMOS晶体管N1的栅极被供给有来自栅极控制逻辑生成电路21的驱动信号。
PMOS晶体管P0、电阻器Rp、NMOS晶体管N0和电阻器Rn构成测试缓冲器电路24。在该实施例中，假设电阻器Rp和电阻器Rn具有相同电阻值。PMOS晶体管P1和NMOS晶体管N1构成输出缓冲器电路25。
栅极控制逻辑生成电路21基于从另一电路(未示出)供给或从外部供给的控制信号而生成驱动信号，并根据驱动信号控制第一缓冲器电路22和第二缓冲器电路23中的每一个的导通状态。
更具体而言，在断开测试期间，栅极控制逻辑生成电路21控制构成测试缓冲器电路24的第一PMOS晶体管(例如PMOS晶体管P0)和第一NMOS晶体管(例如NMOS晶体管N0)进入导通状态。在该配置中，如果没有发生断开，则电流从PMOS晶体管P0流到NMOS晶体管N0，并且在第一路径NA和第二路径NB处生成相同电压(例如1/2VDD)。如果发生断开，则没有电流从PMOS晶体管P0流到NMOS晶体管N0。此外，第一路径NA的电压Vna变为高电压侧电源VDD的电压VDD，并且第二路径NB的电压Vnb变为低电压侧电源VSS的电压VSS。在断开测试期间，栅极控制逻辑生成电路21使PMOS晶体管P1和NMOS晶体管N1进入断开状态。
在正常操作期间，栅极控制逻辑生成电路21使构成输出缓冲器电路25的PMOS晶体管P1和NMOS晶体管N1之一进入导通状态中，由此向通孔1输出高电平信号(例如，高电压侧电源电压VDD)或低电平信号(例如，低电压侧电源电压VSS)作为输出信号。
基于第一路径NA的电压和第二路径NB的电压具有不同电压值的事实，测试电路30输出指示连接布线部分14发生断开的测试结果信号Tout。
测试电路30包括比较器31和32、反相器33以及NOR电路34。比较器31具有阈值电压Vtha。当第一路径NA的电压Vna低于阈值电压Vtha时，比较器31输出低电平信号，并且当电压Vna高于阈值电压Vtha时，比较器31输出高电平信号。比较器32具有阈值电压Vthb。当第二路径NB的电压Vnb低于阈值电压Vthb时，比较器32输出低电平信号，并且当电压Vnb高于阈值电压Vthb时，比较器32输出高电平信号。
反相器33输出比较器32的输出信号的反相逻辑。NOR电路34输出指示比较器31的输出信号与反相器33的输出信号的反相逻辑OR的信号，作为测试结果信号Tout。
接下来，下面将详细描述根据第一实施例的半导体器件的断开测试。首先，将描述根据第一实施例的半导体器件中出现断开连接的故障模式的示例。在具有通孔1的半导体器件中，由于在制造工艺期间施加到每个通孔1的温度应力引起的膨胀和收缩，可能在通孔和芯片线之间出现断开连接。图5示出了图示由于施加到根据第一实施例的通孔而引起的膨胀和收缩的截面图。如图5所示，用于半导体器件的制造工艺包括加热工艺和冷却工艺。通孔1在制造工艺期间的加热处理中膨胀。该膨胀使得通孔1上推芯片线，从而在芯片线中可能出现断开连接。在加热工艺之后，执行冷却工艺。当通孔1由于冷却工艺收缩时，通孔1的前表面侧端面缩回到比其上形成芯片线的表面更低的位置，这会引起芯片线和通孔1之间的断开连接。
在根据第一实施例的半导体器件中，可以仅使用自己的芯片在测试工艺中检查该断开连接。下面将详细地描述用于根据第一实施例的半导体器件的断开连接测试方法。
首先，给出在正常状态下得到的测试结果的描述，在正常状态中，在根据第一实施例的半导体器件中没有出现涉及通孔的断开连接。图6是图示在根据第一实施例的半导体器件中没有出现断开连接的情况下进行通孔的断开连接测试时的电路操作的示图。
如图6所示，当没有出现断开连接时，第一路径NA的电压Vna和第二路径NB的电压Vnb相同。设定根据第一实施例的比较器31和32的阈值电压Vtha和Vthb，使得夹在当没有出现断开连接时获得的电压Vna和Vnb之间。相应地，在图6所示的状态中，比较器31的输出信号VA变为低电平并且比较器32的输出信号VA变为高电平。因而，基于输出信号VA和输出信号VB的反相信号，向NOR电路34输出高电平信号。
另一方面，图7示出了图示在根据第一实施例的半导体器件中出现断开连接的情况下进行通孔的断开连接测试时的电路操作的示图。如图7所示，当出现断开连接时，第一路径NA的电压Vna变为高电压侧电源的电压VDD，并且第二路径NB的电压Vnb变为低电压侧电源的电压VSS。相应地，在图7所示的状态中，比较器31的输出信号VA变为高电平，并且比较器32的输出信号VB变为低电平。因而，基于输出信号VA和输出信号VB的反相信号，向NOR电路34输出低电平信号。
在根据第一实施例的半导体器件中，当在连接布线部分14中(尤其是在通孔1与芯片线1之间的部分中)出现断开连接时，测试结果信号Tout的值变化。这使得能够通过监测来自外部的测试结果信号来检查断开连接的存在或不存在。
如上所述，假设从半导体衬底11到金属层MeL的方向为向上方向，则根据第一实施例的半导体器件包括连接布线部分14，该连接布线部分14形成在通孔1的上部处并且在芯片内端面处提供，该芯片内端面为通孔1的面对半导体衬底11的上侧的端面；连接第一缓冲器电路和通孔1的第一路径NA；以及连接第二缓冲器电路和通孔的第二路径NB。在根据第一实施例的半导体器件中，第一路径NA和第二路径NB通过连接布线部分14电连接。
利用该配置，根据第一实施例的半导体器件仅通过使用自己的芯片就能够检测由于通孔1引起的芯片线的断开连接以及通孔1与芯片线之间的断开连接。
宽IO标准是利用通孔1的标准之一。在该宽IO标准中，通孔1以40μm的间距布置，并且分别连接到通孔1的每个焊盘具有约20μm的直径。在宽IO标准中，每芯片形成数百个通孔1。相应地，具有符合宽IO标准等的大量通孔的半导体芯片具有的问题在于：每个通孔1的特性无法实际通过探针测试来检查。然而，如在日本未审专利申请公开No.2011-145257中公开的技术中那样，当在叠置半导体芯片的状态下检查每个通孔1的特性时，存在半导体器件的制造产量降级的问题。
然而，根据第一实施例的半导体器件能够在叠置半导体芯片的阶段之前的阶段检查每个通孔1的特性，这导致半导体器件的制造产量的提高。此外，在多芯片封装中，可以通过将由其自己的公司制造的半导体芯片与从另一公司购买的半导体芯片组合来制造一个半导体器件。然而，在这样的情况下，根据第一实施例的半导体芯片的使用防止其中在通孔1中出现断开连接的缺陷芯片分发到另一公司。这提高了自己公司制造的每个半导体芯片的可靠性。
第二实施例
在第二实施例中，将描述第一芯片线12a和第二芯片线12b中的每一个的另一模式。图8示出了图示根据第二实施例的半导体器件的通孔与芯片线之间的连接区域(对应于图1所示通孔连接区域A的第二实施例的通孔连接区域A2)的截面图。
如图8所示，在根据第二实施例的半导体器件中，第一芯片线12a和第二芯片线12b中的每一个包括过孔连接线和至少一个上层线，该过孔连接线连接到通孔1，并且该至少一个上层线通过过孔连接区域UTSV中的过孔来连接到过孔连接线。
因而，即使当通过过孔连接区域UTSV中的过孔叠置多个线时，如果通孔1膨胀，则在线和过孔中出现断裂，结果在第一芯片线12a和第二芯片线12b之间出现断开连接。此外，当通孔1收缩并且第一芯片线12a和第二芯片线12b彼此分隔开时，在通孔1和芯片线之间出现断开连接。因此，根据第一实施例可以使用缓冲器的电路20和测试电路30检查该断开连接。
第三实施例
在第三实施例中，将描述连接布线部分14的配置的另一模式。图9示出了图示根据第三实施例的半导体器件的通孔和芯片线之间的连接区(对应于图1所示通孔连接区域A的第三实施例的通孔连接区域A3)的截面图。
如图9所示，在根据第三实施例的半导体器件中，连接布线部分14包括形成在通孔1的电路形成表面侧处的端面上层中的最下层线。第一芯片线12a和第二芯片线12b中的每一个包括至少一个上层线，该至少一个上层线通过除了过孔连接区域UTSV之外的区域中的过孔连接到最下层线。
下面将更详细地描述根据第三实施例的连接布线部分14。图10是图示根据第三实施例的半导体器件的通孔和芯片线之间的连接区的平面布局的示意图。图10所示的平面布局图示了构成连接布线部分14的最下层线和形成在最下层线上的过孔。
如图10所示，将连接布线部分14限定为使得适配通孔1的外围形状。也就是，连接布线部分14直接适配过孔连接区域UTSV。在根据第三实施例的半导体器件中，将最下层线12(L1)形成为包含在过孔连接区域UTSV中。该最下层线12(L1)形成为确保与通孔1的电接触。
图11示出了图示连接到根据第三实施例的半导体器件的连接布线部分14的第一芯片线和第二芯片线的平面布局的示意图。如图11所示，在根据第三实施例的半导体器件中，形成于第二布线层L2中的线形成为彼此分隔开。形成为彼此分隔开的线之一用作第一芯片线12a，并且另一线用作第二芯片线12b。第一芯片线12a和第二芯片线12b通过图10所示过孔来连接到最下层线。
因而，在第三实施例中，将通过连续形成连接布线部分14的过孔连接线而形成的最下层线形成并且通过过孔连接区域UTSV中的过孔叠置的线限定为第一芯片线12a和第二芯片线12b。即使当以此方式形成连接布线部分14时，如果通孔1膨胀，在线和过孔中也会出现断裂，结果在第一芯片线12a和第二芯片线12b之间出现断开连接。而且，当通孔1收缩并且第一芯片线12a和第二芯片线12b彼此分隔开时，在通孔1和芯片线之间出现断开连接。因此，可以使用根据第一实施例的缓冲器电路20和测试电路30来检查断开连接。
第四实施例
在第四实施例中，将描述根据第三实施例的半导体器件的第一芯片线12a和第二芯片线12b中每一个的另一模式。图12示出了图示根据第四实施例的半导体器件的通孔和芯片线之间的连接区(对应于图1所示通孔连接区域A的第四实施例的通孔连接区域A4)的截面图。
如图12所示，在根据第四实施例的半导体器件中，连接布线部分14包括过孔连接线，该过孔连接线形成在通孔1的电路形成表面侧处的端面的上层中。第一芯片线12a和第二芯片线12b中的每一个包括至少一个上层线，该至少一个上层线通过过孔连接区域UTSV中的过孔来连接到过孔连接线。
因而，即使当通过过孔连接区域UTSV中的过孔叠置多个线时，如果通孔1膨胀，则线和过孔中出现断裂，结果在第一芯片线12a和第二芯片线12b之间出现断开连接。如果通孔1收缩，则过孔连接线断开，从而消除了电连接第一芯片线12a和第二芯片线12b的部分。作为结果，在第一芯片线12a和第二芯片线12b之间出现断开连接。因此，可以使用根据第一实施例的缓冲器电路20和测试电路30来检查该断开连接。
第五实施例
在第五实施例中，将描述根据第三实施例的半导体器件的第一芯片线12a和第二芯片线12b中每一个的另一模式。图13示出了图示根据第五实施例的半导体器件的通孔和芯片线之间的连接区(对应于图1所示通孔连接区域A的第五所示的通孔连接区域A5)的截面图。
如图13所示，在根据第五实施例的半导体器件中，连接布线部分14包括过孔连接线和至少一个第一上层线，该过孔连接线形成在通孔1的电路形成表面侧处的端面的上层中；该至少一个第一上层线通过过孔来连接到过孔连接线。第一芯片线12a和第二芯片线12b中的每一个包括通过过孔连接到第一上层线的第二上层线。
因而，即使当通过过孔连接区域UTSV中的过孔叠置多个线时，如果通孔1膨胀，则在线和过孔中出现断裂，结果在第一芯片线12a和第二芯片线12b之间出现断开连接。如果通孔1收缩，则过孔连接线断开，从而消除了电连接第一芯片线12a和第二芯片线12b的部分。作为结果，在第一芯片线12a和第二芯片线12b之间出现断开连接。因此，可以使用根据第一实施例的缓冲器电路20和测试电路30来检查断开连接。因而，当连接布线部分14由形成在多个布线层中的多个线形成时，防止了由于例如通孔1的膨胀和收缩的特定量引起通孔1和芯片线之间的断开连接。
第六实施例
在第六实施例中，将描述根据第三实施例的半导体器件的第一芯片线12a和第二芯片线12b中每一个的另一模式。图14示出了图示根据第六实施例的半导体器件的通孔和芯片线之间的连接区(对应于图1所示通孔连接区域A的第六实施例的通孔连接区域A6)的截面图。
如图14所示，在根据第六实施例的半导体器件中，连接布线部分14包括过孔连接线，该过孔连接线形成在通孔1的电路形成表面侧处的端面的上层中。第一芯片线12a和第二芯片线12b中的每一个包括至少一个上层线，该至少一个上层线通过在除了过孔连接区域UTSV之外的区域中的过孔来连接到过孔连接线。
因而，即使当通过在除了过孔连接区域UTSV之外的区域中的过孔叠置多个线时，如果通孔1膨胀，在与过孔连接线形成在相同布线层中的线和过孔连接线之间也出现断裂，从而在第一芯片线12a和第二芯片线12b之间出现断开连接。如果通孔1收缩，则过孔连接线与第一芯片线12a和第二芯片线12b分隔开，结果在第一芯片线12a和第二芯片线12b之间出现断开连接。因而，可以使用根据第一实施例的缓冲器电路20和测试电路30来检查断开连接。
第七实施例
在第七实施例中，将描述根据第三实施例的半导体器件的第一芯片线12a和第二芯片线12b的另一模式。图15示出了图示根据第七实施例的半导体器件的通孔和芯片线之间的连接区(对应于图1所示通孔连接区域A的第七实施例的通孔连接区域A7)的截面图。
如图15所示，在根据第七实施例的半导体器件中，连接布线部分14包括过孔连接线，该过孔连接线形成在通孔1的电路形成表面侧处的端面的上层中。第一芯片线12a和第二芯片线12b中的每一个包括形成在与过孔连接线相同层中的最下层线。
因而，即使当第一芯片线12a和第二芯片线12b在没有叠置多个线的情况下形成时，如果通孔1膨胀，则在过孔连接线和与过孔连接线形成在相同布线层中的线之间也出现断裂，从而在第一芯片线12a和第二芯片线12b之间出现断开连接。如果通孔1收缩，则过孔连接线与第一芯片线12a和第二芯片线12b分隔开，结果在第一芯片线12a和第二芯片线12b之间出现断开连接。因此，可以使用根据第一实施例的缓冲器电路20和测试电路30来检查该断开连接。
第八实施例
在第八实施例中，将描述根据第三实施例的半导体器件的第一芯片线12a和第二芯片线12b中每一个的另一模式。图16示出了图示根据第八实施例的半导体器件的通孔和芯片线之间的连接区(对应于图1所示通孔连接区域A的第八实施例的通孔连接区域A8)的截面图。
如图16所示，在根据第八实施例的半导体器件中，连接布线部分14包括过孔连接线，该过孔连接线形成在通孔1的电路形成表面侧处的端面的上层中。第一芯片线12a包括至少一个上层线，该至少一个上层线通过过孔来连接到过孔连接线，并且第二芯片线12b包括最下层线，该最下层线形成在与过孔连接线相同的层中。
因而，即使当通过叠置多个线形成第一芯片线12a并且在不叠置多个线的情况下形成第二芯片线12b时，如果通孔1膨胀，则在过孔连接线和形成在与过孔连接线相同层中的线之间也出现断裂，从而在第一芯片线12a和第二芯片线12b之间出现断开连接。如果通孔1收缩，则过孔连接线与第一芯片线12a和第二芯片线12b分隔开，结果在第一芯片线12a和第二芯片线12b之间出现断开连接。因此，可以使用根据第一实施例的缓冲器电路20和测试电路30来检查该断开连接。
第九实施例
第九实施例图示了如下示例，其中向用于进行断开连接测试的电路添加用于进行输出缓冲器电路的驱动性能测试的功能。图17是示出涉及根据第九实施例的半导体器件的测试的电路的电路图。
如图17所示，根据第九实施例的半导体器件包括缓冲器电路40和AD转换电路46。缓冲器电路40包括控制电路(例如栅极控制逻辑生成电路41)、第一缓冲器电路42和第二缓冲器电路43。第一缓冲器电路42使得电流通过连接布线部分14流到第二缓冲器电路43。
更具体而言，第一缓冲器电路42包括PMOS晶体管P0至P3和第一阻抗元件(例如电阻器Rp)。PMOS晶体管P0的源极连接到第一电源(例如高电压侧电源VDD)。PMOS晶体管P0的漏极通过电阻器Rp连接到第一路径NA。PMOS晶体管P0的栅极被供给有来自栅极控制逻辑生成电路41的驱动信号。PMOS晶体管P0至P3的源极连接到高电压侧电源VDD。PMOS晶体管P0至P3的漏极连接到第一路径NA。PMOS晶体管P0至P3的栅极被供给有来自栅极控制逻辑生成电路41的驱动信号。
第二缓冲器电路43包括NMOS晶体管N0至N3和第二阻抗元件(例如电阻器Rn)。NMOS晶体管N0的源极连接到第二电源(例如恒定电压侧电源VSS)。NMOS晶体管N0的漏极通过电阻器Rn连接到第二路径NB。NMOS晶体管N0的栅极被供给有来自栅极控制逻辑生成电路41的驱动信号。NMOS晶体管N1至N3的源极连接到低电压侧电源VSS。NMOS晶体管N1至N3的漏极连接到第二路径NB。NMOS晶体管N1至N3的栅极被供给有来自栅极控制逻辑生成电路41的驱动信号。
PMOS晶体管P0、电阻器Rp、NMOS晶体管N0和电阻器Rn构成测试缓冲器电路44。在该实施例中，假设电阻器Rp和电阻器Rn具有相同的电阻值。PMOS晶体管P1至P3和NMOS晶体管N1至N3构成输出缓冲器电路45。
栅极控制逻辑生成电路41基于从外部供给或从另一电路(未示出)供给的控制信号来生成驱动信号，并且根据驱动信号控制第一缓冲器电路42和第二缓冲器电路43的每一个的导通状态。
更具体而言，在断开连接测试期间，栅极控制逻辑生成电路41控制构成测试缓冲器电路44的第一PMOS晶体管(例如PMOS晶体管P0)和第一NMOS晶体管(例如NMOS晶体管N0)进入导通状态。在该配置中，如果没有发生断开连接，则电流从PMOS晶体管P0流到NMOS晶体管N0，并且在第一路径NA和第二路径NB处生成相同的电压(例如1/2VDD)。如果发生断开连接，则没有电流从PMOS晶体管P0流到NMOS晶体管N0，并且第一路径NA的电压Vna变为高电压侧电源VDD的电压VDD，并且第二路径NB的电压Vnb变为低电压侧电源VSS的电压VSS。在断开连接测试期间，栅极控制逻辑生成电路41使PMOS晶体管P1至P3和NMOS晶体管N1至N3进入断开状态。
在正常操作期间，栅极控制逻辑生成电路41使构成输出缓冲器电路45的PMOS晶体管P1至P3和NMOS晶体管N1至N3中的一个进入导通状态，由此输出高电平信号(例如高电压侧电源VDD的电压)或低电平信号(例如低电压侧电源VSS)作为去往通孔1的输出信号。
此外，在驱动性能测试中，栅极控制逻辑生成电路41控制PMOS晶体管P1至P3之中进入导通状态的PMOS晶体管的数目与被控制与PMOS晶体管同时进入导通状态的NMOS晶体管N1至N3的数目之差。
AD转换电路46是用作测试电路的电路。AD转换电路46监视第一路径NA的电压Vna和第二路径NB的电压Vnb，确定电压Vna和电压Vnb是否满足标准值，并且输出确定结果作为测试结果信号Tout。
更具体而言，在断开连接测试中，当电压Vna和Vnb具有相同电压电平(例如1/2VDD)时，AD转换电路46输出指示没有出现断开连接的测试结果信号Tout。在断开连接测试中，当电压Vna和Vnb不同时(例如当电压Vna等于VDD并且电压Vnb等于VSS时)，AD转换电路46输出指示出现断开连接的测试结果信号Tout。
在驱动性能测试中，AD转换电路46基于电压Vna和Vnb的电压电平确定输出缓冲器电路45的驱动性能是否良好。图18是示出根据第九实施例的半导体器件的理想电压(例如IOLH测试)与导通状态的晶体管的数目之间的关系的表。
如图18所示，在输出缓冲器电路45中，当一个PMOS晶体管和一个NMOS晶体管进入导通状态时，电压Vna和Vnb中的每一个的理想值为1/2VDD。当一个PMOS晶体管进入导通状态并且两个NMOS晶体管进入导通状态时，电压Vna和Vnb中的每一个的理想值为1/3VDD。当一个PMOS晶体管进入导通状态并且三个NMOS晶体管进入导通状态时，电压Vna和Vnb中的每一个的理想值为1/4VDD。当两个PMOS晶体管进入导通状态并且一个NMOS晶体管进入导通状态时，电压Vna和Vnb中的每一个的理想值为2/3VDD。当三个PMOS晶体管进入导通状态并且一个NMOS晶体管进入导通状态时，电压Vna和Vnb中的每一个的理想值为3/4VDD。
当电压Vna和Vnb落在图18中通过可允许范围值或更大值示出的理想值之外时，AD转换电路46输出指示出现驱动性能故障的测试结果信号Tout。当电压Vna和Vnb落在被确定为图18所示理想值的可允许范围值以内时，AD转换电路46输出指示输出缓冲器电路45具有满足标准的驱动性能的测试结果信号Tout。
如上所述，在根据第九实施例的半导体器件中，可以仅使用自己的芯片执行断开连接测试以及输出缓冲器电路45的驱动性能测试。如上所述，在每个通孔1中，暴露于外部的焊盘极小，这使得难以实际地进行探针测试。然而，图17所示的AD转换电路46的设置能够使得在不进行任何探针测试的情况下检查输出缓冲器电路45的驱动性能。
第十实施例
第十实施例图示了其中使用输出缓冲器电路进行断开连接测试的示例。图19是示出涉及根据第十实施例的半导体器件的测试的电路的电路图。如图19所示，根据第十实施例的半导体器件包括缓冲器电路50和AD转换电路46。
缓冲器电路50包括控制电路(例如栅极控制逻辑生成电路51)、第一缓冲器电路52a和第二缓冲器电路52b。栅极控制逻辑生成电路51向构成第一缓冲器电路52a和第二缓冲器电路52b的晶体管供给控制信号。
通过划分输出缓冲器得到第一缓冲器电路52a和第二缓冲器电路52b，该输出缓冲器向通孔1输出信号。第一缓冲器电路52a向第一路径NA输出输出信号，第二缓冲器电路52b向第二路径NB输出输出信号。
第一缓冲器电路52a包括PMOS晶体管P1a至P6a和NMOS晶体管N1a至N6a。PMOS晶体管P1a至P6a的源极连接到高电压侧电源VDD。PMOS晶体管P1a至P6a的漏极连接到第一路径NA。PMOS晶体管P1a至P6a的栅极被分别供给有从栅极控制逻辑生成电路51输出的控制信号GPA1至GPA6。NMOS晶体管N1a至N6a的源极连接到低电压侧电源VSS。NMOS晶体管N1a至N6a的漏极连接到第一路径NA。NMOS晶体管N1a至N6a的栅极被分别供给有来自栅极控制逻辑生成电路51的控制信号GNA1至GNA6。
第二缓冲器电路52b包括PMOS晶体管P1b至P6b和NMOS晶体管N1b至N6b。PMOS晶体管P1b至P6b的源极连接到高电压侧电源VDD。PMOS晶体管P1b至P6b的漏极连接到第二路径NB。PMOS晶体管P1b至P6b的栅极被分别供给有从栅极控制逻辑生成电路51输出的控制信号GPB1至GPB6。NMOS晶体管N1b至N6b的源极连接到低电压侧电源VSS。NMOS晶体管N1b至N6b的漏极连接到第二路径NB。NMOS晶体管N1b至N6b的栅极被分别供给有来自栅极控制逻辑生成电路51的控制信号GNB1至GNB6。
随后，将描述根据第十实施例的半导体器件的断开连接测试和驱动性能测试的测试方法。图20是示出根据第十实施例的半导体器件的断开连接测试和驱动性能测试(例如IOLH测试)的每一个中导通状态的晶体管的数目与理想电压之间的关系的表。
首先，在驱动性能测试中，当第一缓冲器电路52a的PMOS晶体管进入导通状态时，根据第十实施例的半导体器件使第一缓冲器电路52a的NMOS晶体管和第二缓冲器电路52b的PMOS晶体管进入断开状态，并且使第二缓冲器电路52b的NMOS晶体管进入导通状态。在驱动性能测试中，当第一缓冲器电路52a的NMOS晶体管进入导通状态时，根据第十实施例的半导体器件使第一缓冲器电路52a的PMOS晶体管和第二缓冲器电路52b的NMOS晶体管进入断开状态，并且使第二缓冲器电路52b的PMOS晶体管进入导通状态。
如图20所示，在根据第十实施例的半导体器件中，在驱动性能测试中，当一个PMOS晶体管和一个NMOS晶体管进入导通状态时，电压Vna和Vnb中每一个的理想值为1/2VDD。当一个PMOS晶体管进入导通状态并且两个NMOS晶体管进入导通状态时，电压Vna和Vnb中每一个的理想值为1/3VDD。当一个PMOS晶体管进入导通状态并且三个NMOS晶体管进入导通状态时，电压Vna和Vnb中每一个的理想值为1/4VDD。当两个PMOS晶体管进入导通状态并且一个NMOS晶体管进入导通状态时，电压Vna和Vnb中每一个的理想值为2/3VDD。当三个PMOS晶体管进入导通状态并且一个NMOS晶体管进入导通状态时，电压Vna和Vnb中每一个的理想值为3/4VDD。
注意，在驱动性能测试中，如果在第一路径NA和第二路径NB之间出现断开连接，则在连接到导通状态的PMOS晶体管的节点处的电压变为VDD，并且在连接到导通状态的NMOS晶体管的节点处的电压变为VSS。
在根据第十实施例的半导体器件中，当在断开连接测试中缓冲器电路之一的PMOS晶体管进入导通状态时，缓冲器电路的NMOS晶体管以及另一缓冲器电路的PMOS晶体管和NMOS晶体管进入断开连接状态。此外，当在断开连接测试中缓冲器电路之一的NMOS晶体管进入导通状态时，根据第十实施例的半导体器件使缓冲器电路的PMOS晶体管和另一缓冲器电路的PMOS晶体管和NMOS晶体管进入断开连接状态。
如图20所示，在根据第十实施例的半导体器件中，在断开连接测试中，一个PMOS晶体管进入导通状态并且一个NMOS晶体管进入断开连接状态。作为结果，如果没有出现断开连接，则电压Vna和Vnb中每一个的理想值变为VDD。这时，如果出现断开连接，则连接到导通状态的PMOS晶体管的路径的电压变为VDD，并且其他路径变为高阻抗。在根据第十实施例的半导体器件中，在断开连接测试中，可以使一个NMOS晶体管进入导通状态，并且可以使一个PMOS晶体管进入断开连接状态。在这种情况下，如果没有出现断开连接，则电压Vna和Vnb中每一个的理想值变为VSS。这时，如果出现断开连接，则连接到导通状态的NMOS晶体管的路径的电压变为VSS，并且其他路径变为高阻抗。
参照图20所示的表，AD转换电路46确定第一缓冲器电路52a和第二缓冲器电路52b中每一个的驱动性能是否良好并且确定在第一路径NA和第二路径NB的每一个中存在还是不存在断开连接，并且然后基于确定结果输出测试结果信号Tout。
如上所述，在根据第十实施例的半导体器件中，可以仅通过使用在正常操作中使用的缓冲器电路52a和52b执行驱动性能测试以及断开连接测试，而无需使用任何测试缓冲器电路。因而，根据第十实施例的半导体器件可以通过省略测试缓冲器电路减少电路尺寸。
第十一实施例
在第十一实施例中，将描述用于在断开连接测试中使用的每个电路的另一模式。图21是示出涉及根据第十一实施例的半导体器件的测试的电路的电路图。如图21所示，根据第十一实施例的半导体器件包括用作连接到第一路径NA的第一缓冲器电路的输出缓冲器电路和用作连接到第二路径NB的第二缓冲器电路的输入缓冲器电路。
输出缓冲器电路向第一路径NA输出电流。输出缓冲器电路是由PMOS晶体管P4和NMOS晶体管N4组成的反相器电路。该反相器电路接收测试输入信号Tin。反相器电路向第一路径NA和第二路径NB中的每一个供给指示测试输入信号Tin的反相逻辑的输出信号。
输入缓冲器电路基于第二路径NB的电压输出测试结果信号。输入缓冲器电路包括上拉电阻器Rup和比较器35。上拉电阻器Rup连接在比较器35的输入端子与高电压侧电源VDD之间。
随后，将描述根据第十一实施例的半导体器件中的断开连接测试的测试方法。图22是图示执行根据第十一实施例的半导体器件的断开连接测试的电路操作的表。
如图22所示，在根据第十一实施例的半导体器件中，在进行断开连接测试的情况下输入高电平信号作为测试输入信号Tin。此时，如果没有出现断开连接，则反相器电路输出低电平信号，并且第二路径NB的电压变为低电压侧电源VSS的电压。比较器35确定第二路径NB的电压低于阈值电压并且输出低电平测试结果信号。另一方面，如果出现断开连接，则不向第二路径NB传输反相器电路的输出信号，并且通过上拉电阻器Rup使第二路径NB的电压置于高电平。因此，如果出现断开连接，则比较器35输出高电平测试结果信号。
如上所述，在包括通孔和连接布线部分14的半导体器件中，具有如下配置的任何电路都可以进行断开连接测试，在该配置中电流通过连接布线部分14在第一路径NA和第二路径NB之间流动。具体而言，可以考虑各种模式作为用于检查具有通孔的半导体器件的断开连接的电路。考虑第十一实施例中描述的电路作为反相器电路的示例，该反相器电路通过连接布线部分14提取来自第一路径NA的电流以进行断开连接测试。
本领域普通技术人员根据需要可以组合第一至第十一实施例。
尽管就若干实施例描述了本发明，但本领域技术人员将认识到的是，本发明可以在所附权利要求的精神和范围内以各种变型实施，并且本发明并不限于上述示例。
此外，权利要求的范围不受上述实施例限制。
而且，注意申请人的目的在于涵盖即使之后在申请期间进行修改的所有请求保护元素的等同方案。

Claims (22)

1.一种半导体器件，包括：
半导体衬底，具有第一表面和与所述第一表面相对的第二表面；
通孔，具有第三表面和与所述第三表面相对的第四表面，并且穿透所述半导体衬底；
第一布线和第二布线，布置在所述第一表面上方；
第一缓冲器电路，经由所述第一布线电连接到所述通孔；
第二缓冲器电路，经由所述第二布线电连接到所述通孔；
测试电路，电连接到所述第一缓冲器电路和所述第二缓冲器电路；
其中所述第一布线和所述第二布线直接连接到所述通孔的所述第三表面，
其中所述第一布线和所述第二布线布置在所述通孔的所述第三表面的正上方，使得所述第一布线和所述第二布线与所述第三表面重叠。
2.根据权利要求1所述的半导体器件，
其中所述第一缓冲器电路电连接到第一电源，并且
其中所述第二缓冲器电路电连接到第二电源。
3.根据权利要求1所述的半导体器件，其中所述第一缓冲器电路和所述第二缓冲器电路中的一个缓冲器电路引起电流通过所述第一布线和所述第二布线流到另一个缓冲器电路。
4.根据权利要求1所述的半导体器件，其中所述测试电路基于所述第一布线和所述第二布线的电压来输出指示所述通孔的断开的发生的测试结果信号。
5.根据权利要求2所述的半导体器件，
其中所述第一缓冲器电路包括第一PMOS晶体管和第一阻抗元件，
其中所述第一PMOS晶体管和所述第一阻抗元件串联连接在所述第一电源与所述第一布线之间，
其中所述第二缓冲器电路包括第一NMOS晶体管和第二阻抗元件，
其中所述第一NMOS晶体管和所述第二阻抗元件中的每一个串联连接在所述第二电源与所述第二布线之间。
6.根据权利要求5所述的半导体器件，其中所述半导体器件还包括控制电路，所述控制电路控制所述第一PMOS晶体管和所述第一NMOS晶体管在所述通孔的断开测试期间同时进入导通状态。
7.根据权利要求2所述的半导体器件，其中
所述第一缓冲器电路包括连接在第一电源与所述第一布线之间的多个PMOS晶体管，
所述第二缓冲器电路包括连接在第二电源与所述第二布线之间的第二阻抗元件和多个NMOS晶体管，并且
所述半导体器件还包括控制电路，所述控制电路在断开测试的过程中控制要进入导通状态的PMOS晶体管的数量与要与所述多个PMOS晶体管同时进入导通状态的NMOS晶体管的数量之间的差。
8.根据权利要求4所述的半导体器件，其中
所述第一缓冲器电路包括向所述第一布线输出电流的输出缓冲器电路，
所述第二缓冲器电路包括基于所述第二布线的电压来输出所述测试结果信号的输入缓冲器电路。
9.根据权利要求1所述的半导体器件，其中
所述半导体器件具有连接布线部分，所述连接布线部分包括所述第三表面以及所述第一布线和所述第二布线的与所述第三表面重叠的部分。
10.根据权利要求1所述的半导体器件，还包括：
焊盘，形成在所述第四表面上；以及
微凸块，经由所述焊盘电连接到所述通孔。
11.根据权利要求10所述的半导体器件，
其中第一芯片包括所述半导体衬底以及所述第一布线和所述第二布线，
其中第二芯片包括存储器电路，
其中所述第二芯片通过所述微凸块和所述焊盘连接到所述第一芯片，使得所述微凸块和所述焊盘布置在所述第一芯片与所述第二芯片之间。
12.一种半导体器件，包括：
半导体衬底，具有第一表面和与所述第一表面相对的第二表面；
通孔，具有第三表面和与所述第三表面相对的第四表面，并且穿透所述半导体衬底；
第一布线和第二布线，布置在所述第一表面上方；
第一缓冲器电路，经由所述第一布线电连接到所述通孔；
第二缓冲器电路，经由所述第二布线电连接到所述通孔；
测试电路，电连接到所述第一缓冲器电路和所述第二缓冲器电路；
其中所述第一布线直接连接到所述通孔的所述第三表面，
其中所述第一布线布置在所述通孔的所述第三表面的正上方，使得所述第一布线与所述第三表面重叠，
其中所述第二布线形成在所述第一布线上方并且与所述第一布线重叠。
13.根据权利要求12所述的半导体器件，
其中所述第一缓冲器电路电连接到第一电源，并且
其中所述第二缓冲器电路电连接到第二电源。
14.根据权利要求12所述的半导体器件，其中所述第一缓冲器电路和所述第二缓冲器电路中的一个缓冲器电路引起电流通过所述第一布线和所述第二布线流到另一个缓冲器电路。
15.根据权利要求12所述的半导体器件，其中所述测试电路基于所述第一布线和所述第二布线的电压来输出指示所述通孔的断开的发生的测试结果信号。
16.根据权利要求12所述的半导体器件，
其中所述第一缓冲器电路包括第一PMOS晶体管和第一阻抗元件，
其中所述第一PMOS晶体管和所述第一阻抗元件中的每一个串联连接在所述第一电源与所述第一布线之间，
其中所述第二缓冲器电路包括第一NMOS晶体管和第二阻抗元件，
其中所述第一NMOS晶体管和所述第二阻抗元件中的每一个串联连接在所述第二电源与所述第二布线之间。
17.根据权利要求16所述的半导体器件，其中所述半导体器件还包括控制电路，所述控制电路控制所述第一PMOS晶体管和所述第一NMOS晶体管在所述通孔的断开测试期间同时进入导通状态。
18.根据权利要求17所述的半导体器件，其中
所述第一缓冲器电路包括连接在第一电源与所述第一布线之间的多个PMOS晶体管，
所述第二缓冲器电路包括连接在第二电源与所述第二布线之间的第二阻抗元件和多个NMOS晶体管，并且
所述半导体器件还包括控制电路，所述控制电路在所述断开测试的过程中控制要进入导通状态的PMOS晶体管的数量与要与所述多个PMOS晶体管同时进入导通状态的NMOS晶体管的数量之间的差。
19.根据权利要求13所述的半导体器件，其中
所述第一缓冲器电路包括向所述第一布线输出电流的输出缓冲器电路，
所述第二缓冲器电路包括基于所述第二布线的电压来输出测试结果信号的输入缓冲器电路。
20.根据权利要求12所述的半导体器件，其中
所述半导体器件具有连接布线部分，所述连接布线部分包括所述第三表面以及所述第一布线和所述第二布线的与所述第三表面重叠的部分。
21.根据权利要求12所述的半导体器件，还包括：
焊盘，形成在所述第四表面上；以及
微凸块，经由所述焊盘电连接到所述通孔。
22.根据权利要求21所述的半导体器件，
其中第一芯片包括所述半导体衬底以及所述第一布线和所述第二布线，
其中第二芯片包括存储器电路，
其中所述第二芯片通过所述微凸块和所述焊盘连接到所述第一芯片，使得所述微凸块和所述焊盘布置在所述第一芯片与所述第二芯片之间。
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