CN101076943A - 结构化的集成电路器件 - Google Patents

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彼得里克·阿夫拉姆
罗梅奥·雅各布特
亚德里恩·阿波斯托尔
泽埃夫·沃尔曼
亚当·利文撒尔
理查德·泽曼
阿隆·卡佩尔
乔治·克特林·格里戈列
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Abstract

一种可配置逻辑阵列，可包括：多个逻辑单元，包含查找表；可定制金属和通孔连接层，上覆在所述多个逻辑单元上；多个器件可定制I/O单元；多个配置可定制RAM块；具有可定制内容的ROM块；以及具有用于配置和测试所述阵列的可定制I/O的微处理器，其中所述定制全部都在单个通孔层上进行。

Description

结构化的集成电路器件
技术领域
本发明涉及集成电路器件以及对这样的器件进行个人化、编程和测试的方法。
背景技术
认为以下的美国专利代表了当前的技术发展水平：美国专利No.6,331,733、6,245,634、6,236,229和6,194,912。这些专利均涉及关于本专利的现有技术。
上面的专利描述了半导体器件，其包含逻辑单元，该逻辑单元进一步包含查找表(look up table)和互连，其可由单个通孔掩模图案化。这样的专用集成电路(ASIC)的优点已经在现有技术中清楚地阐明，但局限于逻辑功能。如今，除了普通组合逻辑之外，大多数半导体器件还包括随机存取存储器、只读存储器和处理器。
通常在库内以用户可配置的形式提供这样的部件，设计者在实例化他们的设计中的结构之前，必须从该库中选择并定义他们的特定配置。典型地，这些结构由需要制造一整套掩模的可户设计的晶体管和金属互连来实施。这对于设计的其余部分也需要一整套掩模的标准单元技术来说是可接受的，但对于设计的其余部分不需要一整套掩模的结构化ASIC部件来说可能造成问题。
另一方面，场可编程门阵列(FPGA)是在客户端完全可编程的器件。一般而言，RAM、ROM和处理器(如果FPGA上有的话)具有有限的配置选项，所述配置选项包括对适当的子功能之间的互连重新编程。这在部件的性能方面和空间方面都是昂贵的。
本发明提供了一套可配置部件，它们中的许多可以一起位于一个半导体器件上，并且可由单个通孔改变来配置，对于设计的剩余部分进行相同的定制，导致优于FPGA的相当大的性能和空间优点或者与标准单元方案相比所需掩模数目的显著减少。
发明内容
本发明设法提供一种改进的集成电路，其除了现有技术的教导之外还是可个人化、可编程和可测试的。
由此，根据本发明的优选实施例提供了一种半导体器件，包括：逻辑阵列，其包括多个逻辑单元，每个逻辑单元都包括至少一个查找表，金属和通孔连接层，上覆在所述多个逻辑单元上以便在其各个输入和输出之间提供至少一个永久定制的互连；其中所定制的互连由定制通孔层来定制；
并且还包括多个器件定制的I/O单元，其中所定制的I/O单元由定制通孔层来定制。
金属和通孔连接层的数目可以由设计的所定制互连需求来确定。
金属和通孔连接层可进一步包括长和短金属段，且长金属段可包括连接到跨接器以定期改变轨道的金属段。
逻辑单元可进一步包括一个反相器和一个NAND功能，其中所定制的互连提供了NAND功能和反相器之间的连接。
逻辑单元可进一步包括连接到输出的多个不同大小的反相器，使得无需改变逻辑单元之间的永久定制的互连就可改变输出的反相器大小，且该反相器大小的选择可在放置和走线之后进行。
此外，逻辑单元可由单个定制通孔层上的通孔或者由另一层上的通孔来永久地定制。该器件可进一步包括可配置RAM块，其中RAM块配置由定制通孔层来定制。
该器件还可包括内建微处理器，其中该微处理器具有通过与可配置RAM端口分开的读/写端口存取RAM块的能力，其中可配置RAM端口还包括用于多个RAM的布线或逻辑多路复用输出的通孔选项。
该器件还可包括可配置ROM块，其中该ROM块内容由定制通孔层来定制。
该器件还包括可定制时钟分配结构，其中该可定制时钟分配结构由定制通孔层来定制，并且可进一步包括精细调整时钟分配结构的可定制微调器单元，其中该可定制微调器单元由定制通孔层来定制。
根据本发明的优选实施例还提供了一种半导体器件，包括：逻辑阵列，其包括多个逻辑单元，每个逻辑单元包括至少一个查找表，金属连接层，上覆在所述多个逻辑单元上以便在其各个输入和输出之间提供至少一个永久定制的互连；
以及内建微处理器；
且进一步包括可配置ROM块，
其中该微处理器具有加载或读取查找表内容的能力，且该微处理器具有执行逻辑阵列的测试的能力，
且还包括可配置RAM块，其中该微处理器具有执行RAM块的测试的能力。
根据本发明的优选实施例还提供了一种半导体器件，包括：逻辑阵列，其包括多个逻辑单元，每个逻辑单元都包括至少一个触发器；以及至少一个金属连接层，上覆在所述多个相同的逻辑单元上以便在其各个输入和输出之间提供至少一个永久定制的互连，其中所定制的互连由定制通孔层来定制；并且还包括多个器件定制的I/O单元，其中所定制的I/O单元由定制通孔层来定制，
而且包括可配置RAM块，其中该RAM块配置由定制通孔层来定制，还包括可配置ROM块，其中该ROM块内容由定制通孔层来定制，
还包括可定制时钟分配结构，其中该可定制时钟分配结构由定制通孔层来定制，
其中，可定制时钟分配结构在分配的每一级包含恒定的加载，以无论由定制通孔层进行的定制如何皆维持预特征化的延迟，并且
还包括精细调整时钟分配结构的可定制微调器单元，其中该可定制微调器单元由定制通孔层来定制。
根据本发明的优选实施例还提供了一种逻辑阵列，包括：多个相同的逻辑单元，每个相同的逻辑单元包括至少一个查找表，金属连接层，上覆在所述多个相同的逻辑单元上以便在其各个输入和输出之间提供至少一个永久定制的直接互连，该逻辑阵列被设计成使得所述多个相同的逻辑单元的功能是由查找表的配置确定的若干功能中的一种。
根据本发明的优选实施例还提供了一种半导体器件，包括：多个功能块，其中功能块中的至少一个是可配置ROM块，其中ROM块的内容由定制通孔层来定制，且功能块中的至少一个是可配置RAM块，其中RAM块的配置由定制通孔层来定制；
多个金属连接层，上覆在所述多个块上，以在所述多个块的各个输入和输出之间提供至少一个永久定制的互连，其中所定制的互连由定制通孔层来定制；以及
多个器件定制的I/O单元，其中所定制的I/O单元由定制通孔层来定制，其中定制通孔层直接根据定制通孔层的电子数据、通过晶片曝光来制造。
在本发明的优选实施例中，还提供了一种半导体器件，包括：逻辑阵列，其包括多个逻辑单元以及金属和通孔连接层，所述金属和通孔连接层上覆在所述多个逻辑单元上以便在其各个输入和输出之间提供至少一个永久定制的互连，
其中所述定制的互连由定制通孔层来定制，并且
所述金属和通孔连接层的数目由一种或多种设计的所定制的互连需求来确定，并且
一种或多种设计被选择为需要公共数目的所述多个金属和通孔连接层，并且
金属和通孔连接层进一步包括长金属段和短金属段，所述长金属段进一步包括连接到跨接器以定期改变轨道的金属段，并且
至少一个逻辑单元进一步包括至少一个反相器和至少一个NAND功能，所述定制的互连提供所述NAND功能和所述反相器之间的连接，并且多个不同大小(驱动强度)的反相器连接到所述输出，其中无需改变逻辑单元之间的所述永久定制的互连就可改变所述反相器大小，且该反相器大小在放置和走线之后进行选择。
在本发明的优选实施例中，还提供了一种半导体器件，包括：逻辑阵列，其包括多个逻辑单元以及金属和通孔连接层，所述金属和通孔连接层上覆在所述多个逻辑单元上以便在其各个输入和输出之间提供至少一个永久定制的互连，
其中逻辑单元包括一个或多个查找表，其可通过在单个定制通孔层上或者在不同于该单个定制通孔层的单个通孔层上放置通孔来永久地定制，并且金属和通孔连接层进一步包括成交错图案的跨接器和短金属段，使得跨接器在一个或多个短金属段上方或下方延伸。
在本发明的优选实施例中，还提供了一种包括多个标线片(reticle)图像的半导体晶片，
标线片图像包括由单个所定制的通孔层定制的多个管芯以及管芯之间的金属互连，该单个所定制的通孔层由电子束(ebeam)图案化，其中该晶片上的管芯可以用标线片图像中的每一个的单个探针来测试，并且标线片图像进一步包括多个不同大小的管芯，并且探测标线片图像通过单个通用探针卡来进行。
附图说明
根据结合附图的以下详细说明中，将更加全面地理解和领会本发明，在附图中：
图1是包含多个逻辑单元、RAM块、ROM块、I/O单元和时钟分配结构的半导体器件的简化图示；
图2是根据本发明优选实施例的包括触发器和多个查找表的图1中的逻辑单元的简化图示；
图3是用于提供图2中所示的逻辑单元之间的永久可定制互连的布线层的图示；
图4是单个通孔层可定制I/O单元的电路的图示；
图5是包括单个通孔层个人化的可定制RAM块的图示；
图6是用于ROM块的位单元的图示；
图7是用于ROM块或RAM块的可配置输出缓冲器的图示；
图8是可配置时钟分配结构的一部分的图示；
图9是可配置时钟分配结构内的可配置时钟使能的图示；
图10是嵌入式微处理器和其它片上块之间的连接的框图；
图11是可配置半导体器件内的块的寻址的图示；
图12是具有用于将查找表配置成存储器的嵌入逻辑的多个查找表的图示；
图13是外部行上的垫的图示；
图14是包括逻辑单元的可编程逻辑器件(PLD)结构的图示；
图15是用于在一个晶片上定制多种设计的晶片图的图示；
图16包括图16A和16B，是包括标线片(reticle)图像的晶片的图示，所述标线片图像包含多个不同大小的管芯；
图17是用于测试标线片图像内所有管芯的管芯间互连的图；
图18是标线片图像内的管芯间测试互连的可替选的图；
图19是逻辑单元的可替选的图；
图20是三输入查找表(LUT)的图；
图21包括图21a、21b和21c，图示了用于三输入LUT存储单元的通孔配置；
图22是长段互连的现有技术实例；
图23是长段互连的另一实例；
图24是四个互连层中的下部两层之间的固定连接的图示；
图25是将第四层上的段连接在一起的图示；
图26是将第三层上的段连接在一起的图示；
图27是上部两层上的段之间的连接的图示；
图28是下部两个固定段层的图示；
图29是上部两个固定段层的图示；
图30是用于将可编程逻辑单元连接在一起的物理定制互连结构的四个金属层的图示；
图31是用于将可编程逻辑单元连接在一起的物理定制互连结构的两个金属层的另一图示；
图32是描绘了附加的长段层的位置的大的可编程逻辑单元区域的图示；
图33是长段连接的一个图示；以及
图34是长段连接的另一图示。
具体实施方式
现在参考图1，图1是根据本发明优选实施例构造和工作的可个人化且可编程的集成电路器件的简化图示。图1的集成电路器件10包括：逻辑阵列11，其包括具有金属连接层的多个逻辑单元12；多个可配置RAM块13；可配置ROM块14；驱动可配置时钟分配结构16的时钟锁相环19；内建微处理器17；以及每一个都具有相关联的I/O垫18的多个可配置I/O单元15。还可以设想，不同数目和大小的这样的器件可存在于许多这样的半导体器件上。
现在参考图2，图2是逻辑单元更加详细的图示，如先前授予Or-Bach等人的美国专利号6,642,744中所描述的那样。逻辑单元优选地包括通过多路复用器21连接到触发器22的两个查找表20。优选地，还存在一组23位置24，用于选择性地放置通孔以将逻辑单元内的各个线优选地连接到两个输出缓冲器25中的一个。优选地，逻辑单元输入26和输出27可以利用未示出的一组通孔连接到金属层。还可以设想，在逻辑单元中还可使用图2中所示部件的其它组合。
现在参考图3，图3是金属和通孔配置层的详细图示，还是正如先前授予Or-Bach等人的美国专利号6,642,744中所描述的那样。一个或多个金属层优选地在竖直方向30上，其与优选地在水平方向31上的一个或多个金属层相交错。而且，存在位置32和位置33，在位置32处，水平层中的段之间的选择性连接可通过在通孔连接层上、上至竖直层上的跨接段选择性地放置通孔来完成，在位置33处，竖直段之间的选择性连接可通过在通孔连接层上、下至水平层上的跨接段选择性地放置通孔来完成。而且，可以设想，多个竖直和水平层可通过在单个通孔连接层上选择性地放置通孔来连接。
现在参考图4，图4是单个I/O单元的详细图示，多个I/O单元在图1中示出，标号为15。I/O单元包括差动接收器40、模拟驱动器41、三态缓冲器42、输入缓冲器43、以及可配置成在工业中常用的许多不同类型的输入、输出和双向I/O缓冲器的边界扫描JTAG接口44。此配置通过在I/O单元内的指定位置45内选择性地放置通孔(其一实例在图4中示出，标号为46)来将固定组的金属段相连接而完成。优选地，配置I/O单元的通孔层与用于配置逻辑阵列的通孔层是同一通孔层。
现在参考图5，图5是RAM块的详细图示，多个RAM块被放置在电路上。每个RAM块都包括排成行和列的多个RAM单元50。每行RAM单元通过用地址译码器53对一组地址线52上的地址进行译码而使能字线51来选择。所存取的单元将数据传递到位线54或者从位线54接收数据，位线54由感测放大器逻辑55监视和/或驱动。通过选择性地放置通孔来将一组固定金属段相连接，每个RAM块都可配置成读或写多种宽度的I/O。
例如，如果期望两位输出，则选择通孔位置56和57以将两个列感测放大器逻辑55连接到列译码器58的地址0。还选择通孔位置59，其将每个列感测放大器逻辑连接到其相应的I/O缓冲器60。最后，选择通孔位置61和通孔位置63，通孔位置61将至列地址逻辑58的输入接地以选择适当的译码地址，通孔位置63将外部逻辑连接到两个I/O缓冲器。另一方面，如果仅期望一个I/O缓冲器，则通过选择通孔位置63的一部分以将外部信号连接到I/O缓冲器中的仅一个、选择通孔位置62以将外部逻辑连接到列地址线、选择通孔位置56和66以将每个列感测放大器逻辑连接到其自身的列地址线、并且选择通孔位置65以将两个列感测放大器逻辑系接在一起，仍可以完全地使用该存储器。以这种方式，两个列被分开寻址以通过单个所选I/O逻辑读或写数据。在这两种情况下，通孔都优选地在用于配置逻辑阵列的通孔层上。
尽管实例仅描述了两列存储单元之间的选择，但是优选的实施例包括2N+1列存储单元，其任选地由N个附加列地址线64来寻址。
在一个优选实施例中，可配置ROM块可以以与图5中示出的RAM块相似的方式构造。在该优选实施例中，位单元50在图6中更加详细地示出。每个ROM位单元都包含晶体管68，晶体管68的源极接地、栅极系接到其字线51且漏极通过通孔69选择性地连接到其列位线，其中通孔69优选地是用于配置逻辑阵列的通孔层上的通孔。而且，感测放大器逻辑54仅需要是三态输出而非双向的，且I/O逻辑60将仅包括如图5中所示的输出缓冲器67。
图5中所示的RAM块或ROM块输出缓冲器67在图7中进行了扩展。在此优选实施例中，与门70和三态缓冲器71都由数据线76和使能线72驱动。可通过结扎(tie off)三态缓冲器71和将与门连接到输出来选择与门。这通过在所选通孔位置74放置通孔来完成。可替选地，可通过在适当的位置75放置通孔来将使能线连接到三态使能输入来选择三态缓冲器71。此选择允许多个输出通过或功能对应地连接在一起、或者线连接在一起。在这两种情况下，通孔都优选地在用于配置逻辑阵列的通孔层上。
现在参考图8，图8是图1中所示的可配置时钟分配结构的一部分的详图。时钟分配的第一级是多个竖直脊(spine)80，竖直脊80从输入缓冲器或从由输入缓冲器驱动的PLL、通过在通孔位置82之一上设置适当的通孔来驱动。优选地，PLL具有在一组规定的可选方案间设置时钟的频率和相位的能力。在一个优选实施例中，存在32个竖直脊。每个竖直脊驱动多个相同的使能缓冲器81，优选地，每个水平脊集合都有一个使能缓冲器81。在一个优选实施例中，每个集合中存在16个水平脊。为了简单起见，图8完整示出了关于仅两个可能的竖直脊的一个水平脊集合中的仅一个。竖直脊和水平脊集合由图1中所示的竖直和水平线16表示。竖直脊的每个缓冲器81可通过在可用的通孔位置83之一选择性放置通孔来选择性地连接到水平脊集合之一。优选地，这种通孔在用于配置逻辑阵列的通孔层上。每个水平脊包括缓冲器84、微调电路86、在微调电路周围走线或连接到微调电路的通孔位置87、分配缓冲器85、以及将水平脊时钟连接到逻辑阵列中一个逻辑单元块89上的两个时钟之一的通孔位置88。优选地，这种通孔位置在用于配置逻辑阵列的通孔层上。每个如图9中所示的使能缓冲器还包括将一个或多个触发器90选择性地连接到锁存器91的输入的通孔位置96，它们全部都由时钟92门控，它们的输出94门控时钟92。优选地，这种通孔位置也在用于配置逻辑阵列的通孔层上。触发器90延迟了用于门控时钟92的用户使能信号。锁存器确保该使能信号不使时钟产生假信号(glitch)。用户可定义设置和旁路信号95允许用户取代(override)使能逻辑。
以这种方式，优选地，32个时钟中的任何一个都可以驱动任何组的256个逻辑单元中的如图2中所示的触发器22。这种组可在图12中看到。
现在参考图10，图10示出了至图1中所示的微处理器17和来自微处理器17的I/O。在一个实施例中，处理器是8051，其具有四个I/O端口和RS232串行端口。如图所示，来自端口0的输入和输出103专用于用户规定的通信。逻辑阵列(未示出)内的金属段和来自此端口的金属线之间的所选通孔位置允许在集成电路(IC)的正常工作期间使用微处理器100。端口1连接到将IC置于各种工作模式如正常操作、扫描测试、LUT和存储器存取和复位所必需的控制信号。优选地，这些控制信号还包括通过以无假信号的方式在参考时钟频率和相位之间进行选择来设置PLL时钟的控制。端口2上的输入和输出102用于在处理器、逻辑单元内的LUT和IC上的RAM块之间传递数据。在一个实施例中，RAM块包含连接到来自端口2和至端口2的线102的独立的非可配置端口，用于独立于RAM的依据用户配置的使用而监视和加载RAM块的内容。端口3用于提供读或写LUT的地址。RS232端口直接连接到I/O管脚，用于调试至微处理器和IC的其余部分的访问。微处理器可通过存储器端口101对外部存储器或内部ROM块寻址。控制和寻址逻辑被包括在IC中、连接到微处理器的端口1和端口3，以对逻辑阵列和RAM块寻址。图11示出了逻辑阵列中的逻辑单元块110和IC内的RAM块111的示范性地址。通过图10中所示的数据端口102来扫描入和扫描出数据，可存取每个块中的逻辑单元内的所有触发器。如图12中所示，在由256个逻辑单元123组成的每个逻辑单元块120内，存在用以存取所有逻辑单元的地址121和缓冲器逻辑122，如同它们是一个连续的存储器一样。
以这种方式，外部数据流可被加载到微处理器中，以便传递到RAM块中和逻辑单元内的LUT中，且数据可被扫描到逻辑单元内的触发器中以将IC完全配置成开始执行特定的任务。在一个实施例中，更适合于测试的不同的逻辑配置可被加载到LUT中，且图案可被扫描到每个触发器串中，使得基于普通扫描的自动测试图案发生器(ATPG)矢量可通过RS232端口加载到IC中，并且结果可通过RS232端口串行地发出。而且，该结果可由微处理器组合到校验和或符号差(signature)中。在又一实施例中，可通过在适当的通孔位置设置通孔来将用于测试IC的标准配置设置到图1中所示的ROM块14中，使得一旦对IC加电，微处理器就从ROM读取配置数据，将测试配置数据加载到LUT和RAM块中，并重复以下操作：产生伪随机扫描位值；将它们加载到扫描触发器串中；对逻辑阵列钟控；扫描出触发器的内容，将结果加到符号差，往复进行规定的次数；然后将所得到的符号差与存储在ROM存储器中的符号差相比较。以这种方式，芯片可以执行完全的发出测试(bring-up test)而无需任何外部数据。一旦确定了所计算的校验和是正确的，微处理器就可以开始加载外部用户配置数据。
现在参考图13，图13是在外部行上具有专用P/G(电源/地)的垫布局的侧向图示。存在三行垫、两个信号垫130和131以及仅专用于电源或地的垫137。信号垫每个都可通过线138连接到I/O单元。图4还示出了信号垫47。在图13中，一个或多个选择性的通孔位置132可被填充有将专用电源垫/地垫137连接到一个或多个内部和I/O电源线的通孔。如果专用电源/地垫137用于内部电源或地，则通孔可被填充成将垫137连接到内部地134或内部电源136。任何信号垫可被用作I/O电源垫或地垫。例如，可通过在适当的位置139放置通孔来将内部信号垫131连接到I/O电源或地。而且，如果不使用专用电源垫/地垫，则可将信号垫中的一个用作内部电源或地。例如，通过电源135或地133填充一对通孔位置，可以将外部信号垫130连接到不使用的第三垫，并然后可通过填充另一对通孔位置来将不使用的电源垫/地垫连接到内部电源136或地134。在一个优选实施例中，通孔位置优选地在与逻辑阵列的通孔位置相同的通孔层上。
在本发明又一优选实施例中，阵列中的逻辑单元之间的金属互连可被定制成使得可通过对逻辑单元内的LUT编程而将许多可能功能中的一个编程到阵列中。一个这样的实例是PLD结构。现在参考图14，图14是包括逻辑单元的软可编程PLD结构的一个输出的图示。典型地，PLD包括选择性地连接到多个与功能的一组输入，该与功能的输出连接到用于每个输出的或功能，该用于每个输出的或功能在任选地反馈成一个或多个与功能之前被寄存。哪些输出连接到哪些与功能以及哪些与功能连接到用于每个输出的或功能是可以由用户编程的。图14示出了6输入18项的单输出PLD。通过在适当的通孔位置设置通孔以将两个LUT配置成单个与功能，每个与功能140都被映射成单个逻辑单元。通过适当地选择通孔以将与功能和输入之间的金属段连接到或功能，来对每个与功能的输出进行走线148。用于每个输出的或功能142包括配置成或功能的逻辑单元143，逻辑单元143通过金属段和所选通孔149的走线进一步连接到另一个逻辑单元144的输入，逻辑单元144被配置成对输入取或145并且通过在另一LUT 153中的寄存器输出或者取或项之间进行选择来任选地寄存146结果，其中LUT 153的输出通过利用所选通孔147将其它金属段连接到输入之一来被反馈。以这种方式，通过选择适当的通孔位置来填充在优选的通孔层上，用逻辑单元和金属互连而构造出PLD。
为了对PLD编程，任何输入可以通过选择性地改变相应LUT的内容而从与项中的任何一个断开。而且，任何与项可以通过改变相应LUT的内容从或项断开。每个LUT是其中三个地址位作为输入的单输出8位存储器，且这样可以包含三个地址位的任何功能，包括忽略任何特定输入上的改变。例如，包含与功能的逻辑单元141的第一管脚150可由用户将LUT的151功能从与(XA，XB，NOT(C))改变为与(XB，NOT(C))来消除。这对应于将LUT 151的内容从0，0，0，1，0，0，0，0改变为0，0，1，1，0，0，0，0，这是由于管脚150连接到LUT 151的逻辑管脚XA，地址0。最初，由于NAND门152驱动LUT 151上的逻辑管脚C，地址2，因此LUT 151中普通的与功能0，0，0，0，0，0，0，1必须修改成0，0，0，1，0，0，0，0或从与(XA，AB，C)逻辑改变为与(XA，XB，NOT(C))，以产生4输入的与功能。通过在存储器的第三位中插入附加1，逻辑管脚XA，地址0不再影响输出，将其从逻辑功能中消除。以与上述方式相似的方式，可改变任何输入极性，可消除任何或输入，且可选择最后的或项145或者寄存器146的输出。
在又一优选实施例中，配置集成电路器件内的ROM、RAM和I/O的优选通孔层可直接根据包含待在通孔层上产生的通孔的位置的电子数据、通过晶片曝光来制造。通常，该工艺如下：
a.使用传统掩模光刻法处理所有半导体器件，从穿过器件和金属层上至优选通孔层的工艺开始。
b.保持该层之前的晶片。
c.当对于每个晶片已经安排了足够的产品时，选择对哪些客户设计曝光，将它们与晶片图一起电加载到直接晶片曝光设备中。
d.通过将用于每个客户设计的定制通孔层施加到由晶片图所确定的地点上来对晶片曝光。
e.用所定制的通孔曝光处理晶片。
f.对剩余金属层用标准掩模光刻法处理晶片。
g.测试晶片，对于所探测地点处的设计电加载特定定制的测试图案。
h.基于部件的封装需求对部件进行切片、分类和封装。
i.进行封装测试，对于特定的部件设计再次电加载特定的所定制的测试图案，并对通过的部件分类。
图15是如上面步骤3中所述的示范性晶片图的图示。晶片图154包含用于每个管芯位置155的地点，其由客户设计遮蔽以被放置在该地点处。一些设计被放置在有限数目的地点156处，以在处理之后获得至少典型量(～10)的良好芯片。当需要预产量(～100s)的芯片时，将其它设计157增加到晶片。优选地，定制通孔层尽可能靠近处理末尾，以提供所需的定制。该技术允许连续的流水作业设施以变化的量、以制造定制部分(步骤4至9)的合理的短制造时间来生产定制部件。
用于制造半导体部件的掩模、即标线片(reticle)典型地比其上包含的芯片设计大很多。标线片在以二维标线片图像阵列制造的每个晶片上步进。TSMC和其它半导体制造商提供了往复服务(shuttle service)，其中不同大小的芯片全部放置在单个标线片上。
在另一优选实施例中，如包括图16A和16B的图16中所示，多个不同大小和量的管芯可被包括在单个晶片上以便单独定制。在该实例中，如先前在本公开中描述的不同量的六个不同大小的可定制芯片(表示为A至F)被放置在标线片中，且标线片图像161的重复图案通过在晶片160上步进标线片而产生。也如先前在本公开中所述，可单独定制这些不同大小芯片的每一实例。标线片图像161内的管芯已被放置成初始地划连续的竖直线162。随后所有的带可被划在连续的水平线163上。在沿着先前所划的线折断管芯之后，每个带都可被单独地划在水平线164上并被折断，最后，较小的管芯可通过在内部竖直线165上划和折断来被分离。可进行其它的划和折断顺序，包括通过现有的不使用的或坏的管芯来划，以最小化必须发生的折断数目。
在又一实施例中，标线片图像内所有的所定制的管芯都可使用利用了单个通用探针卡的标线片图像的单个探针进行测试。Jeng-Jyu Shau在美国专利号6,427,222中描述了一种全晶片测试技术，其将晶片上所有管芯的测试垫、时钟和电源互连。虽然Shau已经预期到关于随后划互连金属线的问题，但是Shau的技术可能受到功耗和标线片图像对准问题的约束，在图17中所示的方法中，这些问题得以避免。与Shau的方法相似，单个金属层可以在晶片的普通处理之后被沉积，但在这种情况下，所得到的金属互连仅在每个标线片图像170内。这里，垫171和172的单个探针足以对晶片上的标线片图像的每一实例内的所有部件通电并测试。与Shau的方法相似，相邻芯片的电源和地管脚173连接到一起，以形成由其相应的探针垫171供电的栅，且测试使能175、时钟、数据进和数据出管脚174从其主垫172通过标线片图像上的每个芯片而串联。为了将布线限制于单个金属层，必须在每个芯片上从其输入到至下一个芯片的输出地分配测试使能和时钟。在一个实施例中，这些测试信号可以是JTAG信号，且测试过程包括使用JTAG的串行芯片协议来启动被构建到每个所定制的芯片中的基于扫描的发出测试。然后DO管脚串行地接收正确完成每个芯片的发出测试的确认。这些测试可串行或并行进行，这取决于探针的功耗限制。在测试和标记之后，金属可通过普通的半导体工艺来去除。这样，制造工艺的步骤7可改变成利用此方法进行测试。
当将标线片图像上的多个管芯互连以便测试时，希望对于标线片图像上的每个拷贝，保持芯片设计相同，且希望不必通过芯片内部地分配信号以便测试其它管芯。在图18中，电源和地181、数据进182和数据出183信号通过标线片图像180上的所有管芯而串联。时钟184和测试使能185信号并行于标线片图像中的所有芯片而分配。注意，电源和地管脚可连接到任何相邻的可用电源和地管脚186，以分配其电压，但是对于任何给定类型管芯的每个拷贝，时钟、测试时能、数据进和数据出管脚处在相同的位置，使得有必要在它们之间对信号187进行某个走线。仍旧通过将互连限制于单个标线片图像，并在标线片图像之间采用划区域，可在单个金属层上进行必要的互连。在图17和18中，测试使能可用于交替地使能标线片图像上的管芯的扫描以及振荡器，由此使得能够用单个探针测试标线片图像上的所有部件。
与图2相比，本发明的优选实施例是图19中所示的逻辑单元。与图2相似，其包含连接到输出的两个8X大小的缓冲器25、多路复用器21和用以定制逻辑单元的各个通孔位置24，但是其还包含两个不同大小(6X)的附加输出缓冲器196、附加输入反相器197、两个至多路复用器的主输入199以及五个跨接器191-195，它们每一个都具有若干用以定制的通孔位置。此五个附加跨接器提供了比利用现有技术可获得的定制选项多得多的定制选项。例如，反相器197可任选地连接到输出缓冲器25中的一个或者NAND门198的输入。而且，虽然两个单元都包含LUT 20和触发器22，但是改进单元中的跨接器192和194可用于将触发器22的输出反馈到NAND门198的输入中。相似地，可通过利用跨接器191和193将触发器22的输出反馈到多路复用器21的两个输入199中的一个来实施数据门控功能，这在现有技术单元中仅可以通过外部布线来进行。
而且，在本发明另一优选实施例中，可通过适当定制将FF 22的4x输出189或8x输出25中的一个连接至FF 22的内部输出而无需改变逻辑单元之间的互连的通孔来进行选择。逻辑单元的输出189和25在该单元之外连接到短水平段207，短水平段207与短竖直段208可通过在它们之间的所定制的通孔层中适当放置通孔209来相连接。两个其它层上的长段和这些段之间的进一步连接形成逻辑单元之间的互连。它们可以在图23至30中更详细地看到，且稍后在此公开中描述。现在，不改变超出至逻辑单元的连接的段上的走线，仅通过在跨接器191、192或195上选择适当通孔以连接所选输出、并将该输出的特定水平线连接到被最初走线的竖直线、并断开最初输出，就可选择三个输出中的任一个。而且，如满足仍然存在的任何时序约束所需要的那样，这样的选择可在放置和走线之后进行。
现在参考图20，图20是3输入的查找表200的逻辑图，查找表200包括一组八个可编程存储元件201、由存储元件201驱动的八个缓冲器202以及由LUT的三个输入205驱动的三级多路复用器203，导致八个可编程存储元件201中的一个的输出被驱动出输出206。
现在参考图21。在本发明的另一个实施例中，LUT的每个存储元件201可被配置成如图21a中那样保持外部可编程存储元件、如图21b中那样驱动恒定的0电平、或者如图21c中那样驱动恒定的1电平。LUT的每个存储元件201包含四个通孔位置：用于将p沟道晶体管211连接到+V电源的通孔位置210；用于将n沟道晶体管213连接到地的通孔位置212；用于将输出215连接到+V的通孔位置214；以及将输出215连接到地的通孔位置216。在图21a中，p沟道晶体管211和n沟道晶体管213通过在适当位置210和212放置两个通孔而分别连接到+V和地。在这种情况下，存储元件作为可编程存储元件而工作。在图21b和21c中，这两个位置210和212不具有通孔，这断开了晶体管，允许晶体管浮动。在图21b中，通孔位置216将输出215连接到地，且在图21c中，通孔位置214将输出215连接到+V，以永久地配置LUT。典型地，这些通孔位置全部都位于在用于定制逻辑单元的通孔层下方的一个通孔层上。在芯片被定制和制造之后，如果通孔位置210和212被填充(这允许存储元件201是可编程的)，则LUT可被重复地外部编程为执行任何逻辑功能。可替选地，通过填充通孔位置214或216以对应于本来应该是对应存储元件201的被编程值的内容，可将LUT定制成执行特定逻辑功能。当以这种方式配置所有逻辑单元中的所有LUT时，芯片的逻辑功能不需要加载到芯片中。
现在参考图22，图22是2004年6月29日授权的Or-Bach的美国专利号6,756,811中的、如图19中所看到的最初两个固定段层的现有技术实例。该现有技术描述了四个固定段层。两个下部层分别包含水平的和竖直的长金属段，且两个上部层包含水平的和竖直的短金属段，所述短金属段用于通过在上部两个短金属段层之间选择性地添加通孔来定制互连。该现有技术图涉及两个长金属段层。为了清楚起见，已经放大了较大现有技术图220的重复部分221。当两个信号互连在集成电路上彼此相邻长的距离时，它们的电转换在相邻的互连上产生噪声，称为串扰(crosstalk)。曲线222通过平移轨道来平移位置，以避免这样的串扰发生。相邻的段223以连接到上面的层上的水平的段225的固定通孔224结束，以便随后使用可定制通孔连接到短段。虽然这提供了用于连接到长段的机制，但是其具有如果高密度掩模有光刻限制则难以应用的缺点以及不足以解决串扰问题的缺点，这是由于当使用相邻的段时，选择这些用于互连的长段可重复地使两个信号彼此紧接。
现在参考图23，图23示出了本发明的一实施例。图23a示出了长水平段和竖直段的两个下部层。长水平段和竖直段的重复图案，所述水平段和竖直段中的一个结束于如图中所示的每个位置。在图23a中，存在至两个长水平段230的两个端以及将所述段连接到上面的层上的两个竖直段232的两个通孔231，两个竖直段232又通过两个其它的固定通孔234连接到两个短水平段233。对于不同的地点，不同的长段可以以对应的通孔231结束，但是在每个地点上，都存在短竖直段232、水平段233和其相关联的通孔234。图23b示出了上部两个短段层的剩余部分。在此，两个短竖直段235利用可定制通孔236连接到短水平段233。这允许每个长段230进一步连接到短水平段237中的一个。相似地，如图23a中所示，结束于此地点238的长竖直段连接到短水平段，短水平段又允许其利用可定制通孔连接到短竖直段240。
现在参考图24，图24是其中段利用预定的通孔来连接的下部两个长段层的图示实例。长水平段241和242利用预先存在的固定通孔255连接到竖直跨接器247，并且又利用预先存在的固定通孔257连接到第三层段，使得段241和242可通过所定制的通孔连接到一起或者连接到上部两个金属层上的短段。相似地，段243和244利用预先存在的固定通孔256连接到上部两个可定制层，使得它们可连接到一起或者连接到上部两个金属层上的短段。在段241和242的端之间，还存在跨接段248和预先存在的固定通孔246，其将段259连接到一起。相似地，在段243和244的端之间是跨接段249，跨接段249利用预先存在的固定通孔245将段258连接到一起。以这种方式，包括这些段和跨接器的下部两个金属层上的长段可以从一个轨道到另一个轨道地定期改变。再次地，虽然从一个地点到另一个地点，特定对的轨道259和258以及通孔246和245可能不同，但是在每个地点可得到相同的连接跨接器，以针对多于几个的地点阻止长线彼此相邻。
这样，在本发明的又一优选实施例中，可定制的长段互连可以与固定跨接器定期连接以改变轨道，由此使与其它相邻长段互连的潜在串扰最小化。
现在参考图25，其是来自第一和第二互连层的特别互连的段的图示实例。图24和25中所示的平铺区域250重复，其中延伸超出该区域的段连接到邻接的区域内的段，且在此实例中，段247和241在两个图之间是等价的。当通孔位置254被填充时，两个长水平段241通过由预先存在的固定通孔253连接的层二和层三上的一系列跨接器连接到一起。最后，当通孔位置252被填充时，短水平段251连接到分离的长水平段241。
现在参考图26，当通孔位置264被填充时，第二层上的长竖直段266连接到第四层上的短竖直段265。而且，当通孔位置267被填充时，通过将层一上的跨接器连接到由预先存在的固定通孔连接的层二和层三上的现有跨接器，与区域250相邻的区域中的长水平段269连接到长竖直段268。
现在参考图27，图27是来自图22中所示的第三和第四互连层的特别互连的段的图示实例。当通孔位置270被填充时，其将短水平段272与短竖直段274相连接。相似地，当通孔位置273被填充时，跨接器275将两个短水平段274相连接，而当通孔位置276被填充时，跨接器278将两个竖直段277相连接。
现在参考图28，其示出了本发明第三和第四互连层的实施例。第四层包含与第三层上的跨接器281连接到一起的短竖直段280、以及将也位于第三层上的短水平段282相连接的跨接器283。第三层还包含连接到第二层上的两个长竖直段的端的长水平跨接器284、以及连接到第二层上的跨接器的短水平跨接器287。
现在参考图29，其是第一和第二互连层的图示实例。第一层包含：长水平段290，其贯穿该区域；一对段299，其与竖直跨接器连接，以定期改变轨道位置；以及一对段291，其每一个都通过通孔295连接到层二上的竖直跨接段，该竖直跨接段又通过另一通孔297连接到层三。以这种方式，通过选择适当的可定制通孔，段291可以彼此连接或者每一个都连接到层三和层四上的短段。相似地，第二层包含：长竖直段292，其贯穿该单元位置；一对段298，其与水平跨接器连接，以定期改变轨道位置；以及一对段293，其每一个都通过通孔294连接到层三。以这种方式，通过适当地选择所定制的通孔，段293可以彼此连接或者连接到层三和层四上的短段。
现在参考图30，其是本发明示范性实施例的四个互连层的重复部分的图示实例。所有四个层上所选段的端309优选地邻接地连接到互连层的相邻重复部分上的对应段。所有可定制连接都通过填充第三和第四层上的相交段之间的通孔位置来进行。
在每个重复组的段内，存在：通孔位置300，用于将层4上的短水平段与层3上的跨接器连接到一起；通孔位置302，用于将层3上的短竖直段与层4上的跨接器连接到一起；通孔位置301，用于将层3上的短水平段连接到层4上的短竖直段；通孔位置305，用于通过跨接器和固定通孔将层1上的长水平段连接到层3上的短水平段；通孔304，用于通过固定通孔和跨接器将层2上的长竖直段连接到层4上的短竖直段；通孔位置307，用于将长水平段连接到一起；通孔位置306，用于将长竖直段连接到一起；以及通孔位置308，用于将长竖直段连接到长水平段，其中所有这样的通孔位置都位于互连层三和互连层四之间。
这样，在本发明的又一优选实施例中，与固定跨接器和通孔相结合的可定制互连允许所有四个层上的任何对的段之间的直接连接。
现在参考31，其是构造可定制的上部两个金属层的另一种方法的图示。在本发明又一实施例中，可定制通孔层下方的段可设置成使得连接到单元I/O的所有预先存在的固定通孔以及连接到下水平布线轨道的固定通孔连接到可与跨接器一起延伸的段。短竖直段310或跨接器312位于下水平上，且可通过利用可定制通孔将它们分别连接到上部层上的跨接器314或水平段311来延伸。跨接器314和312允许下水平长段以任一方向连接到上水平短段。
再次参考图12，其描绘了逻辑单元块，在该块的外围具有寻址逻辑121和缓冲器逻辑122。
现在参考图32，即八个这种块321的图，其包含：块的寻址逻辑之上的空间322，用于为至水平长线的任选连接放置布线；以及块的缓冲器逻辑之上的空间323，用于为至竖直长线的任选连接放置布线，所述长线优选地分别在互连层5和6上。
现在参考图33，其是将层3和4互连到如线332所描绘的层5上的水平长线以及层5和层4之间的通孔331的一种方法的图。每个水平长线(在此未全部描绘出)利用通孔330连接到层4竖直线。水平长线从一个连接空间322延伸到下一个连接空间324，如图32中所示，横跨了至少两个块321。诸如图33中所示的333的一些水平长线从图32中的一个连接空间322延伸，超出下一个连接空间324，延伸到下一个连接空间325。
现在参考图34，其是描绘了将层4的段和层5上的段342互连到层6上的竖直长线341的一种方法的图。在此，固定通孔340连接在竖直长线341和短水平段342之间，其又以图32中示出的方式连接到层3和4。一些竖直长线343延伸超出如图32中所示的下一个连接空间323。
在本发明的又一优选实施例中，互连层5和6可以按需要任选地添加到晶片，其中一个或多个芯片需要用于对所添加的互连进行走线的额外的长线。而且，布局系统可以任选地在四个或六个走线层上对这些互连进行走线，所选择的选项优选地具有满足设计互连需求的最低层数。此外，这种具有六个走线层的芯片可聚集在如图16中所描绘的晶片160上，以更加高效地处理需要六个互连走线层的设计。
本领域技术人员应理解，本发明不受上面已具体示出和描述的内容的限制。相反，本发明的范围包括上述各个特征的组合和子组合以及本领域技术人员当阅读前面的描述时将想到的并且不在现有技术中的修改和变化。

Claims (57)

1.一种半导体器件，包括：
逻辑阵列，所述逻辑阵列包括多个逻辑单元，每个逻辑单元都包括至少一个查找表，所述逻辑阵列进一步包括金属和通孔连接层，所述金属和通孔连接层上覆在所述多个逻辑单元上以便在其各个输入和输出之间提供至少一个永久定制的互连，其中所述定制的互连由定制通孔层来定制；以及
多个器件定制的I/O单元，其中所述定制的I/O单元由所述定制通孔层来定制。
2.根据权利要求1的半导体器件，
还包括可配置RAM块，且其中所述RAM块配置由所述定制通孔层来定制。
3.根据权利要求1的半导体器件，
还包括可配置ROM块，且其中所述ROM块内容由所述定制通孔层来定制。
4.根据权利要求1的半导体器件，
还包括可定制时钟分配结构，且其中所述可定制时钟分配结构由所述定制通孔层来定制。
5.根据权利要求4的半导体器件，
还包括精细调整所述时钟分配结构的可定制微调器单元，且其中所述可定制微调器单元由所述定制通孔层来定制。
6.一种半导体器件，包括：
逻辑阵列，包括多个逻辑单元，每个逻辑单元包括至少一个触发器；以及
至少一个金属连接层，上覆在所述多个相同的逻辑单元上以便在其各个输入和输出之间提供至少一个永久定制的互连，其中所述定制的互连由定制通孔层来定制；以及
多个器件定制的I/O单元，其中所述定制的I/O单元由所述定制通孔层来定制。
7.根据权利要求6的半导体器件，
还包括可配置RAM块，且其中所述RAM块配置由所述定制通孔层来定制。
8.根据权利要求7的半导体器件，
还包括内建微处理器，其中所述微处理器具有通过与可配置RAM端口分开的读/写端口存取RAM块的能力。
9.根据权利要求7的半导体器件，
其中所述可配置RAM端口包括用于多个RAM的布线或逻辑多路复用输出的通孔选项。
10.根据权利要求6的半导体器件，
还包括可配置ROM块，且其中所述可配置ROM块的内容由所述定制通孔层来定制。
11.根据权利要求6的半导体器件，
还包括可定制时钟分配结构，且其中所述可定制时钟分配结构由所述定制通孔层来定制。
12.根据权利要求11的半导体器件，
还包括精细调整所述时钟分配结构的可定制微调器单元，且其中所述可定制微调器单元由所述定制通孔层来定制。
13.一种半导体器件，包括：
逻辑阵列，所述逻辑阵列包括多个逻辑单元，每个逻辑单元都包括至少一个查找表，所述逻辑阵列还包括金属连接层，所述金属连接层上覆在所述多个逻辑单元上以便在其各个输入和输出之间提供至少一个永久定制的互连；以及
内建微处理器。
14.根据权利要求13的半导体器件，
还包括可配置ROM块。
15.根据权利要求13的半导体器件，
其中所述微处理器具有加载或读取所述查找表内容的能力。
16.根据权利要求13的半导体器件，
其中所述微处理器具有执行所述逻辑阵列的测试的能力。
17.根据权利要求13的半导体器件，
还包括可配置RAM块，且其中所述微处理器具有执行所述RAM块的测试的能力。
18.一种半导体器件，包括：
逻辑阵列，包括多个逻辑单元，每个逻辑单元都包括至少一个触发器；
至少一个金属连接层，上覆在所述多个相同的逻辑单元上以便在其各个输入和输出之间提供至少一个永久定制的互连；以及
内建微处理器。
19.根据权利要求18的半导体器件，
还包括可配置ROM块。
20.根据权利要求18的半导体器件，
其中所述微处理器具有加载或读取所述查找表内容的能力。
21.根据权利要求18的半导体器件，
其中所述微处理器具有执行所述逻辑阵列的测试的能力。
22.根据权利要求18的半导体器件，
还包括可配置RAM块，且其中所述微处理器具有执行所述RAM块的测试的能力。
23.根据权利要求1的半导体器件，
且其中所述I/O单元包括专用行垫，且其中所述专用行垫专用于为所述定制的I/O单元提供一个或多个电源连接。
24.根据权利要求23的半导体器件，
且其中所述专用行垫提供至所述逻辑阵列的电源连接。
25.根据权利要求23的半导体器件，
且其中所述专用行垫是外部行垫。
26.根据权利要求23的半导体器件，
其中所述I/O单元包括至少三行垫，且其中所述专用行垫是第三行垫。
27.根据权利要求23的半导体器件，
且其中所述专用行垫不具有至I/O单元输入或输出信号的连接。
28.根据权利要求11的半导体器件，
其中所述可定制时钟分配结构在所述分配的每一级包含恒定的加载，以无论由所述定制通孔层进行的定制如何皆维持预特征化的延迟。
29.一种逻辑阵列，包括：
多个相同的逻辑单元，每个相同的逻辑单元包括至少一个查找表，
金属连接层，上覆在所述多个相同的逻辑单元上以便在其各个输入和输出之间提供至少一个永久定制的直接互连，其中所述逻辑阵列被设计成使得所述多个相同的逻辑单元中的每一个的功能是由所述查找表中的至少一个的配置确定的若干功能中的一种。
30.一种半导体器件，包括：
多个功能块，所述功能块中的至少一个是可配置RAM块，其中所述RAM块的配置由定制通孔层来定制，以及
多个金属连接层，上覆在所述多个块上以便在所述多个块的各个输入和输出之间提供至少一个永久定制的互连，其中所述定制的互连由所述定制通孔层来定制。
31.根据权利要求30的半导体器件，
其中所述定制通孔层直接根据所述定制通孔层的电子数据、通过晶片曝光来制造。
32.一种半导体器件，包括：
多个功能块，所述功能块中的至少一个是可配置ROM块，其中所述ROM块的内容由定制通孔层来定制，以及多个金属连接层，其上覆在所述多个块上以便在所述多个块的各个输入和输出之间提供至少一个永久定制的互连，其中所述定制的互连由所述定制通孔层来定制。
33.根据权利要求32的半导体器件，
其中所述定制通孔层直接根据所述定制通孔层的电子数据、通过晶片曝光来制造。
34.一种半导体器件，包括：
多个功能块，
多个金属连接层，上覆在所述多个块上以便在所述多个块的各个输入和输出之间提供至少一个永久定制的互连，其中所述定制的互连由定制通孔层来定制，
多个器件定制的I/O单元，其中所述定制的I/O单元由所述定制通孔层来定制。
35.根据权利要求34的半导体器件，
其中所述定制通孔层直接根据所述定制通孔层的电子数据、通过晶片曝光来制造。
36.一种半导体器件，包括：
多个功能块，所述功能块中的至少一个是可配置ROM块，其中所述ROM块的内容由定制通孔层来定制，且所述功能块中的至少一个是可配置RAM块，其中所述RAM块的配置由所述定制通孔层来定制；
多个金属连接层，上覆在所述多个块上以便在所述多个块的各个输入和输出之间提供至少一个永久定制的互连，其中所述定制的互连由所述定制通孔层来定制；以及
多个器件定制的I/O单元，其中所述定制的I/O单元由所述定制通孔层来定制。
37.根据权利要求36的半导体器件，
其中所述定制通孔层直接根据所述定制通孔层的电子数据、通过晶片曝光来制造。
38.根据权利要求1的半导体器件，其中每个所述逻辑单元进一步包括多路复用器。
39.根据权利要求1的半导体器件，其中每个所述逻辑单元进一步包括NAND门。
40.根据权利要求1的半导体器件，其中每个所述逻辑单元进一步包括多个缓冲器。
41.根据权利要求6的半导体器件，其中每个所述逻辑单元进一步包括多路复用器。
42.根据权利要求6的半导体器件，其中每个所述逻辑单元进一步包括NAND门。
43.根据权利要求6的半导体器件，其中每个所述逻辑单元进一步包括多个缓冲器。
44.一种半导体器件，包括：
多个逻辑块，以及
金属和通孔连接层，上覆在所述多个逻辑块上以便在其各个输入和输出之间提供至少一个永久定制的互连，其中所述定制的互连由定制通孔层来定制；
其中所述逻辑块包括
逻辑阵列，所述逻辑阵列包括多个逻辑单元，且下列中的至少一个：
多个器件定制的I/O单元，其中所述定制的I/O单元由所述定制通孔层来定制；以及
可配置RAM块，且其中所述RAM块配置由所述定制通孔层来定制。
45.一种半导体器件，包括：
逻辑阵列，所述逻辑阵列包括多个逻辑单元，每个逻辑单元都包括查找表、另一个逻辑元件以及多个各种大小的反相器，所述各种大小的反相器选择性地连接到所述逻辑单元内的所述逻辑元件以改变所述逻辑单元的输出的驱动强度；
所述逻辑阵列进一步包括金属和通孔连接层，所述金属和通孔连接层上覆在所述多个逻辑单元上以便在其各个输入和输出之间提供至少一个永久定制的互连，其中所述定制的互连由定制通孔层来定制；
所述逻辑阵列进一步包括可配置RAM块，且其中所述RAM块的配置由所述定制通孔层来定制。
46.一种半导体器件，包括：
逻辑阵列，所述逻辑阵列包括多个逻辑单元，每个逻辑单元都包括至少一个反相器、至少一个NAND功能和查找表，
所述逻辑阵列进一步包括金属和通孔连接层，所述金属和通孔连接层上覆在所述多个逻辑单元上以便在其各个输入和输出之间提供至少一个永久定制的互连，其中所述定制的互连由定制通孔层来定制，且其中
所述定制的互连提供了所述至少一个NAND功能和所述至少一个反相器之间的连接。
47.一种半导体器件，包括：
逻辑阵列，所述逻辑阵列包括多个逻辑单元，所述逻辑阵列进一步包括金属和通孔连接层，所述金属和通孔连接层上覆在所述多个逻辑单元上以便在其各个输入和输出之间提供至少一个永久定制的互连，其中所述金属和通孔层包括长金属段和短金属段，所述长金属段包括连接到跨接器以定期改变轨道的金属段。
48.一种半导体器件，包括：
逻辑阵列，所述逻辑阵列包括多个逻辑单元，每个逻辑单元都包括至少一个查找表，所述逻辑阵列进一步包括金属和通孔连接层，所述金属和通孔连接层上覆在所述多个逻辑单元上以便在其各个输入和输出之间提供至少一个永久定制的互连，
其中所述金属和通孔连接层的数目由至少一种设计的所定制互连需求来确定。
49.包括至少两个根据权利要求48的半导体器件的半导体晶片，其中对于所述至少两个半导体器件，一种或多种设计被选择为对于所有所述半导体器件都需要公共数目的所述多个金属和通孔连接层。
50.一种半导体器件，包括：
逻辑阵列，所述逻辑阵列包括多个逻辑单元，
所述逻辑阵列进一步包括金属和通孔连接层，所述金属和通孔连接层上覆在所述多个逻辑单元上以便在其各个输入和输出之间提供至少一个永久定制的互连，其中所述定制的互连由定制通孔层来定制；以及
多个器件定制的I/O单元，其中所述定制的I/O单元由所述定制通孔层来定制，且其中
所述I/O单元至少包括三行垫。
51.根据权利要求50的半导体器件，其中至少一行垫专用于提供至所述逻辑阵列的至少一个电源连接。
52.一种半导体器件，包括：
逻辑阵列，所述逻辑阵列包括多个逻辑单元，
所述逻辑阵列进一步包括金属和通孔连接层，所述金属和通孔连接层上覆在所述多个逻辑单元上以便在其各个输入和输出之间提供至少一个永久定制的互连，其中所述定制的互连由定制通孔层来定制；以及
可定制时钟分配结构，其中所述可定制时钟分配结构包括从包括下列部件的组中选择的部件中的至少一个：
精细调整所述时钟分配结构的延迟的可定制微调器单元，其中所述可定制微调器单元由所述定制通孔层来定制；以及
至锁相环电路的可定制连接，其中所述可定制连接确定每个时钟的相位和频率。
53.一种半导体器件，包括：
将一组探针垫和一组逻辑阵列串联的单个金属层上的多个线段，所述逻辑阵列中的每一个包括：
多个逻辑单元，每个逻辑单元都包括至少一个查找表；金属连接层，上覆在所述多个逻辑单元上以便在其各个输入和输出之间提供至少一个永久定制的互连；
可配置ROM块；以及
内建微处理器，具有执行所述逻辑阵列的测试的能力。
54.一种包括多个标线片图像的半导体晶片，所述标线片图像进一步包括多个管芯以及所述管芯之间的一个或多个金属互连，其中
所有所述多个管芯都用所述标线片图像中的每一个的单个探针来测试。
55.根据权利要求54的半导体晶片，
其中所述多个管芯包括在性能测量中使用的环形振荡器。
56.一种半导体器件，包括：
逻辑阵列，所述逻辑阵列包括多个逻辑单元，每个逻辑单元都包括至少一个查找表，
所述逻辑阵列进一步包括金属和通孔连接层，所述金属和通孔连接层上覆在所述多个逻辑单元上以便在其各个输入和输出之间提供至少一个永久定制的互连，其中所述定制的互连由定制通孔层来定制，其中所述至少一个查找表通过在不同于所述单个定制通孔层的单个通孔层上放置通孔来永久地定制。
57.一种逻辑阵列，包括：
多个相同的逻辑单元，每个相同的逻辑单元包括至少一个查找表，
金属连接层，上覆在所述多个相同的逻辑单元上以便在其各个输入和输出之间提供至少一个永久定制的直接互连，其中所述多个相同的逻辑单元中的每一个的功能是由所述查找表的配置确定的若干功能中的一种。
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